CN114765049A - 动态随机存储器的芯片测试方法及装置 - Google Patents
动态随机存储器的芯片测试方法及装置 Download PDFInfo
- Publication number
- CN114765049A CN114765049A CN202110050366.XA CN202110050366A CN114765049A CN 114765049 A CN114765049 A CN 114765049A CN 202110050366 A CN202110050366 A CN 202110050366A CN 114765049 A CN114765049 A CN 114765049A
- Authority
- CN
- China
- Prior art keywords
- voltage
- target unit
- unit
- target
- node
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 21
- 238000000034 method Methods 0.000 claims abstract description 13
- 239000003990 capacitor Substances 0.000 description 8
- 238000013500 data storage Methods 0.000 description 4
- 230000002950 deficient Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000004590 computer program Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
本发明提供一种动态随机存储器的芯片测试方法及装置。所述方法包括：对极板节点施加初始化电压并对选中的一列位线预充电；打开选中的字线对目标单元写“1”，在对目标单元写“1”的过程中对极板节点施加大于初始化电压的第一电压；在目标单元写“1”之后，关闭字线，对极板节点施加小于初始化电压的第二电压；等待设定时间之后，读取目标单元；根据读取结果判断目标单元是否正常。本发明能够检测出极板节点噪声电压造成的不良单元。
Description
技术领域
本发明涉及芯片测试技术领域，尤其涉及一种动态随机存储器的芯片测试方法及装置。
背景技术
DRAM是指动态随机存储器，DRAM单元具有面积小，容量大的优点，通过恰当的封装，DRAM可以有很高的数据率。由于这些原因，大容量的主存储器仍采用DRAM作为基本单元。
DRAM存储单元的等效电路如图1所示，由一个晶体管和一个电容组成。构成电容的两个电极中，施加电压的电极可以称为极板节点(Plate Node)，另一边用来储存资料的电极则称为存储节点(Storage Node)。每个存储单元的数据决定于存储在电容中的电荷，晶体管控制数据的存取。当字线被选中，晶体管打开时，存储在电容中的电荷通过电荷共享使位线电压改变，然后通过灵敏放大电路将位线电压的微小改变放大，从而读出数据。
但是，随着DRAM器件尺寸的不断缩小，为了获得最大的单元密度，最好是采用开放式位线结构，对应的DRAM存储器阵列如图2所示，每一行和列的交叉点是一个存储单元，可以将所有存储单元的极板节点连接在一起。开放式位线结构对位线-位线噪声非常敏感，这是因为开关位线非常接近。另外，极板节点(Plate Node)上的电压噪声也是不能忽略的。该电压噪声是局部性产生的，经过短时间后虽然会消失，但依然会影响存储单元的数据存储能力。因此，在进行芯片测试时，有必要检测出由于极板节点噪声(Plate Node Noise)造成的存储能力下降的不良单元。
发明内容
为解决上述问题，本发明提供了一种动态随机存储器的芯片测试方法及装置，能够检测出极板节点噪声电压造成的不良单元。
第一方面，本发明提供一种动态随机存储器的芯片测试方法，包括：
对极板节点施加初始化电压并对选中的一列位线预充电；
打开选中的字线对目标单元写“1”，在对所述目标单元写“1”的过程中对所述极板节点施加大于所述初始化电压的第一电压；
在所述目标单元写“1”之后，关闭字线，对所述极板节点施加小于所述初始化电压的第二电压；
等待设定时间之后，读取所述目标单元；
根据读取结果判断所述目标单元是否正常，若能读取到“1”，则所述目标单元为正常单元，若不能读取到“1”，则所述目标单元为不良单元。
可选地，所述初始化电压记为Vp，所述第一电压为Vp+ΔVp，所述第二电压为Vp-ΔVp，其中ΔVp表示极板节点的噪声电压。
可选地，若温度低于25℃，等待的设定时间为1s；若温度高于25℃，等待的设定时间为64ms。
第二方面，本发明提供一种动态随机存储器的芯片测试装置，包括：
可变电压模块，用于对极板节点施加初始化电压；
写模块，用于对选中的一列位线预充电，打开选中的字线对目标单元写“1”，在写“1”之后，关闭字线；
对应地，所述可变电压模块还用于在所述目标单元写“1”的过程中对所述极板节点施加大于所述初始化电压的第一电压，以及，在所述目标单元写“1”之后，对所述极板节点施加小于所述初始化电压的第二电压；
读模块，用于等待设定时间之后，读取所述目标单元；
判断模块，用于根据读取结果判断所述目标单元是否正常，若能读取到“1”，则所述目标单元为正常单元，若不能读取到“1”，则所述目标单元为不良单元。
可选地，所述初始化电压记为Vp，所述第一电压为Vp+ΔVp，所述第二电压为Vp-ΔVp，其中ΔVp表示极板节点的噪声电压。
可选地，若温度低于25℃，等待的设定时间为1s；若温度高于25℃，等待的设定时间为64ms。
本发明提供的动态随机存储器的芯片测试方法及装置，包括了初始化、写“1”、等待、读“1”多个阶段，通过改变施加在极板节点上的电压，使得存储节点的电位降低，进一步使位线电压差降低，能够检测出极板节点噪声电压造成的数据存储能力差的不良单元。
附图说明
图1为现有技术的DRAM单元的等效电路图；
图2为现有技术的开放式位线结构的DRAM阵列；
图3为本发明一实施例提供的动态随机存储器的芯片测试方法的流程示意图；
图4为测试方法不同阶段的位线电压、存储节点电压和极板节点电压对比图；
图5为本发明一实施例提供的动态随机存储器的芯片测试装置的结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
下面结合附图，对本发明的一些实施方式作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。
一般地，DRAM单元在写/读过程中，会先对位线预充电，位线预充电后的电压记为Vbl。在存储单元写入“1”之后，位线电压记为VblD1，该电压会传递到存储节点。理想状态下，存储节点电压Vs＝VblD1。极板节点的电压记为Vp，则电容间电压差为VblD1-Vp。此时打开晶体管，当电容上通过的电荷与位线上通过的电荷达到平衡的时候，位线电压会有小幅度上升。将该小幅度上升电压记为ΔVbl。
ΔVbl＝Cs(Vs-Vbl)/(Cs+Cb)＝Cs(VblD1-Vbl)/(Cs+Cb)(公式1)
其中Cs表示单元电容器的容值，Vs表示存储节点电压，Vbl表示位线预充电电压，Cb表示位线的寄生电容值。ΔVbl会影响位线放大电路的性能，直接决定读取结果。基于上面的论述，通过降低Vs，可以降低ΔVbl，从而检测出ΔVbl幅值不足的存储单元。
图3为本发明实施例提供的一种动态随机存储器的芯片测试方法的流程图。需要说明的是，本实施例中，动态随机存储器采用开放式位线结构，全部存储单元的极板节点连在一起。如图3所示，该方法包括：
步骤301，对极板节点施加初始化电压并对选中的一列位线预充电。
此时字线关闭，晶体管断开，极板节点电压记为Vp，位线电压预充电至Vbl。
步骤302，打开选中的字线对目标单元写“1”，在对目标单元写“1”的过程中对极板节点施加大于初始化电压的第一电压。
选中一行字线，打开该字线，晶体管导通，位线电压为VblD1，通过晶体管传递电压，存储节点电压变为VblD1，施加的第一电压记为Vp+ΔVp，其中ΔVp表示极板节点的噪声电压，是一个输入的电压变量。
步骤303，在目标单元写“1”之后，关闭字线，对极板节点施加小于初始化电压的第二电压。
字线关闭后，施加的第二电压记为Vp-ΔVp，其中ΔVp表示极板节点的噪声电压。由于电容的存在，极板节点电压不会突变。
步骤304，等待设定时间之后，读取目标单元。
经过一段时间的等待，极板节点电压变为Vp-ΔVp，根据电荷守恒定律，存储节点的电压Vs变为VblD1-2ΔVp。也就是说，存储节点的电位降低了2ΔVp。这样的话，当读取目标单元的数据时，产生的ΔVbl会随之降低。等待的时间与测试的环境温度有关，例如低温(温度低于25℃)环境下等待1秒，高温(温度高于25℃)环境下等待64毫秒。图4示出了不同阶段的位线电压、存储节点电压和极板节点电压。
步骤305，根据读取结果判断目标单元是否正常，若能读取到“1”，则目标单元为正常单元，若不能读取到“1”，则目标单元为不良单元。
由于降低了Vs，存储能力差的不良单元是无法读出数据的，因此可以检测出不良单元。
本发明实施例提供的动态随机存储器的芯片测试方法，包括了初始化、写“1”、等待、读“1”多个阶段，通过改变施加在极板节点上的电压，使得存储节点的电位降低，进一步使位线电压差降低，能够检测出极板节点噪声电压造成的数据存储能力差的不良单元。
另一方面，本发明实施例还提供一种动态随机存储器的芯片测试装置，如图5所示，该装置包括：
可变电压模块501，用于对极板节点施加初始化电压；
写模块502，用于对选中的一列位线预充电，打开选中的字线对目标单元写“1”，在写“1”之后，关闭字线；
对应地，所述可变电压模块501还用于在目标单元写“1”的过程中对极板节点施加大于初始化电压的第一电压，以及，在目标单元写“1”之后，对极板节点施加小于初始化电压的第二电压；
读模块503，用于等待设定时间之后，读取目标单元；
判断模块504，用于根据读取结果判断目标单元是否正常，若能读取到“1”，则目标单元为正常单元，若不能读取到“1”，则目标单元为不良单元。
进一步地，可变电压模块501施加的初始化电压记为Vp，第一电压为Vp+ΔVp，第二电压为Vp-ΔVp，其中ΔVp表示极板节点的噪声电压。写“1”之后，等待的时间与测试的环境温度有关，例如低温(温度低于25℃)环境下等待1秒，高温(温度高于25℃)环境下等待64毫秒。
本发明实施例提供的动态随机存储器的芯片测试装置，通过改变施加在极板节点的电压，降低存储节点电压，进一步使位线电压差降低，能够检测出极板节点噪声电压造成的数据存储能力差的不良单元。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，所述的存储介质可为磁碟、光盘、只读存储记忆体(Read-Only Memory，ROM)或随机存储记忆体(Random AccessMemory，RAM)等。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。
Claims (6)
1.一种动态随机存储器的芯片测试方法，其特征在于，所述动态随机存储器采用开放式位线结构，全部存储单元的极板节点连在一起，所述方法包括：
对极板节点施加初始化电压并对选中的一列位线预充电；
打开选中的字线对目标单元写“1”，在对所述目标单元写“1”的过程中对所述极板节点施加大于所述初始化电压的第一电压；
在所述目标单元写“1”之后，关闭字线，对所述极板节点施加小于所述初始化电压的第二电压；
等待设定时间之后，读取所述目标单元；
根据读取结果判断所述目标单元是否正常，若能读取到“1”，则所述目标单元为正常单元，若不能读取到“1”，则所述目标单元为不良单元。
2.根据权利要求1所述的方法，其特征在于，所述初始化电压记为Vp，所述第一电压为Vp+ΔVp，所述第二电压为Vp-ΔVp，其中ΔVp表示极板节点的噪声电压。
3.根据权利要求1所述的方法，其特征在于，若温度低于25℃，等待的设定时间为1s；若温度高于25℃，等待的设定时间为64ms。
4.一种动态随机存储器的芯片测试装置，其特征在于，所述动态随机存储器采用开放式位线结构，全部存储单元的极板节点连在一起，所述装置包括：
可变电压模块，用于对极板节点施加初始化电压；
写模块，用于对选中的一列位线预充电，打开选中的字线对目标单元写“1”，在写“1”之后，关闭字线；
对应地，所述可变电压模块还用于在所述目标单元写“1”的过程中对所述极板节点施加大于所述初始化电压的第一电压，以及，在所述目标单元写“1”之后，对所述极板节点施加小于所述初始化电压的第二电压；
读模块，用于等待设定时间之后，读取所述目标单元；
判断模块，用于根据读取结果判断所述目标单元是否正常，若能读取到“1”，则所述目标单元为正常单元，若不能读取到“1”，则所述目标单元为不良单元。
5.根据权利要求4所述的装置，其特征在于，所述初始化电压记为Vp，所述第一电压为Vp+ΔVp，所述第二电压为Vp-ΔVp，其中ΔVp表示极板节点的噪声电压。
6.根据权利要求4所述的装置，其特征在于，若温度低于25℃，等待的设定时间为1s；若温度高于25℃，等待的设定时间为64ms。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110050366.XA CN114765049A (zh) | 2021-01-14 | 2021-01-14 | 动态随机存储器的芯片测试方法及装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110050366.XA CN114765049A (zh) | 2021-01-14 | 2021-01-14 | 动态随机存储器的芯片测试方法及装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN114765049A true CN114765049A (zh) | 2022-07-19 |
Family
ID=82363689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110050366.XA Pending CN114765049A (zh) | 2021-01-14 | 2021-01-14 | 动态随机存储器的芯片测试方法及装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114765049A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024060378A1 (zh) * | 2022-09-23 | 2024-03-28 | 长鑫存储技术有限公司 | 动态随机存储器测试方法及装置 |
-
2021
- 2021-01-14 CN CN202110050366.XA patent/CN114765049A/zh active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024060378A1 (zh) * | 2022-09-23 | 2024-03-28 | 长鑫存储技术有限公司 | 动态随机存储器测试方法及装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102070977B1 (ko) | 감지 증폭기 및 그것을 포함하는 메모리 장치 | |
| WO2022198903A1 (zh) | 存储器的检测方法及检测装置 | |
| US6453433B1 (en) | Reduced signal test for dynamic random access memory | |
| CN114187956B (zh) | 存储器预充电时长边界的测试方法、装置、设备及存储介质 | |
| JPH02289990A (ja) | Ｄｒａｍ形式の集積半導体メモリおよびその検査方法 | |
| US6137737A (en) | Method and circuit for rapidly equilibrating paired digit lines of a memory device during testing | |
| US11609705B2 (en) | Memory detection method and detection apparatus | |
| JP4331484B2 (ja) | ランダムアクセスメモリ及びその読み出し、書き込み、及びリフレッシュ方法 | |
| CN114550799A (zh) | 存储阵列故障检测方法、装置与电子设备 | |
| US8854909B2 (en) | Semiconductor memory device and method of testing the same | |
| US7376026B2 (en) | Integrated semiconductor memory having sense amplifiers selectively activated at different timing | |
| KR20000062230A (ko) | 반도체 기억 장치 | |
| US9455049B2 (en) | Semiconductor memory device and method of testing the same | |
| US6272062B1 (en) | Semiconductor memory with programmable bitline multiplexers | |
| US7330387B2 (en) | Integrated semiconductor memory device | |
| CN114765049A (zh) | 动态随机存储器的芯片测试方法及装置 | |
| CN115798562B (zh) | 一种存储阵列故障检测方法、装置和存储介质 | |
| JPH08195100A (ja) | 半導体記憶装置の動作テスト方法および半導体記憶装置 | |
| US7542362B2 (en) | Sense-amplifier circuit for a memory device with an open bit line architecture | |
| KR20000028588A (ko) | 기록을고속화한메모리장치 | |
| CN116092543A (zh) | 存储器的检测方法 | |
| CN110619903B (zh) | 存储装置及其测试读写方法 | |
| JP2000315398A (ja) | センスアンプの感度を決定するためのテストシステム及び方法を具備するダイナミックランダムアクセスメモリ回路 | |
| JP3238806B2 (ja) | 半導体記憶装置 | |
| KR20060082941A (ko) | 노이즈가 감소된 오픈 비트 라인 타입 반도체 메모리장치의 메모리 셀 어레이 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |