KR20000028588A - 기록을고속화한메모리장치 - Google Patents

기록을고속화한메모리장치 Download PDF

Info

Publication number
KR20000028588A
KR20000028588A KR1019990021081A KR19990021081A KR20000028588A KR 20000028588 A KR20000028588 A KR 20000028588A KR 1019990021081 A KR1019990021081 A KR 1019990021081A KR 19990021081 A KR19990021081 A KR 19990021081A KR 20000028588 A KR20000028588 A KR 20000028588A
Authority
KR
South Korea
Prior art keywords
voltage
bit line
level
cell
driving
Prior art date
Application number
KR1019990021081A
Other languages
English (en)
Other versions
KR100302046B1 (ko
Inventor
마츠미야마사토
에토사토시
다키타마사토
나카무라도시카즈
기타모토아야코
가와바타구니노리
가노우히데키
하세가와마사토모
고가도루
이시이유키
Original Assignee
아끼구사 나오유끼
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아끼구사 나오유끼, 후지쯔 가부시끼가이샤 filed Critical 아끼구사 나오유끼
Publication of KR20000028588A publication Critical patent/KR20000028588A/ko
Application granted granted Critical
Publication of KR100302046B1 publication Critical patent/KR100302046B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

메모리 셀로의 기록을 고속화하여 사이클 타임을 단축함과 동시에 비트 라인쌍 사이의 미소 전압을 충분히 확보한다.
본 발명은 비트 라인 및 워드 라인에 접속된 셀 트랜지스터 및 셀 커패시터를 포함하는 메모리 셀을 갖는 메모리 장치에 관한 것이다. 메모리 장치는 비트 라인을 제1 전압으로 프리차지하는 프리차지 회로와, 비트 라인의 전압을 검출하여 이 검출된 비트 라인을 H 레벨용의 제2 전압 또는 L 레벨용의 제3 전압으로 구동하는 감지 증폭기 및 셀 커패시터의 H 레벨용 기록 전압을 제2 전압보다 낮은 제4 전압으로 하도록 워드 라인을 구동하는 워드 라인 구동 회로를 갖는다. 그리고, 제1 전압이 제2 전압과 제3 전압의 중간치보다도 낮은 것을 특징으로 한다. 본 발명에 따르면, 비트 라인의 H 레벨용의 전압(제2 전압)보다도 셀 커패시터의 H 레벨용의 기록 전압(제4 전압)을 낮게 설정하여, 셀 트랜지스터의 Vds가 0이 되는 것을 방지하고 기록이나 재기록시의 시간을 짧게 한다. 더욱이, 비트 라인의 프리차지 전압(제1 전압)을 비트 라인의 진폭의 반보다 낮게 설정한다. 이것에 따라, 메모리 셀 내의 전압을 저하시킨 것에 수반하여 비트 라인의 미소 전압값이 저하하는 것을 방지할 수 있다.

Description

기록을 고속화한 메모리 장치{MEMORY DEVICE WITH FASTER WRITE OPERATION}
본 발명은 1 트랜지스터형의 메모리 셀을 갖는 메모리 장치에 관한 것이며, 특히 비트 라인으로부터 메모리 셀 내에 H 레벨의 전압을 기록하는 속도를 고속화한 메모리 장치 및 그 구동 방법에 관한 것이다.
1 트랜지스터형의 메모리 셀을 갖는 DRAM(다이나믹 RAM)은 대용량화와 함께 저전원 전압화의 경향에 있다. 예를 들면, 현재 전원 전압이 3.3V라고 하면, 전원 전압을 2.5V나 1.8V로 하는 것이 제안되어 있다. 따라서, 이러한 저전원 전압의 기초로도 고속으로 판독 및 기록을 행할 수 있는 DRAM의 개발이 필요하다.
도 1은 종래의 DRAM 회로도이다. 도 1에 나타내는 바와 같이, 한쌍의 비트 라인(BL, /BL) 및 워드 라인(WL0, WL1)의 교차 위치에 메모리 셀(MC0, MC1)이 각각 배치된다. 각 메모리 셀(MC0, MC1)은 트랜지스터(Q0, Q1) 및 커패시터(ST)를 갖는다. 그리고, 비트 라인쌍(BL, /BL)에는 감지 증폭기(SA)와, 비트 라인 사이를 단락하는 등화 회로(200) 및 비트 라인쌍을 프리차지 전압으로 구동하는 프리 차지 회로(100)가 설치된다.
도 2는 도 1의 종래의 DRAM의 판독 동작을 나타내는 동작 파형도이다. 도 2를 참조하여 판독 동작을 간단히 설명한다. 우선, 비트 라인쌍(BL, /BL)이 내부 전원(Vii)의 반(Vii/2)으로 프리차지된 상태로 프리차지 및 등화를 해제한다. 이때, 비트 라인쌍(BL, /BL)은 일시적으로 플로우팅 상태가 된다. 그래서, 워드 라인(WL0)이 상승하면, H 레벨이 기억되어 있는 메모리 셀(MC0) 내의 커패시터(ST)의 전하가 비트 라인(BL)에 공급되어 비트 라인(BL)의 전압을 미소 전압만 상승시킨다. 그래서, 감지 증폭기 활성화 신호(SE, /SE)가 각각 구동됨으로써, 감지 증폭기(SA)가 비트 라인쌍의 사이의 전압차를 검출하여 비트 라인(BL)을 내부 전원(Vii)에, 다른쪽의 비트 라인(/BL)을 접지 전압(GND)에 각각 구동한다. 그리고, 비트 라인의 레벨이 도시하지 않는 데이터 버스 라인을 통해 외부에 판독된다.
상기한 감지 증폭기(SA)에 의해 비트 라인(BL)이 내부 전원 레벨(Vii)로 구동함에 따라서 셀 트랜지스터(Q0)를 통해 메모리 셀(MC0) 내의 커패시터(ST)의 전압도 마찬가지로 내부 전원 레벨(Vii)로 구동된다. 그리고, 워드 라인(WL0)이 하강되고, 메모리 셀(MC0) 내의 커패시터(ST)의 전압은 내부 전원 레벨(Vii)에 유지된다. 그리고 비트 라인 리셋 신호(BLR)의 상승에 의해, 비트 라인쌍(BL, /BL)은 다시 프리 차지 전압(Vii/2)에 리셋된다.
도 3은 도 1의 종래의 DRAM의 기록 동작을 나타내는 동작 파형도이다. 기록 동작의 경우는 도 2의 판독 동작과 다르고, 감지 증폭기(SA)에 의해 비트 라인쌍(BL, /BL)이 구동된 후에 도시하지 않는 기록 회로가 비트 라인쌍(BL, /BL)을 구동한다. 도 3의 예에서는, 메모리 셀(MC0)에 대하여, L 레벨의 데이터가 판독되어 그와 반대의 H 레벨의 데이터가 기록되는 동작이 표시된다. 이 경우, 감지 증폭기(SA)의 상태가 반전되어 비트 라인(BL)이 접지 전압으로부터 전원 전압(Vii)까지 구동되어, 그 전압(Vii)이 메모리 셀(MC0)의 커패시터(ST)에 유지된다.
종래의 DRAM은 도 2에 나타내는 바와 같이, 비트 라인의 프리차지 전압이 내부 전원(Vii)의 반(Vii/2)으로 설정되어, 비트 라인의 H 레벨측의 구동 전압 및 그에 수반하는 메모리 셀 내의 H 레벨용의 커패시터 전압이 내부 전원(Vii)에 설정된다. 그리고, 비트 라인쌍이 H 레벨측의 전압(Vii) 및 L 레벨측의 접지 전압에 각각 구동되어 각각의 전압으로 메모리 셀 내의 커패시터가 충전된다. 그리고, 비트 라인쌍을 단락 하는 것으로 재차 비트 라인쌍을 프리차지 전압(Vii/2)에 리셋한다.
그러나, 상기와 같은 종래의 메모리 장치에서는 메모리 셀로의 기록 및 재기록 동작에 있어서, 비트 라인의 H 레벨측의 전압 VBLD(= Vii) 및 메모리 셀 내의 커패시터(ST)의 H 레벨 전압 VST(= Vii)이 동일한 전압(Vii)에 설정되기 때문에, 셀 커패시터(ST)의 전압(VST)을 H 레벨측의 전압(Vii)으로 인상(引上)하는데 장시간이 필요하다. 즉, 메모리 셀로의 기록 및 재기록에 있어서, 워드 라인(WL)은 비트 라인의 H 레벨측의 전압(Vii) 보다도 셀 트랜지스터의 임계치 전압(Vth1) 이상의 높은 전압으로 구동된다. 따라서, 셀 트랜지스터의 게이트에는 충분히 높은 전압이 인가된다. 그러나, 비트 라인의 전압(Vii) 및 셀 커패시터(ST)의 전압(VST)의 관계를 보면, 셀 커패시터(ST)의 전압(VST)이 비트 라인의 전압(Vii)에 근접함에 따라서, 셀 트랜지스터의 소스 드레인 사이의 전압(Vds)이 작아지고, 비트 라인으로부터 셀 커패시터(ST)측으로의 전류량이 작아진다. 그 결과, 셀 커패시터(ST)의 전압(VST)이 비트 라인의 전압(Vii)에 도달하기까지의 시간이 길어진다.
DRAM은 일반적으로 판독 속도를 올리는 것을 희망하지만, 메모리 셀로의 기록이나 또는 재기록의 동작을 짧게 하는 것으로 랜덤 액세스에 있어서의 사이클 시간을 단축하는 것도 요구되고 있다. 따라서, 상기 메모리 셀로의 기록 및 재기록 동작을 단축하는 것은 중요하다.
그 경우, 단순히 셀 커패시터의 전압을 비트 라인의 H 레벨측의 구동 전압보다 낮게 설정 하는 것으로 상기 셀 트랜지스터의 Vds가 저하하는 영역에서의 완만한 동작을 해결하는 것이 고려된다. 그러나, 그와 같은 전압의 설정을 하면, 비트 라인의 프리차지 전압이 비트 라인의 H 레벨측의 전압의 반(Vii/2)으로 설정되어 있는 경우, 메모리 셀 내의 저하한 H 레벨의 전압에 따라서 비트 라인의 상승 전압이 작아지고, 감지 증폭기에 의한 비트 라인쌍 사이의 미소 전압차의 검출이 곤란하게 된다.
따라서, 본 발명은 메모리 셀로의 재기록 및 기록 시간을 짧게함과 동시에 판독 감도를 높게 한 메모리 장치를 제공함에 있다.
더욱이, 본 발명은 낮은 전원 전압에 대응하는 것이 가능하고, 또한 메모리 셀로의 재기록 및 기록 시간을 짧게 할 수 있는 메모리 장치를 제공함에 있다.
도 1은 종래의 DRAM 회로도.
도 2는 도 1의 종래의 DRAM의 판독 동작을 나타내는 동작 파형도.
도 3은 도 1의 종래의 DRAM의 기록 동작을 나타내는 동작 파형도.
도 4는 본 발명의 메모리 장치의 아키텍쳐를 나타내는 도.
도 5는 제1 실시 형태예의 DRAM의 회로도.
도 6은 제1 실시 형태예의 판독 동작을 나타내는 동작 파형도.
도 7은 제1 실시 형태예의 기록 동작을 나타내는 동작 파형도.
도 8a 및 도 8b는 종래예 및 제1 실시 형태예의 시뮬레이션 파형도.
도 9는 제2 실시 형태예의 기록의 동작 파형도.
＜도면의 주요 부분에 대한 부호의 설명＞
WL : 워드 라인
BL : 비트 라인
MC : 메모리 셀
ST : 셀 커패시터
Q : 셀 트랜지스터
VST: 메모리 셀 내의 H 레벨측 전압
VPR: 비트 라인의 프리차지 전압
VBLD :비트 라인의 H 레벨측 전압
Vii: 내부 전원
SA : 감지 증폭기
상기한 목적을 달성하기 위하여, 본 발명은 정보 기억용의 셀 커패시터 및 비트 라인과 워드 라인에 접속된 셀 트랜지스터를 포함하는 메모리 셀을 갖는 메모리 장치에 있어서,
상기 비트 라인을 제1 전압으로 프리차지하는 프리차지 회로와;
상기 비트 라인의 전압을 검출하여, 이 검출된 비트 라인을 H 레벨용의 제2 전압 또는 L 레벨용의 제3 전압으로 구동하는 감지 증폭기와;
상기 셀 커패시터의 H 레벨용 기록 전압을 상기 제2 전압보다 낮은 제4 전압으로 하여 상기 워드 라인을 구동하는 워드 라인 구동 회로를 포함하고;
상기 제1 전압은 상기 제2 전압과 제3 전압의 중간치보다도 낮은 것을 특징으로 한다.
상기 발명에 따르면, 비트 라인의 H 레벨용의 전압(제2 전압)보다도 셀 커패시터의 H 레벨용의 전압(제4 전압)을 낮게 설정함으로써, 셀 트랜지스터의 소스 드레인 사이의 전압(Vds)이 0이 되는 것을 방지하여, 기록이나 재기록시의 시간을 짧게 한다. 더욱이, 비트 라인의 프리차지 전압(제1 전압)을 비트 라인의 진폭의 반보다 낮게 설정한다. 이로써, 메모리 셀 내의 전압을 저하시킨 것에 수반하여 비트 라인의 미소 전압값이 저하하는 것을 방지할 수 있다.
본 발명이 바람직한 예에서는, 비트 라인의 프리차지 전압(제1 전압)을 접지 전압 또는 그 근방의 전압으로 설정한다. 그리고, 메모리 셀 내의 전하의 유무에 의해, 비트 라인의 전압을 미소 전압만큼 상승할지 상승하지 않을지의 전압차를 더미 셀에 의해 발생시킨 다른쪽의 비트 라인의 기준 전압을 이용하여 검출한다. 그리고, 비트 라인의 프리차지 전압을 접지 전압 혹은 그 근방에 설정 하는 것으로써, 저전원 전압의 경우라도 감지 증폭기를 정상적으로 구동시킬 수 있게 된다.
이하, 본 발명의 실시의 형태에 관해서 도면을 참조하여 설명한다. 그러나, 본 발명의 기술적 범위가 그 실시의 형태에 한정되는 것은 아니다.
도 4는 본 발명의 메모리 장치의 아키텍쳐를 나타내는 도면이다. 도 4에는, 실시 형태예 1과 2의 경우의 비트 라인의 프리차지 전압(제1 전압)(VPR), 비트 라인의 H 레벨측의 구동 전압(VBLD), 메모리 셀 내의 셀 커패시터에의 기록(또는 기입) 전압(VST) 및 더미 셀의 유무가 표시된다.
제1 실시 형태예에서는, 비트 라인의 프리차지 전압(VPR)이 접지 GND에, 비트 라인의 H 레벨측의 구동 전압(VBLD)이 내부 전원(Vii)에, 메모리 셀로의 기록 전압(VST)이 내부 전원보다 소정 전압(△V)만 낮은 전압(Vii- △V)에 각각 설정된다. 그리고, 비트 라인쌍의 기준 전압을 발생하기 위해서 더미 셀이 설치된다.
제2 실시 형태예에서는, 비트 라인의 프리차지 전압(VPR)이 내부 전원(Vii)의 반 보다 낮은 전압, 예를 들면 Vii/3로 설정되고, 그 외의 전압(VBLD, VST)은 상기 제1 실시 형태예와 동일하게 설정된다. 즉, 비트 라인의 프리차지 전압(VPR)은 비트 라인의 H 레벨측의 구동 전압(VBLD= Vii)의 반 보다도 낮은 전압으로 설정된다.
상기 아키텍쳐에 설정하는 것으로, 제1에 메모리 셀로의 기록 속도를 빨리할 수 있다. 즉, 메모리 셀 내에 H 레벨의 전압을 기록하는 경우, 비트 라인의 구동 전압(VBLD)이 셀 커패시터의 기록 전압(VST)보다도 높게 설정되기 때문에, 셀 트랜지스터의 Vds는 항상 소정의 전압 이상으로 유지되어 비트 라인으로부터 셀 커패시터로의 전류 유입의 속도가 시간에 늦는 일은 없다. 제2에 메모리 셀 내의 전압(VST)은 비트 라인의 구동 전압의 내부 전원(Vii)보다 낮게 되지만, 비트 라인의 프리차지 전압(VPR)을 종래의 비트 라인의 진폭의 반(Vii/2)보다도 낮게 설정했기 때문에, 판독시의 메모리 셀 내의 전하에 의한 비트 라인의 상승 전압값을 충분히 크게할 수 있다. 제3에 비트 라인의 프리차지 전압(VPR)을 낮게 설정했기 때문에, 내부 전원(Vii)이 낮은 경우라도 감지 증폭기의 P형의 MOS 트랜지스터를 충분히 구동할 수 있다.
도 5는 본 발명의 제1 실시 형태예의 DRAM 회로도이다. 도 5에 있어서, 도 1에 도시한 회로와 동일한 부분에는 동일한 인용 번호를 부여했다. 메모리 셀(MC0, MC1)은 각각 트랜지스터(Q0, Q1) 및 커패시터(ST)를 가지고 비트 라인 (BL, /BL) 및 워드 라인(WL0, WL1)의 교차 위치에 배치된다. 감지 증폭기(SA)는 종래예와 같이, P 형 트랜지스터(P1∼ P3) 및 N형 트랜지스터(N1∼N3)를 가지고 비트 라인쌍(BL, /BL)에 의해 구동된다. 트랜지스터(P1, N1)의 게이트에 감지 증폭기 활성화 신호(SE, /SE)가 인가되는 것에 의해, 감지 증폭기 SA는 비트 라인쌍 사이의 전압을 검출하여 비트 라인쌍을 내부 전원(Vii) 및 접지 전압(Vss)으로 구동한다. 따라서, 비트 라인의 H 레벨측의 구동 전압(VBLD)은 내부 전원(Vii) 에 설정된다.
비트 라인쌍에는, 더욱이 리셋 신호(BLR)에 응답하여 비트 라인쌍 사이를 단락하는 등화 회로(200) 및 리셋 신호(BLR)에 응답하여 비트 라인쌍(BL, /BL)을 프리차지 전압(VPR)으로 하는 프리차지 회로(100)가 설치된다. 등화 회로(200)는 N 형의 트랜지스터(N4)로 구성되어, 프리차지 회로(100)는 N 형의 트랜지스터(N5, N6)로 구성된다. 그리고, 프리차지 전압(VPR)은 접지 전압 GND(= Vss)로 설정된다.
감지 증폭기(SA)가 설정되는 비트 라인쌍 및 메모리 셀(MC)가 설정되는 비트 라인쌍의 사이에, N 형 트랜지스터로 이루어지는 비트 라인 전송 게이트(N10, N11)가 설치되고, 비트 라인 전송 신호(BLT)에 의해 도통하여 메모리 셀이 접속되는 비트 라인쌍을 감지 증폭기에 접속한다.
비트 라인쌍(BL, /BL)은 컬럼 선택 신호(CL)에 응답하여 도통하는 컬럼 게이트(N20, N21)을 통해 데이터 버스 라인쌍(DB, /DB)에 접속된다. 데이터 버스 라인쌍(DB, /DB)에는 기록 데이터(Din)에 따라서 데이터 버스 라인쌍을 구동하는 기록 회로(300)가 설치된다. 기록 회로(300)는 기록 데이터(Din)에 따라서, 한편의 데이터 버스 라인을 내부 전원(Vii)까지 구동하여 다른쪽의 데이터 버스 라인을 접지 전압(Vss)까지 구동한다. 기록 회로(300)는 동시에 컬럼 게이트(N20, N21)를 통해 비트 라인쌍(BL, /BL)도 구동하여 메모리 셀로의 기록을 행한다.
더욱이, 더미 메모리 셀(DMC0, DMC1)이 각각의 비트 라인에 설정된다. 더미 워드 라인(DWL0, DWL1)의 한편을 구동함으로써, 한편의 비트 라인에 판독의 기준 전압을 발생한다. 비트 라인의 프리차지 전압(VPR)을 접지 전압으로 하는 경우, H 레벨을 기억하는 메모리 셀에 의해 비트 라인은 미소 전압만 상승하지만, L 레벨을 기억하는 메모리 셀의 경우, 비트 라인의 전압은 변화하지 않기 때문에 이러한 더미 셀에 의해 이들의 중간의 기준 전압을 생성하는 것이 필요하게 된다. 따라서, 더미 메모리 셀은 비트 라인의 프리차지 전압(VPR)이 접지 전압의 경우에 특유의 구성이다.
또한, 워드 라인(WL0, WL1)은 각각 워드 라인 구동 회로(WLD0, WLD1)에 의해 구동된다. 워드 라인의 구동 레벨은 내부 전원(Vii)보다 소정의 전압(A)만 높은 전압으로 설정된다. 이 때의 전압(A)는 셀 트랜지스터의 임계치 전압(Vth)보다 작은 전압으로 설정된다. 그 결과, 메모리 셀 내의 셀 커패시터(ST)의 H 레벨측의 기록 전압(VST)은 비트 라인(BL, /BL)의 H 레벨측의 구동 전압(VBLD) 보다도 낮아진다. 즉, 워드 라인의 구동 레벨(Vii+ A)은 기록 전압(VST)에 셀 트랜지스터(Q)의 임계치 전압(Vth1)만큼 높은 VST+ Vth1로 설정된다.
도 6은 제1 실시 형태예의 판독 동작을 나타내는 동작 파형도이다. 이 동작 파형도를 참조하여 제1 실시 형태예의 판독 동작을 설명한다. 우선, 비트 라인쌍(BL, /BL)은 접지 전압으로 프리차지되어 있다. 그 때, 제1 실시 형태예에서 워드 라인(WL)은 부전압에 유지된다. 비트 라인쌍(BL, /BL)의 프리차지 전압이 접지 전압이기 때문에, 비선택 상태의 메모리 셀의 셀 트랜지스터가 도통 또는 누설되지 않도록 셀 트랜지스터의 게이트에 접속되는 워드 라인(WL)의 전압이 부전압에 유지된다. 프리차지 기간이 종료하면, 비트 라인의 프리차지 신호(BLR)가 하강하고, 워드 라인(WL0) 및 더미 워드 라인(DWL1)이 상승한다. 워드 라인(WL0)은 워드 라인 구동 회로(WLD0)에 의해 내부 전원(Vii)보다도 소정의 전압(A)만 높은 전압(Vii+ A)으로 구동된다. 도 6의 예는 메모리 셀(MC0)이 H 레벨을 유지하고, 그 셀 커패시터(ST)의 전압(VST)은 H 레벨의 전압의 경우이다.
워드 라인(WL0)의 상승에 응답하여 셀 트랜지스터(Q0)가 도통하고, 셀 커패시터(ST) 내의 전하에 의해, 비트 라인(BL)의 전압이 접지 전압으로부터 미소 전압(△VBL)만 상승한다. 또한, 더미 워드 라인(DWL1)의 상승에 응답하여 더미 메모리 셀(DMC1)을 통해, 또 한 쪽의 비트 라인(/BL)도 상기 미소 전압(△VBL)의 약 반의 전압만 상승한다.
이 때, 비트 라인의 프리차지 전압(VPR)이 접지 전압이기 때문에, 메모리 셀(MC0)에서 비트 라인(BL)에 유입되는 전하량△Q는 △Q= VST ·CST이다.
단, CST는 커패시터(ST)의 용량이다. 또한, 더미 메모리 셀에 의한 다른쪽의 비트 라인(/BL)에 유입되는 전하량은 그 반으로 설정된다. 따라서, 비트 라인쌍 사이의 미소 전압차를 생성하기 위한 전하량은,
이 된다.
여기서, 임시로 비트 라인 프리차지 전압(VPR)이 종래예와 같이 비트 라인의 H 레벨의 전압의 반(Vii/2)이라 하면, 비트 라인쌍 사이의 전압차를 생성하기위한 전하량은 △Q=(VST-Vii/2)·CST이 되어, VST= Vii-△V이기 때문에,
으로 된다. 상기한 수학식(1)의 전하량에 비교하여, △V·CST/2만큼만 적어진다.
상기한 바와 같이, 메모리 셀 내의 H 레벨측의 전압을 비트 라인의 H 레벨 구동 전압보다 △V만 낮게 한 경우, 종래와 같이 비트 라인의 프리차지 전압을 Vii/2로 하면, 메모리 셀 내의 전하에 의해 생성되는 비트 라인쌍 사이의 전압차가 적어진다. 그것에 대하여, 상기한 제1 실시 형태예와 같이, 비트 라인의 프리차지 전압을 접지 전압이라고 하면, 상기식 (1)과 같이, 종래예와 동등한 전압차를 비트 라인쌍 사이에 생성할 수 있다.
다시 도 6에 되돌아가, 비트 라인쌍 사이에 미소 전압(△VBL/2)이 생성된 후, 감지 증폭기 활성화 신호(SE, /SE)에 응답하여 감지 증폭기(SA)가 활성화한다. 감지 증폭기(SA)에서는 감지 증폭기 활성화 신호(SE, /SE)에 의해 트랜지스터(N1, P1)가 도통하여 노드(n1)가 접지 전압측에, 노드(n2)가 내부 전원(Vii) 측에 각각 구동된다. 그리고, 접지 전압 근방에서 미소 전압(△VBL/2)만 다른 비트 라인쌍의 전압은 주로, 소스 단자가 노드(n2)에 공통으로 접속된 p형 트랜지스터(P2, P3)에 의해 검출되어, 도통하는 트랜지스터(P2)가 비트 라인(BL)을 내부 전원(Vii)으로 인상(引上)한다. 그리고, 비트 라인(BL)이 내부 전원(Vii) 으로 인상되면, N 형 트랜지스터(N3)가 도통하여 다른쪽의 비트 라인(/BL)을 접지 전압측에 인하한다. 그 결과, 비트 라인(BL)은 내부 전원(Vii)의 전압에, 다른쪽의 비트 라인(/BL)은 접지 전압에 각각 구동된다. 즉, 비트 라인의 H 레벨측의 전압(VBLD)은 내부 전원(Vii)이 된다.
워드 라인(WL0)의 구동 전압(VWL)은 셀 트랜지스터(Q0)의 임계치 전압을 Vth1이라고 하면, VWL= VST+ Vth1이 되도록 설정된다. 그리고, 메모리 셀(MC0) 내의 셀 커패시터(ST)의 전압은 비트 라인(BL)이 내부 전원(Vii)으로 구동되는 데 따라서 H 레벨측의 전압(VST)까지 인상된다. 이때, 메모리 셀의 H 레벨측의 전압(VST)이 비트 라인(BL)의 구동 전압(Vii)보다도 낮게(VST＜Vii) 설정되어 있기 때문에, 도통 상태에 있는 셀 트랜지스터(Q0)의 드레인 소스 사이 전압(Vds)은 항상 소정의 전압(Vii-VST=△V) 이상을 갖기 때문에, 셀 커패시터(ST)의 전압은 단시간에서 H 레벨측의 전압(VST)에 도달할 수 있다.
비트 라인쌍이 접지 전압 및 내부 전압까지 구동되면 컬럼 게이트(N20, N 21)이 도통하여, 비트 라인쌍의 전압이 데이터 버스 라인쌍(DB, /DB)을 통해 도시하지 않는 판독 회로에서 판독된다.
데이터의 판독이 종료하면, 워드 라인(WL0)가 하강하여 부전압이 된다. 그리고, 감지 증폭기 활성화 신호(SE, /SE)도 비활성화 상태로 되돌아가고, 리셋 신호(BLR)가 상승한다. 리셋 신호(BLR)에 응답하여 등화 회로(200)의 트랜지스터(N4)가 도통함과 동시에 리셋 회로(100)의 트랜지스터(N5, N6)도 도통하여 비트 라인쌍(BL, /BL)은 접지 전압으로 프리차지된다.
이상의 동작 설명에서 분명한 바와 같이, 메모리 셀의 H 레벨측의 전압(VST)을 비트 라인의 H 레벨측의 전압(VBLD= Vii)보다 낮게 설정했기 때문에, 비트 라인의 구동에 따르는 메모리 셀 내의 셀 커패시터에의 전하의 유입이 빠르고 단시간에서 설정 전압(VST)으로 할 수 있다. 더구나, 비트 라인의 프리차지 전압을 접지 전압에 설정했기 때문에, 메모리 셀의 H 레벨측의 전압을 비트 라인의 구동 전압 보다도 낮게 하더라도 비트 라인쌍에 생성되는 미소 전압차는 종래예와 동일하게 유지된다. 따라서, 감지 증폭기에 의한 판독의 용이성을 유지하면서, 메모리 셀로의 재기록의 속도를 올릴 수 있게 된다.
도 7은 제1 실시 형태예의 기록 동작을 도시하는 동작 파형도이다. 도 7의 예는 도 5의 회로예에 있어서, 메모리 셀(MC0)에 L 레벨의 데이터가 기억되어 있는 상태로부터 기록 회로(300)에 의해 메모리 셀(MC0)에 H 레벨의 데이터가 기록되는 동작이 표시된다. 비트 라인의 H 레벨 구동 전압(VBLD), 메모리 셀의 H 레벨 전압(VST), 비트 라인의 프리차지 전압(VPR)의 설정은 상기한 바와 같다.
최초에 워드 라인(WL0) 및 더미 워드 라인(DWL1)이 상승하고, 비트 라인쌍 사이에 미소 전압이 생성된다. 비트 라인(BL)은 접지 전압 그대로, 다른쪽의 비트 라인(/BL)은 더미 메모리 셀에 의해 미소 전압만 상승한다. 그리고, 감지 증폭기(SA)가 활성화되어, 비트 라인(BL)은 접지 전압 그대로, 다른쪽의 비트 라인(/BL)은 내부 전원(Vii= VBLD)까지 구동된다.
그 후, 컬럼 게이트(N20, N21)가 도통하여, 기록 회로(300)가 데이터 버스 라인쌍(DB) 및 비트 라인(BL)을 내부 전원(Vii)으로 구동하여, 또 한쪽의 데이터 버스 라인(/DB) 및 비트 라인(/BL)을 접지 전압으로 구동한다. 그리고, H 레벨로 구동된 비트 라인(BL)에서, 메모리 셀(MC0) 내의 셀 커패시터(ST)가 충전되어, 셀 커패시터의 전압이 H 레벨의 전압(VST)가 된다. 이 기록 동작에 있어서도, 비트 라인의 H 레벨의 전압(VBLD= Vii)이 메모리 셀 내의 전압(VST)보다도 높기 때문에, 셀 트랜지스터(Q0)의 드레인 소스 전압(Vds)이 항상 소정의 전압 이상이 되어 단시간에서 기록 동작이 종료한다.
그 후는 워드 라인(WL0)이 하강하고, 감지 증폭기 활성화 신호(SE, /SE)가 비활성화되어, 리셋 신호(BLR)에 응답하여 비트 라인쌍이 접지 전압으로 프리차지된다.
도 8a 및 도 8b는 종래예 및 제1 실시 형태예의 시뮬레이션 파형을 나타내는 도면이다. 도 8a는 도 1, 2 등에 나타낸 종래예의 경우의 워드 라인을 상승시켜 감지 증폭기를 활성화한 때의 비트 라인쌍(BL./BL) 및 메모리 셀 내의 셀 커패시터(ST)의 전압의 변화를 나타낸다. 비트 라인(BL)의 H 레벨의 구동 전압 및 메모리 셀 내의 전압이 같아지도록 설정되어 있기 때문에, 메모리 셀 내의 전압(도면 중 ST)의 상승은 완만하다.
그것에 대하여, 도 8b는 제1 실시 형태예의 경우의 파형도이다. 비트 라인(BL)의 구동 전압이 셀 커패시터(ST)의 전압보다도 높게 설정되어 있기 때문에, 메모리 셀 내의 전압의 상승은 종래예에 비교하여 급경사가 된다.
도 9는 제2 실시 형태예의 기록의 동작 파형도이다. 제2 실시 형태예에서는 제1 실시형태예와 같이 메모리 셀 내의 H 레벨측의 전압(VST)은 비트 라인의 H 레벨측의 구동 전압(VBLD)보다 낮게 설정된다. 그리고, 비트 라인의 프리차지 전압(VPR)이 제1 실시 형태예와 다르고, 내부 전원(Vii)의 반과 접지 전압의 사이의 전압, 예를 들면 내부 전원(Vii)의 약 1/3로 설정된다. 따라서, 워드 라인의 수직 상승에 응답하여, H 레벨을 기억하고 있는 메모리 셀에 의해 비트 라인의 전압이 상승하고, 또한 L 레벨을 기억하고 있는 메모리 셀에 의해 비트 라인의 전압이 하강하기 때문에, 비트 라인의 프리차지 전압이 기준 전압으로서 이용되고 더미 메모리 셀은 불필요하다. 따라서, 제2 실시 형태예는 도 5의 회로에서 더미 셀(DMC) 및 더미 워드 라인(DWL)이 생략된 회로도가 된다.
비트 라인의 프리차지 전압(VPR)이 Vii/3의 경우는 Vii/2의 경우보다도, 감지 증폭기는 낮은 내부 전원에 대하여 보다 적정히 동작한다. 또한, 비트 라인 사이의 미소 전압(△VBL)을 생성하는 전하량도, 프리차지 전압이 Vii/2의 경우보다도 많아진다.
도 9에 나타낸 바와 같이, 비트 라인쌍(BL, /BL)은 Vii/3의 전압으로 프리차지된다. 그리고, 워드 라인(WL0)의 수직 상승에 응답하여, L 레벨을 기억하는 메모리 셀(MC0) 내의 커패시터가 비트 라인(BL)에서 전하를 흡수하여, 비트 라인(BL)의 전압을 저하시킨다. 그리고, 다른쪽의 비트 라인(/BL)은 프리차지 전압(Vii/3)을 유지한다. 감지 증폭기가 활성화되면, 비트 라인(BL)이 접지 전압측에, 다른쪽의 비트 라인(/BL)이 내부 전원(Vii) 측에 각각 구동된다. 그 후, 기록 회로가 비트 라인(BL)을 내부 전원(Vii)으로 구동하여, 메모리 셀 내의 커패시터(ST)의 전압이 H 레벨의 전압(VST)으로 구동된다. 그리고, 리셋 신호(BLR)에 응답하여, 비트 라인쌍(BL, /BL)이 Vii/3으로 프리차지된다.
제2 실시 형태예의 경우도, 비트 라인으로부터 메모리 셀로의 기록이 단시간에서 행해진다. 또한, 비트 라인의 프리차지 전압이 접지 전압측에 가깝기 때문에, 저내부 전원으로 구동되는 감지 증폭기를 정상적으로 동작시킬 수 있고, 또한, 비트 라인쌍 사이에 충분한 미소 전압을 생성할 수 있다.
이상 설명한 바와 같이 본 발명에 따르면, 메모리 셀 내의 H 레벨측의 전압을 비트 라인의 구동 전압보다도 낮게 설정했기 때문에, 메모리 셀로의 기록 및 재기록 시에 있어서, 셀 트랜지스터의 드레인 소스 사이 전압(V)을항상 소정 전압 이상으로 할 수 있어 비트 라인의 구동 전압에 의한 메모리 셀로의 기록의 속도를 빠르게 할 수 있다. 더욱이, 비트 라인의 프리차지 전압을 비트 라인의 진폭의 반보다도 낮게 했기 때문에, 메모리 셀에 의해 생성되는 비트 라인쌍 사이의 미소 전압을 충분히 크게 할 수 있다. 또, 비트 라인의 프리차지 전압이 낮게 설정되기 때문에, 저전원이라도 감지 증폭기를 적정히 동작시킬 수 있다.

Claims (7)

  1. 정보 기억용의 셀 커패시터 및 비트 라인과 워드 라인에 접속된 셀 트랜지스터를 포함하는 메모리 셀을 갖는 메모리 장치에 있어서,
    상기 비트 라인을 제1 전압으로 프리차지하는 프리차지 회로와;
    상기 비트 라인의 전압을 검출하여, 이 검출된 비트 라인을 H 레벨용의 제2 전압 또는 L 레벨용의 제3 전압으로 구동하는 감지 증폭기와;
    상기 셀 커패시터의 H 레벨용 기록 전압을 상기 제2 전압보다 낮은 제4 전압으로 하여 상기 워드 라인을 구동하는 워드 라인 구동 회로를 포함하고;
    상기 제1 전압은 상기 제2 전압과 제3 전압의 중간치 보다도 낮은 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서, 상기 워드 라인 구동 회로는 상기 워드 라인을 상기 제4 전압보다 상기 셀 트랜지스터의 임계치 전압 이상 높은 제5 전압으로 구동하는 메모리 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 전압은 접지 전압인 메모리 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 비트 라인에는 상기 워드 라인의 구동에 따라 상기 비트 라인에 기준 전압을 생성하는 더미 셀이 설치되는 메모리 장치.
  5. 제3항에 있어서,
    상기 워드 라인 구동 회로는 상기 워드 라인의 비선택 전압을 부전압으로 하는 메모리 장치.
  6. 제1항에 있어서,
    기록 데이터에 따라서 상기 비트 라인을 구동하는 기록 회로를 더 포함하고,
    상기 기록 회로는 상기 비트 라인을 H 레벨용의 제2 전압으로 구동하는 메모리 장치.
  7. 정보 기억용의 셀 커패시터 및 비트 라인과 워드 라인에 접속된 셀 트랜지스터를 포함하는 메모리 셀을 갖는 메모리 장치의 구동 방법에 있어서,
    상기 비트 라인을 제1 전압으로 프리차지하는 공정과;
    상기 워드 라인의 구동에 따라 상기 비트 라인의 전압을 검출하여, 이 검출된 비트 라인을 H 레벨용의 제2 전압 또는 L 레벨용의 제3 전압으로 구동하는 공정과;
    상기 셀 커패시터의 H 레벨용 기록 전압을 상기 제2 전압보다 낮은 제4 전압으로 하여 상기 워드 라인을 구동하는 공정을 포함하고;
    상기 제1 전압은 상기 제2 전압과 제3 전압의 중간치보다도 낮은 것을 특징으로 하는 메모리 장치의 구동 방법.
KR1019990021081A 1998-10-27 1999-06-08 기록을 고속화한 메모리 장치 KR100302046B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP98-305662 1998-10-27
JP30566298A JP4326049B2 (ja) 1998-10-27 1998-10-27 書き込みを高速化したメモリデバイス

Publications (2)

Publication Number Publication Date
KR20000028588A true KR20000028588A (ko) 2000-05-25
KR100302046B1 KR100302046B1 (ko) 2001-11-01

Family

ID=17947847

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990021081A KR100302046B1 (ko) 1998-10-27 1999-06-08 기록을 고속화한 메모리 장치

Country Status (3)

Country Link
US (1) US6115284A (ko)
JP (1) JP4326049B2 (ko)
KR (1) KR100302046B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100455376B1 (ko) * 2001-05-04 2004-11-06 삼성전자주식회사 반도체 메모리 장치의 네거티브 전압 발생기

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4754050B2 (ja) * 1999-08-31 2011-08-24 富士通セミコンダクター株式会社 １対のセルにデータを記憶するｄｒａｍ
JP2001084768A (ja) * 1999-09-10 2001-03-30 Mitsubishi Electric Corp 半導体装置
US6972983B2 (en) * 2002-03-21 2005-12-06 Infineon Technologies Aktiengesellschaft Increasing the read signal in ferroelectric memories
JP2004221473A (ja) * 2003-01-17 2004-08-05 Renesas Technology Corp 半導体記憶装置
JP5068615B2 (ja) * 2007-09-21 2012-11-07 ルネサスエレクトロニクス株式会社 半導体装置
JP5518409B2 (ja) * 2009-09-15 2014-06-11 ピーエスフォー ルクスコ エスエイアールエル 半導体装置、半導体記憶装置、及び半導体装置を含む情報処理システム
US9013941B2 (en) * 2013-03-15 2015-04-21 Intel Corporation DRAM with pulse sense amp
US10896712B2 (en) * 2019-06-14 2021-01-19 Micron Technology, Inc. Open page biasing techniques
CN114078512A (zh) * 2020-08-17 2022-02-22 钰创科技股份有限公司 具有强化存取暨回复架构的动态随机存取存储器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100455376B1 (ko) * 2001-05-04 2004-11-06 삼성전자주식회사 반도체 메모리 장치의 네거티브 전압 발생기

Also Published As

Publication number Publication date
KR100302046B1 (ko) 2001-11-01
JP4326049B2 (ja) 2009-09-02
JP2000132971A (ja) 2000-05-12
US6115284A (en) 2000-09-05

Similar Documents

Publication Publication Date Title
KR930010938B1 (ko) 동작전원 전압으로써 복수의 정격 전압을 가지는 다이나믹 · 랜덤 · 액세스 · 메모리
JP4040243B2 (ja) 強誘電体メモリ
KR101053532B1 (ko) 반도체 메모리 장치 및 비트라인 감지증폭회로 구동방법
US7505341B2 (en) Low voltage sense amplifier and sensing method
US4417329A (en) Active pull-up circuit
US20040052146A1 (en) Memory device having bitline equalizing voltage generator with charge reuse
KR940006994B1 (ko) 다이나믹 랜덤액세스메모리와 그 데이터 기록방법
JP2011248971A (ja) 半導体装置
KR0184088B1 (ko) 반도체기억장치
JPH0762955B2 (ja) ダイナミック型ランダムアクセスメモリ
JP3399787B2 (ja) 半導体記憶装置
JP2006324007A (ja) Ｄｒａｍアレイ用ビット線プリチャージ手法
US7336522B2 (en) Apparatus and method to reduce undesirable effects caused by a fault in a memory device
KR100302046B1 (ko) 기록을 고속화한 메모리 장치
EP0617428A1 (en) Semiconductor memory device and memory initializing method
JPH1139899A (ja) 半導体記憶装置
KR100555522B1 (ko) 부스트 기입 동작을 수반하는 메모리 셀 데이터 기입 방법및 그 메모리 장치
JPH0366757B2 (ko)
EP1143453B1 (en) Semiconductor memory device
JPS6212997A (ja) 半導体記憶装置
KR100876900B1 (ko) 센스 앰프와 그의 구동 방법
US20070104003A1 (en) Memory device with auxiliary sensing
JPH09297992A (ja) センスアンプ回路
TW202209334A (zh) 具有強化存取暨回復架構之動態隨機存取記憶體
JP3238806B2 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19990608

PA0201 Request for examination
PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20010330

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20010629

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20010630

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20040624

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20050623

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20060626

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20070625

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20080623

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20090623

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20100625

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20110527

Start annual number: 11

End annual number: 11

PR1001 Payment of annual fee

Payment date: 20120611

Start annual number: 12

End annual number: 12

FPAY Annual fee payment

Payment date: 20130531

Year of fee payment: 13

PR1001 Payment of annual fee

Payment date: 20130531

Start annual number: 13

End annual number: 13

FPAY Annual fee payment

Payment date: 20140603

Year of fee payment: 14

PR1001 Payment of annual fee

Payment date: 20140603

Start annual number: 14

End annual number: 14

FPAY Annual fee payment

Payment date: 20150601

Year of fee payment: 15

PR1001 Payment of annual fee

Payment date: 20150601

Start annual number: 15

End annual number: 15

FPAY Annual fee payment

Payment date: 20160527

Year of fee payment: 16

PR1001 Payment of annual fee

Payment date: 20160527

Start annual number: 16

End annual number: 16

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20180410