KR100455376B1

KR100455376B1 - 반도체 메모리 장치의 네거티브 전압 발생기

Info

Publication number: KR100455376B1
Application number: KR10-2002-0000499A
Authority: KR
Inventors: 심재윤; 유제환
Original assignee: 삼성전자주식회사
Priority date: 2001-05-04
Filing date: 2002-01-04
Publication date: 2004-11-06
Also published as: JP2002343082A; US7336121B2; DE10220561B4; KR20020084892A; TW556210B; US20020171470A1; JP4694089B2; DE10220561A1

Abstract

네거티브 전압 발생기는 워드 라인을 프리차지시키는 신호에 응답하여 제어된다. 네거티브로 바이어스된 워드 라인 구조 내에서의 전압 변동은 프리차지 동작 동안 워드 라인을 차단하는 소정의 네거티브 전하량을 제공하는 킥커(kicker) 회로를 사용하는 것에 의해 감소된다. 상기 네거티브 전압 발생기는 제1 및 제2 네거티브 차지 펌프들을 포함한다. 상기 제2 차지 펌프는 상기 워드 라인 프리차지 신호에 응답하여 활성화된다. 네거티브 전압 조정기(regulator)는 네거티브 전압 신호를 조정하기 위해 사용될 수 있다. 레벨 시프터는 두 개의 전압 분배기들 및 차동 증폭기를 사용하여, 응답 시간과, 출력 신호의 리플(ripple)과, 공정 및 온도 변화에 대한 감도를 감소시킨다. 네거티브 전압 조정기는 차지 펌프의 리플을 제거하여 안정한 네거티브 바이어스 전압을 공급하고, 워드 라인을 프리차지하기 위해 필요한 전하량을 감소시킨다.

Description

반도체 메모리 장치의 네거티브 전압 발생기{Negative voltage generator for a semiconductor memory device}

본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치의 네거티브 전압 발생기에 관한 것이다.

일반적인 반도체 메모리 장치는 각각의 메모리 셀 내부의 액세스(access) 트랜지스터를 이용하여 메모리 셀에 데이터를 저장, 독출(read) 및 리프레쉬(refresh)한다. 메모리 셀의 리프레쉬 시간(refresh time)은 액세스 트랜지스터의 누설 전류에 의해 저하된다. 네거티브 전압으로 바이어스되는 워드 라인 구조는 이러한 누설 전류를 감소시키기 위해 고안되었다. 네거티브 워드 라인 구조를 사용하는 메모리 장치는 네거티브 전압 (Vbb 또는 Vnn)을 선택되지 않은 메모리 셀들의 워드 라인들에 인가한다. 이것은 워드 라인을 백 바이어싱(back biasing)한 것이라고 부르기도 한다.

도 1은 오실레이터(100), 네거티브 차지 펌프(200) 및 레벨 검출기 (300)를 포함하는 종래 기술의 네거티브 전압 발생기를 나타낸다. 도 1의 네거티브 전압 발생기는 통상적으로 반도체 장치의 기판을 리버스 바이어스(reverse bias)하여 누설 전류를 감소시키기 위한 네거티브 전압(VBB)을 발생하기 위해 사용되어 왔다. 따라서, 네거티브 전압 발생기는 자주 기판 전압 발생기라고 부르기도 한다. 네거티브 전압 발생기는 네거티브 피드백 동작(negative feedback operation)을 이용하여, 조정된(regulated) 네거티브 전압을 발생한다. 기판 누설 전류로 인하여 네거티브 전압(VBB)이 증가할 때, 레벨 검출기(300)는 차지 펌프(200)를 구동하는 오실레이터(100)를 인에이블(enable)시킨다. 네거티브 전압(VBB)은 상기 레벨 검출기가 상기 오실레이터를 디스에이블(disable)시킬 때까지 상기 차지 펌프에 의해 점차적으로 하강한다.

도 2는 종래 기술에 따른 일반적인 VBB 레벨 검출기(300)를 나타낸다. 네거티브 전압(VBB)이 기판 누설 전류로 인하여 증가할 때, M2(700)의 소스-드레인 등가 저항이 증가하고 그것에 의해 노드(A)의 전압은 상승한다. 노드(A)의 전압이 인버터(900)의 트립 포인트(trip point)에 도달할 때, 출력 신호(OUT)는 하이(high)로 상승하여 오실레이터(100)를 인에이블 시키고, 인에이블된 오실레이터(100)는 구형파(rectangular wave) 신호로서 네거티브 차지 펌프(200)를 구동시킨다. 상기 네거티브 차지 펌프는 일반적인 네거티브 차지 펌핑(pumping) 구성에서 배치되는 커패시터(400) 및 두 개의 다이오드들(DGND(500), DSUB(600))을 포함한다. 구형파 신호가 하이(high)일 때, 노드(B)는 DGND에 의해 접지 전압 이상인 문턱 전압(threshold voltage, Vth)으로 클램프(clamp)되며, 반면에 커패시터(400)의 타단은 파지티브(positive) 전원 전압(Vdd)으로서 충전된다. 구형파 신호가 로우(low)일 때, 상기 커패시터는 DSUB를 통해 네거티브 전하를 VBB에 공급한다(pump).

네거티브 전압으로 바이어스되는 워드 라인 구조를 실시하기 위하여, 도 1 및 도 2를 참조하여 설명된 종래의 기술에 따른 네거티브 전압 발생기는 워드 라인의 네거티브 바이어스를 제공하기 위해 이용되어 왔다. 그러나, 이러한 종래 기술에 따른 네거티브 전압 발생기는 네거티브 워드 라인을 구동하기 위해 적합하지 않다. 도 1 및 도 2에 도시된 상기 조정기(regulator)는 원래 반도체 기판을 리버스 또는 백 바이어싱하기 위한 작은 양의 전류를 제공하고자 하는 것이었다. 그러나, 네거티브 워드 라인 구조는 워드 라인 프리차지 동작(word line precharge operation) 동안 워드 라인을 승압 전압(Vpp)으로부터 네거티브 전압(VBB 또는 VNN)으로 방전하기 위해 큰 전류 구동 능력을 필요로 한다. 이러한 큰 방전 전류는 네거티브 공급 전압의 변동을 야기한다. 네거티브 워드 라인 구조의 구동 회로는 네거티브 공급 전압으로부터 별도의 동작 전류를 소비하기 때문에, 별도의 네거티브 전압 발생기를 필요로 한다.

종래의 기술에 따른 네거티브 전압 발생기의 다른 문제점은 레벨 검출기(300)의 전압 이득이 매우 낮아서(~0.1), 응답 시간이 느리다는 것이다. 이것은 도 3에 도시된 네거티브 전압(VBB)에서 큰 리플(ripple) 요소의 결과를 발생하는 긴 온/오프 시간(~1us)을 야기시킨다. 레벨 검출기(300)로 인한 또 다른 문제점은 레벨 검출기(300)가 공정 및 온도 변화에 매우 민감하다는 것이다.

따라서 본 발명이 이루고자 하는 기술적 과제는 상기 문제점을 해결하기 위한 반도체 메모리 장치의 네거티브 전압 발생기를 제공하는 것이다.

도 1은 종래 기술의 네거티브 전압 발생기를 나타내는 도면이다.

도 2는 종래 기술의 레벨 검출기를 나타내는 도면이다.

도 3은 종래 기술의 네거티브 전압 발생기 및 레벨 검출기의 동작을 나타낸다.

도 4는 본 발명에 따른 네거티브 전압 발생기의 실시예를 나타내는 도면이다.

도 5는 본 발명에 따른 네거티브 전압 발생기의 제2 실시예를 나타내는 도면이다.

도 6은 본 발명에 따른 네거티브 전압 발생기의 제3 실시예를 나타내는 도면이다.

도 7은 본 발명의 실시에 적합한 워드 라인 프리차지 명령들의 예들을 나타내는 타이밍도이다.

도 8은 본 발명에 따른 레벨 검출기의 실시예를 나타내는 구성도(schematic diagram)이다.

도 9는 본 발명에 따른 레벨 검출기의 실시예의 동작을 나타낸다.

도 10은 본 발명에 따른 네거티브 전압 조정기의 실시예를 나타내는 도면이다.

도 11은 본 발명에 따른 네거티브 전압 조정기의 실시예의 동작을 나타낸다.

본 발명에 따른 네거티브 전압 발생기는 워드 라인 프리차지 신호에 응답하여 제어된다.

본 발명의 일면에 따른 반도체 메모리 장치의 네거티브 전압 발생기는 출력단을 가지는 제1 차지 펌프; 및 상기 제1 차지 펌프의 출력단에 연결된 출력단을 가지는 제2 차지 펌프를 구비하며, 상기 제2 차지 펌프는 워드라인 프리차지 신호에 의해 제어된다. 다른 일면에 따른 반도체 메모리 장치를 동작하는 방법은 워드 라인 프리차지 신호에 응답하여, 네거티브 전압 발생기를 제어하는 단계를 구비한다.

본 발명의 다른 일면에 따른 반도체 장치의 레벨 검출기는 제1 입력단 및 제2 입력단을 가지는 차동 증폭기; 상기 차동 증폭기의 제1 입력단에 연결된 제1 전압 분배기; 및 상기 차동 증폭기의 제2 입력단에 연결되고, 출력 신호에 응답하여 상기 차동 증폭기의 제2 입력단을 구동하는 제2 전압 분배기를 구비한다. 다른 일면에 따른 반도체 장치의 전압을 검출하는 방법은 기준 신호를 분배하여 제1 분배 신호를 발생하는 단계; 상기 기준 신호를 분배하여 제2 분배 신호를 발생하는 발생 단계; 및 상기 제1 및 제2 분배 신호들 간의 차이를 증폭하는 단계를 구비한다.

본 발명의 또 다른 일면에 따른 반도체 장치의 네거티브 전압 조정기는 제1 입력단, 제2 입력단 및 출력단을 가지는 차동 증폭기; 상기 차동 증폭기의 출력단에 연결된 출력 트랜지스터; 상기 차동 증폭기의 제1 입력단에 연결된 제1 전압 분배기; 및 상기 차동 증폭기의 제2 입력단에 연결되고, 상기 출력 트랜지스터의 출력 신호에 응답하여 상기 차동 증폭기의 제2 입력단을 구동하는 제2 전압 분배기를 구비한다. 다른 일면에 따른 반도체 장치의 제1 네거티브 전압을 발생하는 방법은 제2 네거티브 전압을 발생하는 단계; 기준 신호를 분배하여 제1 분배 신호를 발생하는 단계; 상기 제1 네거티브 전압을 분배하여 제2 분배 신호를 발생하는 단계; 상기 제1 및 제2 분배 신호들 간의 차이를 증폭하여 구동 신호를 발생하는 단계; 및 상기 구동 신호에 응답하여 상기 제1 네거티브 전압 및 제2 네거티브 전압 사이에 연결된 출력 트랜지스터를 구동하는 단계를 구비한다.

본 발명의 또 다른 일면에 따른 네거티브 전압 발생기를 갖는 워드 라인 구조를 구비하는 반도체 메모리 장치는 제1 네거티브 전압을 발생하는 네거티브 차지 펌프; 및 상기 네거티브 차지 펌프에 연결되고, 상기 제1 네거티브 전압을 조정하여 제2 네거티브 전압을 발생하는 네거티브 전압 조정기를 구비한다. 다른 일면에 따른 네거티브 워드 라인 구조를 포함하는 반도체 메모리 장치의 워드 라인을 구동하는 방법은 제1 네거티브 전압을 발생하는 단계; 상기 제1 네거티브 전압을 조절하는 제2 네거티브 전압을 발생하는 단계; 및 상기 제2 네거티브 전압으로서 상기 워드 라인을 구동하는 단계를 구비한다.

이러한 본 발명의 일면들이 개시되고 권리로서 청구된다.

(네거티브 전압 발생기)

도 4는 본 발명에 따른 네거티브 전압 발생기의 실시예를 나타내는 도면이다. 도 4의 실시예는 오실레이터(10), 출력(VBB)을 가지는 제1 네거티브 차지펌프(20) 및 종래 기술처럼 배치된 레벨 검출기(30)를 포함한다. 그러나, 도 4의 실시예는 도 4에 도시된 VNN 발생기 또는 도 5 및 도 6에 도시된 직접 연결 또는 어떤 다른 적당한 배치를 통해 제1 네거티브 차지 펌프(20)의 출력에 연결된 출력을 가지는 제2 네거티브 차지 펌프(50)를 더 포함한다. 제2 네거티브 차지 펌프(50, 킥커(kicker)라고도 한다)는 프리차지 명령 또는 프리차지 신호에 응답하여 활성화되어, 워드 라인을 차단시키는(shut off) 추가적인 네거티브 전하를 공급한다. 바람직하기로는, 상기 제2 네거티브 차지 펌프는 정확하게 미리 결정된 양의 네거티브 전하를 제공하도록 설계된다. 따라서, 워드 라인을 차단하기 위해 필요한 대부분의 프리차지 전류를 제공하는 것에 의해, 상기 제2 네거티브 차지 펌프는 네거티브 공급 전압에 대한 전압 변동을 효과적으로 감소시킨다.

바람직한 실시예에 있어서, 상기 제2 네거티브 차지 펌프는 상기 제1 네거티브 차지 펌프와 실질적으로 동일하게 구성되지만, 상기 제2 네거티브 차지 펌프는 프리차지 명령 또는 프리차지 신호에 응답하여 활성화된다. 바람직하기로는, 상기 제2 네거티브 차지 펌프 내부에 포함된 커패시터는 프리차지 동작 동안 워드 라인에서 상기 네거티브 전하를 방전하기 위한 크기를 가진다.

대부분의 반도체 메모리 장치는 접지 전원을 기준으로 하는 파지티브(positive) 전원으로 동작하므로, 백 바이어스 구조는 네거티브 전압에 관하여 설명된다. 그러나, 여기에서 사용되는 네거티브는 단순히 액세스 동작 동안 워드 라인에 인가된 극성의 반대 극성(reverse polarity)을 의미한다.

레벨 검출기(30)는 도 1의 레벨 검출기(300)와 동일한 기능을 수행하지만,바람직한 실시예에 따르면 상기 레벨 검출기는 보다 빠른 응답 시간을 가지며 공정 및 온도 변화에 보다 민감하지 않는 도 8에 도시되어 있는 본 발명에 따른 레벨 검출기로 대체된다.

도 4에 도시된 실시예는 리플(ripple)이 제거된 VNN을 발생하는 전압 조정기인 VNN 발생기(40)을 선택적으로 포함한다. 따라서, 보다 안정한 네거티브 워드 라인 바이어스는 상기 VNN 공급을 이용하여 얻어질 수 있다. 바람직한 실시예에 따른 네거티브 전압 조정기는 도 10 및 도 11을 참조하여 아래에서 설명된다. 본 발명에 따른 네거티브 전압 조정기를 사용하는 장점은 네거티브 전압 조정기가 VBB 에서 리플을 제거할 수 있다는 것이다. 따라서, 상기 네거티브 전압 조정기는 보다 안정적인 네거티브 워드 라인 바이어스를 제공한다. 다른 장점은 VNN(일반적으로 대략 - 0.5 볼트(Volt))이 VBB(일반적으로 대략 - 1.0 볼트(Volt)) 보다 덜 네거티브이기 때문에, VNN은 프리차지 동작 동안 워드 라인으로부터 제거되어야 하는 전체 전하량을 감소시킨다는 것이다. 네거티브 워드 라인 바이어스 전압을 감소시키는 네거티브 전압 조정기를 사용하는 또 다른 장점은 네거티브 워드 라인 구조의 구동 회로가 전력을 적게 소비한다는 것이다.

상기 제2 네거티브 차지 펌프를 트리거링(triggering)하기에 적합한 프리차지 명령들 및 프리차지 신호들의 예가 도 7에 도시되며, 도 7은 동기형 다이내믹 랜덤 액세스 메모리(Synchronous Dynamic Random Access Memory, SDRAM) 장치의 명령들 및 신호들을 나타내는 타이밍도이다. 프리차지 명령들은 일반적으로 로우 프리차지(Row Precharge), 오토 프리차지(Auto Precharge), 모든 뱅크들의프리차지(All Banks Precharge) 등과 같은 외부 명령들이다. 신호들은 일반적으로 도 7의 PR과 같은 내부 신호들이다. 그러나, 본 발명은 이러한 명령들 및 신호들의 사용 또는 SDRAM 장치에 대한 사용으로서 제한되지 않는다. 본 발명은 워드 라인의 프리차지 동작에 부합하는 어떤 다른 적절한 명령들 및/또는 신호들을 가지고 동작하도록 조절될 수 있다. 프리차지 명령 및 프리차지 신호는 바꾸어 사용될 수 있다. 따라서, 프리차지 명령 또는 프리차지 신호는 워드 라인의 프리차지 동작에 부합하는 적절한 명령들 및/또는 신호들을 언급한다. 게다가, 본 발명은 워드 라인에 사용되는 것으로 제한되지 않을 뿐만 아니라, 네거티브 프리차지 전압으로서 동작하는 다른 종류의 메모리 액세스 라인(memory access line)에 사용될 수 있다.

도 5는 본 발명에 따른 네거티브 전압 발생기의 다른 실시예를 나타내는 도면이다. 도 5의 실시예에서, 네거티브 전압 조정기는 존재하지 않으며, 제2 네거티브 차지 펌프(50)의 출력은 제1 네거티브 차지 펌프(20)의 출력에 직접 연결된다. 이러한 구성에 있어서, VBB 및 VNN은 동일한 신호이고, 상기 제2 네거티브 차지 펌프는 워드 라인 프리차지 명령 또는 워드 라인 프리차지 신호에 응답하여, 미리 결정된 네거티브 전하를 상기 워드 라인 제어 회로로 직접 전달하도록 설계된다.

도 6은 본 발명에 따른 네거티브 전압 발생기의 제3 실시예를 나타내는 도면이다. 도 6의 실시예는 제1 및 제2 네거티브 차지 펌프들의 출력에 연결된 입력 및 상기 조정되는 VNN 신호를 발생하는 출력을 가지는 네거티브 전압 조정기(40)를 포함한 점을 제외하고는 도 5의 실시예와 동일하다.

(레벨 검출기)

도 8은 본 발명에 따른 레벨 검출기의 실시예를 나타내는 구성도(schematic diagram)이다. 도 8의 레벨 검출기는 저항들(R1, R2)로 구성되는 제1 전압 분배기, 저항들 (R3, R4)로 구성되는 제2 전압 분배기, 트랜지스터들(Mp1, Mp2, Mp3, Mn1, Mn2)로 구성되는 차동 증폭기 및 하나 또는 그 이상의 인버터들(INV1, INV2 )을 포함한다. 상기 제1 전압 분배기는 내부 기준 전압(VREF) 및 접지 전원 사이에 연결된다. 상기 제2 전압 분배기는 내부 기준 전압(VREF) 및 네거티브 전원(VBB) 사이에 연결된다. 상기 전압 분배기들은 VREF와 접지 전원 사이 및 VREF와 VBB 사이에 있는 전압을 분배하는 것에 의해, 다음의 등식에 따른 VREF 및 VBB에 응답하여 비교 신호로서 작용하는 두 개의 분배 신호들(X, Y) 을 발생한다.

VREF는 안정한 기준 전압이므로, X는 일정한 값이고, 출력 Z는 Y가 X 보다 큰 가 아니면 작은 가의 여부에 따라 달라진다. VBB의 목표 레벨은 다음과 같이 주어진다.

트랜지스터들(Mp1, Mp2, Mp3, Mn1, Mn2)은 입력 트랜지스터들의 차동쌍(differential pair)으로서 배치되는 Mp1 및 Mp2를 바이어스하는 전류원 인 Mp3을 가지는 차동 증폭기로서 배치된다. 트랜지스터들(Mn1, Mn2)은 접지 전원을 기준으로 하는 전류 미러(mirror) 부하이다. 출력(Z)은 Mp1과 Mn1의 드레인들 사이에 연결된 연결들로부터 인출되고 인버터(INV1)의 입력으로 인가된다.

상기 차동 증폭기는 높은 전압 이득(일반적으로 약 50)을 가지기 때문에, 출력(Z)은 Y가 X의 상하로 스윙(swing)함에 따라 인버터(INV1)의 스윙칭 포인트(switching point)를 지나서 빠르게 스윙할 것이다. 상기 차동 증폭기의 높은 이득 특성은 그림 9에 도시된 상기 레벨 검출기의 온/오프 딜레이(on/off delay)를 감소시킨다. 그 결과, 이것은 네거티브 전원의 변동(fluctuation)을 감소시킨다.

도 8에 도시된 레벨 검출기의 다른 장점은 저항에 의해 분배된 전압 레벨들 X 및 Y 는 공정 및 온도 변화에 민감하지 않으므로, 상기 레벨 검출기도 이러한 변화에 민감하지 않다는 것이다.

또 다른 장점은 상기 전압 분배기들을 Vdd 또는 승압 전원 Vpp와 같은 파지티브 전원 대신에 Vref에 연결하는 것에 의해, 상기 레벨 검출기는 , 예를 들어, Vdd가 테스팅(testing) 동작 동안 증가될 때 발생하는 전원 전압의 변화에 민감하지 않게 제조될 수 있다는 것이다.

도 8에 도시된 레벨 검출기의 또 다른 장점은 전류 미러 부하가 VBB 단자 대신에 접지 전원 단자를 기준으로 하고 있다는 것이다. 이것은 VBB로부터 전류 인입(current draw)을 감소시킨다.

또 다른 장점은 상기 비교 신호들(X, Y)은 VBB 보다 상당히 낮은 정지 전압(quiescent voltage)에서 상기 전압 분배기들에 의해 바이어스된다는 것이다. 이것은 차동 증폭기의 설계를 단순화시킨다. 본질적으로, 상기 전압 분배기들은 상기 VBB 신호를 편리한 전압 레벨로 레벨 시프트(level shift)시킨다.

본 발명에 따른 레벨 검출기는 어느 곳에서나 도 2에 도시된 종래의 레벨 검출기를 대체할 수 있고 네거티브 워드 라인 구조를 사용하는 실시예(applications)에 제한되지 않는다.

(네거티브 전압 조정기)

도 10은 본 발명에 따른 네거티브 전압 조정기(VNN 발생기)를 나타내는 구성도이다. 도 10의 네거티브 전압 조정기는 저항들(R5, R6)로 구성되는 제1 전압 분배기, 저항들(R7, R8)로 구성되는 제2 전압 분배기, 트랜지스터들(Mp1, Mp2, Mp3, Mn1, Mn2)로 구성되는 차동 증폭기 및 출력 트랜지스터(Mn3)를 포함한다.

상기 제1 전압 분배기는 내부 기준 전압(VREF)과 접지 전원 사이에 연결된다. 상기 제2 전압 분배기는 내부 기준 전압(VREF) 및 트랜지스터(Mn3)의 드레인 사이에 연결된다. Mn3의 소스는 네거티브 전원(VBB)에 연결되고, Mn3의 게이트는 Mn1 및 Mp1의 드레인들 사이에 있는 노드(G)에 있는 상기 차동 증폭기의 출력에 연결된다.

트랜지스터들(Mp1, Mp2, Mp3, Mn1, Mn2)은 차동 증폭기로서 배치되는 데, Mp3은 입력 트랜지스터들의 차동쌍(differential pair)으로서 배치되는 Mp1 및 Mp2를 바이어스하는 전류원으로서 구성된다. 트랜지스터들(Mn1, Mn2)은 네거티브 전원(VBB)을 기준으로 하는 전류 미러 부하로서 배치된다.

VREF 와 접지 전원 사이의 전압 및 VREF 와 VNN 사이의 전압을 분배함으로써, 상기 전압 분배기들은 VREF 및 VNN에 응답하여 비교 신호들로서 작용하는 두 개의 분배 신호들(A, B)을 발생한다. 상기 조정기가 네거티브 피드백 배치로 연결되므로, 노드들(A, B)상의 전압들은 강제적으로 동일한 값이 된다. 따라서, VNN은 다음의 등식으로 주어진다.

VBB의 전압이 변동함에 따라, 노드(G)의 전압은 VBB 와 동일한 위상으로 추종(track)해서 Mn3의 소스에 대한 게이트의 전압은 일정해지고, 상기 검출기의 온/오프 시간으로 인한 VBB의 리플은 도 11에 도시된 것처럼 VNN 에서 제거된다.

도 10의 네거티브 전압 조정기의 장점은 상기 전압 분배기들이 VNN 보다 상당히 높은 전압인 정지 전압(quiescent point)에서 상기 비교 신호들(A, B)을 바이어스한다는 것이다. 이것은 일반적으로 VNN과 대략 동일한 전압 레벨에서 바이어스되는 비교 신호들을 가지는 다른 조정기들과 비교될 때 상기 조정기를 매우 단순화시킨다. 본질적으로, 상기 전압 분배기들은 상기 신호들을 편리한 전압 레벨로 레벨 시프트시킨다.

본 발명의 원리를 바람직한 실시예에서 설명하고 도시하였으므로, 본 발명은 상기 원리로부터 이탈하지 않으면서 정리되어 상세하게 수정될 수 있다는 것은 명백할 것이다. 우리는 다음의 청구항들의 사상 및 범위 내로부터 도출되는 모든 수정예들 및 변형예들을 권리로서 청구한다.

본 발명에 따른 네거티브 전압 발생기는 안정한 네거티브 전압을 공급할 수 있고, 워드 라인을 프리차지하기 위해 필요한 전하량을 감소시킬 수 있다.

Claims

출력을 가지는 제1 차지 펌프; 및

상기 제1 차지 펌프의 출력에 연결된 출력을 가지는 제2 차지 펌프를 구비하며,

상기 제2 차지 펌프는 프리차지 신호에 의해 제어되는 반도체 메모리 장치의 네거티브 전압 발생기.
제1항에 있어서, 상기 네거티브 전압 발생기는

상기 제1 차지 펌프의 출력에 연결된 입력 및 상기 제2 차지 펌프의 출력에 연결된 출력을 가지는 네거티브 전압 조정기를 더 구비하는 네거티브 전압 발생기.
제1항에 있어서,

상기 제1 차지 펌프의 출력은 상기 제2 차지 펌프의 출력이 직접 연결되는 네거티브 전압 발생기.
제3항에 있어서, 상기 네거티브 전압 발생기는

상기 제1 및 제2 차지 펌프들의 출력에 연결된 입력을 갖는 네거티브 전압 조정기를 더 구비하는 네거티브 전압 발생기.
제1항에 있어서, 상기 네거티브 전압 발생기는

상기 제1 차지 펌프의 출력에 연결된 입력을 갖는 레벨 검출기를 더 구비하는 네거티브 전압 발생기.
오실레이터;

상기 오실레이터에 연결된 입력 및 상기 오실레이터로부터 발생하는 오실레이팅 신호에 응답하여, 제1 네거티브 전압을 발생하는 출력을 갖는 제1 차지 펌프;

상기 제1 차지 펌프의 출력에 연결된 입력 및 상기 제1 네거티브 전압에 응답하여, 제2 네거티브 전압을 발생하는 출력을 갖는 네거티브 전압 조정기; 및

상기 네거티브 전압 조정기의 출력에 연결된 출력을 갖는 제2 차지 펌프를 구비하며,

상기 제2 차지 펌프는 워드 라인 프리차지 신호에 의해 제어되는 반도체 메모리 장치의 네거티브 전압 발생기.
제6항에 있어서, 상기 네거티브 전압 발생기는

상기 제1 차지 펌프의 출력 및 상기 오실레이터에 연결된 출력을 갖는 레벨 검출기를 더 구비하는 네거티브 전압 발생기.
제6항에 있어서,

상기 제2 차지 펌프는 상기 워드 라인 프리차지 신호에 응답하여 소정의 전하량을 상기 제2 네거티브 전압으로 펌프하는 네거티브 전압 발생기.
네거티브 전압 발생기의 제1 네거티브 차지 펌프가 네거티브 전압을 발생하는 단계; 및

프리차지 신호에 응답하여, 상기 네거티브 전압 발생기의 제2 네거티브 차지 펌프로부터 발생되는 소정의 네거티브 전하가 상기 네거티브 전압에 공급되는 단계를 구비하는 반도체 메모리 장치 동작 방법.
네거티브 전압 발생기의 제1 네거티브 차지 펌프가 제1 네거티브 전압을 발생하는 단계;

상기 제1 네거티브 전압을 네거티브 전압 조정기에 의해 조정하여 제2 네거티브 전압을 발생하는 단계; 및

프리차지 신호에 응답하여, 상기 네거티브 전압 발생기의 제2 차지 펌프로부터 발생되는 소정의 네거티브 전하가 상기 제2 네거티브 전압에 공급되는 단계를 구비하는 반도체 메모리 장치 동작 방법.
제9항 또는 제10항에 있어서, 상기 프리차지 신호는 워드 라인 프리차지 신호인 반도체 메모리 장치 동작 방법.
제1 입력 및 제2 입력을 갖는 차동 증폭기;

상기 차동 증폭기의 상기 제1 입력에 연결된 제1 전압 분배기; 및

상기 차동 증폭기의 상기 제2 입력에 연결되고, 네거티브 전압에 응답하여상기 차동 증폭기의 제2 입력을 구동하는 제2 전압 분배기를 구비하는 반도체 장치의 네거티브 전압 레벨 검출기.
제12항에 있어서,

상기 제1 전압 분배기는 기준 전압에 응답하여, 상기 차동 증폭기의 제1 입력을 구동하는 네거티브 전압 레벨 검출기.
제13항에 있어서, 상기 제1 전압 분배기는

상기 기준 전압과 상기 차동 증폭기의 제1 입력 사이에 연결된 제1 저항; 및

상기 차동 증폭기의 제1 입력과 전원 단자 사이에 연결된 제2 저항을 구비하는 네거티브 전압 레벨 검출기.
제13항에 있어서, 상기 제2 전압 분배기는

상기 기준 전압과 상기 차동 증폭기의 제2 입력 사이에 연결된 제1 저항; 및

상기 차동 증폭기의 제2 입력과 상기 네거티브 전압 사이에 연결된 제2 저항을 구비하는 네거티브 전압 레벨 검출기.
제12항에 있어서,

상기 제1 전압 분배기는

기준 전압과 상기 차동 증폭기의 제1 입력 사이에 연결된 제1 저항; 및

상기 차동 증폭기의 제1 입력과 전원 단자 사이에 연결된 제2 저항을 구비하고,

상기 제2 전압 분배기는

상기 기준 전압과 상기 차동 증폭기의 제2 입력 사이에 연결된 제3 저항; 및

상기 차동 증폭기의 제2 입력과 상기 네거티브 전압 사이에 연결된 제4 저항을 구비하고,

상기 차동 증폭기는

상기 제1 및 제2 입력들에 연결된 입력 트랜지스터들의 차동쌍;

상기 입력 트랜지스터들의 차동쌍에 연결된 전류원; 및

상기 입력 트랜지스터들의 차동쌍에 연결된 부하를 구비하고,

상기 차동 증폭기의 출력에 연결된 입력을 갖는 인버터를 더 구비하는 네거티브 전압 레벨 검출기.
제1 입력 및 제2 입력을 갖는 차동 증폭기;

상기 차동 증폭기의 제1 입력에 연결되고 기준 전압에 응답하여 상기 차동 증폭기의 제1 입력을 구동하고, 파지티브 전압에서 상기 차동 증폭기의 제1 입력을 유지하는 제1 전압 분배기; 및

상기 차동 증폭기의 제2 입력에 연결되고 네거티브 전압에 응답하여 상기 차동 증폭기의 제2 입력을 구동하고, 파지티브 전압에서 상기 차동 증폭기의 제2 입력을 유지하는 제2 전압 분배기를 구비하는 반도체 장치의 네거티브 전압 레벨 검출기.
제17항에 있어서, 상기 제1 전압 분배기는

상기 기준 전압과 상기 차동 증폭기의 제1 입력 사이에 연결된 제1 저항; 및

상기 차동 증폭기의 제1 입력과 전원 단자 사이에 연결된 제2 저항을 구비하는 네거티브 전압 레벨 검출기.
제17항에 있어서, 상기 제2 전압 분배기는

상기 기준 전압과 상기 차동 증폭기의 제2 입력 사이에 연결된 제1 저항; 및

상기 차동 증폭기의 제2 입력과 상기 네거티브 전압 사이에 연결된 제2 저항을 구비하는 네거티브 전압 레벨 검출기.
기준 전압을 분배하여 제1 분배 신호를 발생하는 단계;

네거티브 전압을 분배하여 제2 분배 신호를 발생하는 단계; 및

상기 제1 및 제2 분배 신호들간의 전압 차이를 증폭하는 단계를 구비하는 반도체 장치의 네거티브 전압 검출 방법.
제20항에 있어서,

상기 기준 전압을 분배하는 단계는 상기 기준 전압을 레벨 시프트하는 단계를 구비하는 반도체 장치의 네거티브 전압 검출방법.
제20항에 있어서,

상기 네거티브 전압을 분배하는 단계는 상기 네거티브 전압을 레벨 시프트하는 단계를 구비하는 반도체 장치의 네거티브 전압 검출 방법.
제20항에 있어서,

상기 제1 및 제2 분배 신호들 간의 전압 차이를 증폭하는 단계는 차동 증폭기의 기준 전압을 전원 전압으로 하는 단계를 구비하는 반도체 장치의 네거티브 전압 검출 방법.
제1 입력, 제2 입력 및 출력을 갖는 차동 증폭기;

상기 차동 증폭기의 출력에 연결되고, 제1 네거티브 전압으로부터 제2 네거티브 전압을 발생하도록 배치되는 출력 트랜지스터;

상기 차동 증폭기의 제1 입력에 연결되는 제1 전압 분배기; 및

상기 차동 증폭기의 제2 입력에 연결되고, 상기 제2 네거티브 전압에 응답하여 상기 차동 증폭기의 제2 입력을 구동하는 제2 전압 분배기를 구비하는 반도체 장치의 네거티브 전압 조정기.
제24항에 있어서,

상기 제1 전압 분배기는 기준 전압에 응답하여, 상기 차동 증폭기의 제1 입력을 구동하는 네거티브 전압 조정기.
제25항에 있어서, 상기 제1 전압 분배기는

상기 기준 전압과 상기 차동 증폭기의 제1 입력 사이에 연결된 제1 저항; 및

상기 차동 증폭기의 제1 입력과 전원 단자 사이에 연결된 제2 저항을 구비하는 네거티브 전압 조정기.
제24항에 있어서, 상기 제2 전압 분배기는

기준 전압과 상기 차동 증폭기의 제2 입력 사이에 연결된 제1 저항; 및

상기 차동 증폭기의 제2 입력과 상기 제2 네거티브 전압 사이에 연결된 제2 저항을 구비하는 네거티브 전압 조정기.
제24항에 있어서,

상기 제1 전압 분배기는

기준 전압과 상기 차동 증폭기의 제1 입력 사이에 연결된 제1 저항; 및

상기 차동 증폭기의 제1 입력과 및 전원 단자 사이에 연결된 제2 저항을 구비하고,

상기 제2 전압 분배기는

상기 기준 전압과 상기 차동 증폭기의 제2 입력 사이에 연결된 제3 저항; 및

상기 차동 증폭기의 제2 입력과 상기 제2 네거티브 전압 사이에 연결된 제4저항을 구비하고,

상기 차동 증폭기는

상기 제1 및 제2 입력들에 연결된 입력 트랜지스터들의 차동쌍;

상기 입력 트랜지스터들의 차동쌍에 연결된 전류원; 및

상기 입력 트랜지스터들의 차동쌍에 연결된 부하를 구비하고,

상기 출력 트랜지스터는 상기 차동 증폭기의 출력단자에 연결된 제2 단자를 포함하는 네거티브 전압 조정기.
제1 입력, 제2 입력 및 출력을 갖는 차동 증폭기;

상기 차동 증폭기의 출력에 연결되고 제1 네거티브 전압으로부터 제2 네거티브 전압을 발생하도록 배치되는 출력 트랜지스터;

상기 차동 증폭기의 제1 입력에 연결되고 기준 전압에 응답하여 차동 증폭기의 제1 입력을 구동하고, 파지티브 전압에서 상기 차동 증폭기의 제1 입력을 유지하는 제1 전압 분배기; 및

상기 차동 증폭기의 제2 입력에 연결되고 상기 제2 네거티브 전압에 응답하여 상기 차동 증폭기의 제2 입력을 구동하고, 파지티브 전압에서 상기 차동 증폭기의 제2 입력을 유지하는 제2 전압 분배기를 구비하는 반도체 장치의 네거티브 전압 조정기.
제29항에 있어서, 상기 제1 전압 분배기는

상기 기준 전압과 상기 차동 증폭기의 제1 입력 사이에 연결된 제1 저항; 및

상기 차동 증폭기의 제1 입력과 전원 단자 사이에 연결된 제2 저항을 구비하는 네거티브 전압 조정기.
제29항에 있어서, 상기 제2 전압 분배기는

상기 기준 전압과 상기 차동 증폭기의 제2 입력 사이에 연결된 제1 저항; 및

상기 차동 증폭기의 제2 입력과 상기 제2 네거티브 전압 사이에 연결된 제2 저항을 구비하는 반도체 장치의 네거티브 전압 조정기.
제2 네거티브 전압을 발생하는 단계;

기준 전압을 분배하여 제1 분배 신호를 발생하는 단계;

제1 네거티브 전압을 분배하여 제2 분배 신호를 발생하는 단계;

상기 제1 및 제2 분배 신호들 간의 전압 차이를 증폭하는 것에 의해 구동 신호를 발생하는 단계; 및

상기 구동 신호에 응답하여, 상기 제1 네거티브 전압 및 상기 제2 네거티브 전압에 연결된 출력 트랜지스터를 구동하는 단계를 구비하는 반도체 장치의 제1 네거티브 전압 발생 방법.
제32항에 있어서, 상기 기준 전압을 분배하는 단계는

상기 기준 전압을 레벨 시프트하는 단계를 구비하는 제1 네거티브 전압 발생방법.
제33항에 있어서, 상기 제1 네거티브 전압을 분배하는 단계는

상기 제1 네거티브 전압을 레벨 시프트하는 단계를 구비하는 제1 네거티브 전압 발생 방법.
제33항에 있어서,

상기 제1 및 제2 분배 신호들 간의 전압 차이를 증폭하는 단계는 차동 증폭기의 기준 전압을 상기 제2 네거티브 전압으로 하는 단계를 구비하는 제1 네거티브 전압 발생 방법.