KR940003837B1 - 기판 전압 발생회로의 구동방법 - Google Patents
기판 전압 발생회로의 구동방법 Download PDFInfo
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Abstract
내용 없음.
Description
제1도는 본 발명에 따른 기판 전압 발생회로의 구성도.
제2도는 본 발명에 따른 타이밍 다이아그램.
제3도는 D-램의 코어구조를 나타낸 구성도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 액티브용 기판 전압 발생회로 2 : 스탠바이용 기판 전압 발생회로
3 : 센스앰프 DP : 시간지연회로부
MC : 메모리 셀
M1, M2, M3 : 비트라인 이퀄라이징 트랜지스터
본 발명은 기판 전압 발생회로를 사용하는 반도체 메모리 장치에 관한 것으로, 특히 시간지연회로를 사용하여 기판 전압 발생회로를 구동하는 방법에 관한 것이다.
반도체 메모리 장치가 작동함에 따라 기판 전류(ISUB)가 발생하게 되는데, 이러한 기판 전류(ISUB)를 기판전압 발생회로에서 효과적으로 제거하지 못하면 랫치-업(Latch-up)을 일으켜 반도체 메모리 장치가 오동작을 하게 된다. 따라서, 기판 전류(ISUB)를 효과적으로 제거하는 방법이 반도체 메모리 장치를 안정하게 동작시키는데 중요한 사항이 된다.
특허, DRAM 경우 기관 전류는 두곳의 특정시간대에서 증가하게 되는데, 첫번째 시간대는 제3도 DRAM 구조에서와 같이 1개의 트랜지스터(Mø)와 1개의 캐패시터(C1)로 구성되어 있는 메모리 셀(MC)에 저장되어 있는 데이타를 센스앰프(S/A; 3)가 확장(develop)시킬때이며, 두번째 시간대는 외부 칩선택 신호가 하이레벨로 디스에이블(disable)된 후에 비트라인(B/L,) 이퀄라이징 시그널(øEQ)이 인에이블(enable)되어 트랜지스터(M1,M2,M3)가 동작하여 완전히 확장되어 있는 비트라인(B/L,)을 1/2Vcc(Vcc는 동작 전원전압)로 이퀄라이징시킨 때이다. 이러한 기판 전류(ISUB)를 제거하기 위하여 종래에는 전원전압 용량이 적은 스탠바이(stand-by)용 전압발생회로와 통량이 큰 액티브(Active)용 전압발생회로를 구비한 기판 전압 발생회로를 사용하였다.
그러나 스탠바이용 전압발생회로는 항상 동작을 하지만 액티브용 전압발생회로는 액티브 사이클(Active CyC1e)동안만 동작하게 된다.
따라서 상기한 첫번째 시간대에서 기판 전류가 발생하는 경우는 액티브 사이클 동안이므로 액티브용과 스탠바이용 기판 전압 발생회로가 모두 동작하므로 증가하는 기판 전류(ISUB)를 효과적으로 제거할 수 있으나 두번째 시간대의 경우는 프리차아지 사이클이므로 액티브용 기판 전압 발생회로가 동작을 하지 않게 되므로 스탠바이용 기판 전압 발생회로만으로는 기판 전류(ISUB)를 제거하지 못하는 문제가 있었다.
본 발명은 시간지연회로를 이용하여 액티브용 기판 전압 발생회로의 동작시간을 프리차아지 사이클의 특정시간까지 연장시킴으로서 프리차아지 사이클시 발생되는 기판 전류(ISUB)를 효과적으로 제거함으로써 칩의 랫치-업을 줄여 안정된 동작을 하는 메모리 장치를 얻고자 함에 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 적어도 한 클럭기간을 가지는 반도체 메모리 장치에 있어서, 상기 적어도 한 클럭기간의 액티브 사이클에 응답하는 지연신호를 발생시키기 위해 직렬로 연결된 다수의 인버터와 NOR게이트를 가지는 시간지연회로부(DP)와, 상기 지연회로에 응답하여 적어도 메모리 프리차지 사이클동안 메모리어레이 부분으로부터 기판 전류(ISUB)를 제거하는 액티브전압신호를 발생하는 액티브용 기판 전압 발생회로(1) 및 상기 메모리어레이 부분에 상기 액티브전압신호가 디스에이블 되었을 때 적어도 메모리 프리차지 사이클동안 동작하는 스탠바이신호를 발생시키는 스탠바이용 기판 전압 발생회로(2)로 메모리 액티브 사이클과 메모리 프리차지 사이클을 가지는 기판 전압 발생회로를 구성하여 시간지연회로를 이용하여 프리차지 사이클의 특정시간까지 액티브용 기판 전압 발생회로(1)의 동작시간을 연장시켜 기판 전류(ISUB)를 효과적으로 제거함을 특징으로 한다.
이하 첨부한 도면을 참조하여 본 발명의 작용 및 효과에 대하여 상세히 설명하면 다음과 같다.
제1도는 본 발명에 따른 시간지연회로를 이용한 기판 전압 발생회로의 구성도이며, 제2도는 본 발명 기판 전압 발생회로의 타이밍 다이아그램이다.
도면에서와 같이 외부 칩선택 시그널을 받아 만들어지는 액티브 마스터 시그널(øRM)이 입력되면 n(n=1,2,3‥‥)개의 인버터, NOR게이트 그리고 인버터로 구성된 시간지연회로부(DP)를 거치는 동안 제1도의 A점에서 제2도 타이밍 다이아그램의 Node A와 같은 파형으로 액티브 마스터 시그널(øRM)이 지연되며, 제1도 B점에서는 제2도에서의 Node B 파형을 얻게 된다. 즉, 인버터의 수를 조정하여 원하는 시간만큼의 액티브 마스터 시그널을 지연시켜 프리차아지 사이클시 발생되는 기판 전류를 액티브용 기판 전압 발생회로(1)의 구동으로 제거할 수 있게 된다.
그 동작을 살펴보면, 액티브용 기판 전압 발생회로(1)는 외부 칩선택 시그널이 "로우레벨"로 인에이블(enable)되면 액티브 마스터 시그널(øRM)이 인에이블(enable)되어 이 시그널이 시간지연회로부(DP)에 있는 다수의 인버터와 NOR게이트의 입력으로 게이팅된다. NOR게이트에 직접 게이팅되어진 액티브 마스터 시그널(øRM)에 의해서 액티브용 기판 전압 발생회로(1)의 동작을 가능하게 한다. 제2도에서 보듯이 액티브 사이클이 끝난 후 액티브 마스터 시그널(øRM)은 디스에이블(disable)되어지지만 시간지연회로부(DP)를 거친 Node A신호가 액티브용 기판 전압 발생회로(1)를 구동시킨다. 그리고 스탠바이용 기판 전압 발생회로(2)는 외부 칩선택 시그널을 입력으로 하지 않고 기판 전압 발생회로(2)는 외부 칩선택 시그널을입력으로 하지 않고 기판 전압(VBB) 레벨을 검출하여 자체 오실레이터를 구동시킨다.
따라서, 본 발명에 따른 시간지연회로를 이용한 기판 전압 발생회로의 구동방법에 의하면 종래의 프리차아지 사이클 동안 문제가 되었던 기판 전류를 추가적인 조절 시그널을 필요로 하지 않는 간단한 구성으로 쉽게 제거할 수 있으므로 기판 전류에 의한 랫치-업 (Latch-up)을 감소시켜 안정된 동작을 하는 반도체 메모리 장치를 얻을 수 있는 장점이 있다.
Claims (5)
- 적어도 한 클럭기간을 가지는 반도체 메모리 장치에 있어서, 상기 적어도 한 클럭기간의 액티브 사이클에 응답하는 지연신호를 발생시키기 위해 직렬로 연결된 다수의 인버터와 NOR게이트를 가지는 시간지연회로부(DP)와, 상기 지연신호에 응답하여 적어도 메모리 프리차지 사이클동안 메모리어레이 부분으로부터 기판 전류(ISUB)를 제거하는 액티브전압신호를 발생하는 액티브용 기판 전압 발생회로(1) 및 상기 메모리어레이 부분에 상기 액티브전압신호가 디스에이블되었을 때 적어도 메모리 프리차지 사이클동안 동작하는 스탠바이신호를 발생시키는 스탠바이용 기판 전압 발생회로(2)로 메모리 액티브 사이클과 메모리 프리차지 사이클을 가지는 기판 전압 발생회로를 구성하여 시간지연회로를 이용하여 프리차지 사이클의 특정시간까지 액티브용 기판 전압 발생회로(1)의 동작시간을 연장시켜 기판 전류(ISUB)를 효과적으로 제거함을 특징으로하는 기판 전압 발생회로의 구동방법.
- 제1항에 있어서, 시간지연회로부(DP)는 인버터의 수를 조정함으로써 원하는 지연시간을 실현할 수있는 것을 특징으로 하는 기판 전압 발생회로의 구동방법.
- 제1항에 있어서, 시간지연회로부(DP)를 거쳐 액티브용 기판 전압 발생회로(1)로 입력되는 외부 칩선택 시그널의 지연시간은 반도체 기억장치의 동작가능한 최소 프리차아지 시간보다 짧게 함을 특징으로 하는 기판 전압 발생회로의 구동방법.
- 제1항에 있어서, 스탠바이용 기판 전압 발생회로(2)가 외부 칩선택 시그널과 무관하게 동작하는 것을 특징으로 하는 기판 전압 발생회로의 구동방법.
- 제4항에 있어서, 스탠바이용 기판 전압 발생회로(2)는 기판 전압(VBB) 레벨 감지신호를 입력으로 하는 것을 특징으로 하는 기판 전압 발생회로의 구동방법.
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