JPH0799625B2 - 基板バイアス電圧発生器 - Google Patents
基板バイアス電圧発生器Info
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- JPH0799625B2 JPH0799625B2 JP61127581A JP12758186A JPH0799625B2 JP H0799625 B2 JPH0799625 B2 JP H0799625B2 JP 61127581 A JP61127581 A JP 61127581A JP 12758186 A JP12758186 A JP 12758186A JP H0799625 B2 JPH0799625 B2 JP H0799625B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は半導体集積回路特にMOSダイナミックRAM用の基
板バイアス電圧発生器に関するものである。
板バイアス電圧発生器に関するものである。
従来の技術 MOSダイナミックRAMの特性向上を目的として、集積回路
の半導体基板に−３〜−5Vの負バイアス電圧を印加する
ことが行なわれている。MOSダイナミックメモリの接地
電位より半導体基板を負にバイアスすることで、Ｐ型の
シリコン基板とN+にドープされたシリコン層との間の接
合容量が小さくなり高速動作が可能になる他、MOSトラ
ンジスタのソース，基板間電位の変化に対するMOSトラ
ンジスタの閾値変化が少なくなり、回路動作が安定する
という利点が得られる。
の半導体基板に−３〜−5Vの負バイアス電圧を印加する
ことが行なわれている。MOSダイナミックメモリの接地
電位より半導体基板を負にバイアスすることで、Ｐ型の
シリコン基板とN+にドープされたシリコン層との間の接
合容量が小さくなり高速動作が可能になる他、MOSトラ
ンジスタのソース，基板間電位の変化に対するMOSトラ
ンジスタの閾値変化が少なくなり、回路動作が安定する
という利点が得られる。
基板バイアス電圧の印加は半導体基板上のバイアス発生
回路により行なわれる。その回路は第２図に示すように
発振器24a,ドライバ回路25b、２箇のMOSトランジスタ2
7,28および１箇のキャパシタ26で構成され、チャージポ
ンプにより負電圧を得るものである。発振器24aはイン
バータを奇数段接続したリング発振器よりなり、電源電
圧Vccによって決まる一定周波数で常に発振を継続して
いるものである。
回路により行なわれる。その回路は第２図に示すように
発振器24a,ドライバ回路25b、２箇のMOSトランジスタ2
7,28および１箇のキャパシタ26で構成され、チャージポ
ンプにより負電圧を得るものである。発振器24aはイン
バータを奇数段接続したリング発振器よりなり、電源電
圧Vccによって決まる一定周波数で常に発振を継続して
いるものである。
発明が解決しようとする問題点 MOSダイナミックメモリは同期型回路を採用しており、
メモリの動作はクロック入力で制御される。▲▼
クロック入力をロウレベルにするとメモリ装置は動作状
態となり、内部回路が活性化され。これに対し、▲
▼クロック入力をハイレベルにすると待機状態とな
り、内部回路は非活性となる。待機時の電源電流をスタ
イバイ電流と呼び通常3mA程度であり、スタンバイ電流
の約半分は基板バイアス電圧発生器により消費されてい
るものである。基板バイアス電圧発生器はメモリ動作に
よって流れる基板電流を供給するものであるが、従来の
基板バイアス電圧発生器は基板電流のほとんど流れない
待機時でも動作時とかわらず動作しており、スタンバイ
電流増加の主要因となっている。従ってスタンバイ電流
低減のためには待機時に消費電流の小さな基板バイアス
電圧発生器を実現することが必要である。
メモリの動作はクロック入力で制御される。▲▼
クロック入力をロウレベルにするとメモリ装置は動作状
態となり、内部回路が活性化され。これに対し、▲
▼クロック入力をハイレベルにすると待機状態とな
り、内部回路は非活性となる。待機時の電源電流をスタ
イバイ電流と呼び通常3mA程度であり、スタンバイ電流
の約半分は基板バイアス電圧発生器により消費されてい
るものである。基板バイアス電圧発生器はメモリ動作に
よって流れる基板電流を供給するものであるが、従来の
基板バイアス電圧発生器は基板電流のほとんど流れない
待機時でも動作時とかわらず動作しており、スタンバイ
電流増加の主要因となっている。従ってスタンバイ電流
低減のためには待機時に消費電流の小さな基板バイアス
電圧発生器を実現することが必要である。
問題点を解決するための手段 前記問題点を解決するため本発明は、クロック入力信号
を波形整形する波形整形回路と、波形整形後のパルス波
形のパルス幅を変えるパルス幅変換回路と、前記パルス
幅変換回路の出力により駆動される第１のドライバ回路
と、前記第１のドライバ回路の出力により発振の起動お
よび停止が制御される第１の発振器と、前記発振器の出
力により駆動される第２のドライバ回路と、前記第２の
ドライバ回路の出力によって駆動され、前記クロック入
力により動作状態と待機状態が制御される半導体集積回
路を搭載した半導体基板を負電位にバイアスする第１の
チャージポンプ回路と、第１の発振器とは独立した第２
の発振器と、前記第２の発振器の出力によって駆動され
る第３のドライバ回路と、前記第３のドライバ回路の出
力によって駆動され、前記半導体基板を負電位にバイア
スする第２のチャージポンプ回路とにより構成される基
板バイアス電圧発生器を提供する。
を波形整形する波形整形回路と、波形整形後のパルス波
形のパルス幅を変えるパルス幅変換回路と、前記パルス
幅変換回路の出力により駆動される第１のドライバ回路
と、前記第１のドライバ回路の出力により発振の起動お
よび停止が制御される第１の発振器と、前記発振器の出
力により駆動される第２のドライバ回路と、前記第２の
ドライバ回路の出力によって駆動され、前記クロック入
力により動作状態と待機状態が制御される半導体集積回
路を搭載した半導体基板を負電位にバイアスする第１の
チャージポンプ回路と、第１の発振器とは独立した第２
の発振器と、前記第２の発振器の出力によって駆動され
る第３のドライバ回路と、前記第３のドライバ回路の出
力によって駆動され、前記半導体基板を負電位にバイア
スする第２のチャージポンプ回路とにより構成される基
板バイアス電圧発生器を提供する。
作用 第１図と第３図を参照して作用を説明する。
パルス幅変換回路とは第３図に示すように、クロック入
力端子▲▼の入力信号を波形整形した逆相信号φ
のパルス幅を拡げる回路で、信号φの立下り時間を遅延
させる機能をもつ。
力端子▲▼の入力信号を波形整形した逆相信号φ
のパルス幅を拡げる回路で、信号φの立下り時間を遅延
させる機能をもつ。
パルス幅変換回路出力は第１のドライバ回路を経て制御
信号SBLとなる。SBLは第１の発振器13を制御し、SBLが
ハイレベル時に第１の発振器13を動作させ、SBLがロウ
レベル時に第１の発振器13を停止させる。従って▲
▼入力がロウレベル時（メモリ回路動作時）はSBLは
ハイレベルのため第１の発振器13を動作させ第１のチャ
ージポンプ24を動作させる。一方▲▼入力がハイ
レベルになると（メモリ回路待機時）しばらくしてSBL
がロウレベルになり第１の発振器13を停止させ第１のチ
ャージポンプ動作を停止させる。この時第１の発振器1
3,第２のドライバ回路14,第１のチャージポンプ回路24
の消費電流はほとんどなくなる。それとともに基板を負
にバイアスする機能もなくなるので第２の発振器19およ
び第２のチャージポンプ25の動作により基板を負に保
つ。第２の発振器および第２のチャージポンプ回路は第
１の発振器および第１のチャージポンプ回路に比較し、
電流駆動能力は１桁以上少ないものでよい。このため第
２の発振器19の周波数は第１の発振器19の周波数より低
く設定でき、また第２のチャージポンプ回路のキャパシ
タ21も第１のチャージポンプ回路のキャパシタ15よりも
少ないものでよい。従ってメモリ回路待機時は第１の発
振器が停止し、消費電流の少ない第２の発振器19,第３
のドライバ回路20,第２のチャージポンプ回路25しか動
作しないため、消費電流を著しく減少させることが可能
となる。
信号SBLとなる。SBLは第１の発振器13を制御し、SBLが
ハイレベル時に第１の発振器13を動作させ、SBLがロウ
レベル時に第１の発振器13を停止させる。従って▲
▼入力がロウレベル時（メモリ回路動作時）はSBLは
ハイレベルのため第１の発振器13を動作させ第１のチャ
ージポンプ24を動作させる。一方▲▼入力がハイ
レベルになると（メモリ回路待機時）しばらくしてSBL
がロウレベルになり第１の発振器13を停止させ第１のチ
ャージポンプ動作を停止させる。この時第１の発振器1
3,第２のドライバ回路14,第１のチャージポンプ回路24
の消費電流はほとんどなくなる。それとともに基板を負
にバイアスする機能もなくなるので第２の発振器19およ
び第２のチャージポンプ25の動作により基板を負に保
つ。第２の発振器および第２のチャージポンプ回路は第
１の発振器および第１のチャージポンプ回路に比較し、
電流駆動能力は１桁以上少ないものでよい。このため第
２の発振器19の周波数は第１の発振器19の周波数より低
く設定でき、また第２のチャージポンプ回路のキャパシ
タ21も第１のチャージポンプ回路のキャパシタ15よりも
少ないものでよい。従ってメモリ回路待機時は第１の発
振器が停止し、消費電流の少ない第２の発振器19,第３
のドライバ回路20,第２のチャージポンプ回路25しか動
作しないため、消費電流を著しく減少させることが可能
となる。
▲▼クロックによって第１の発振器13の動作を停
止させてスタンバイ電流を減少させるだけならパルス幅
変換回路11は不要と考えられる。ところが、▲▼
クロックの周期が短かくなり、しかも▲▼クロッ
クのロウレベルの時間が第１の発振器13の周期と同程度
になった場合、波形整形回路出力φで直接発振器を制御
すると、φ波形のハイレベルの時間が短いため、第１の
発振器13が満足に発振しなくなり十分なチャージポンプ
作用が期待できなくなる。従って、パルス幅変換回路11
は▲▼クロックのロウレベル時間が短い場合でも
第１の発振器13が正常に発振できるだけの時間を確保す
ることが目的である。パルス幅変換回路11によるパルス
幅の増加量ΔＴは、ΔＴの時間に最低２サイクルの発振
器出力が必要なことから第１の発振器13の周期T0の２倍
以上（すなわちΔＴ≧2T0）必要である。ただしΔＴはM
OSダイナミックメモリのリフレッシュ周期よりも短かく
なければ、その効果がなくなる。
止させてスタンバイ電流を減少させるだけならパルス幅
変換回路11は不要と考えられる。ところが、▲▼
クロックの周期が短かくなり、しかも▲▼クロッ
クのロウレベルの時間が第１の発振器13の周期と同程度
になった場合、波形整形回路出力φで直接発振器を制御
すると、φ波形のハイレベルの時間が短いため、第１の
発振器13が満足に発振しなくなり十分なチャージポンプ
作用が期待できなくなる。従って、パルス幅変換回路11
は▲▼クロックのロウレベル時間が短い場合でも
第１の発振器13が正常に発振できるだけの時間を確保す
ることが目的である。パルス幅変換回路11によるパルス
幅の増加量ΔＴは、ΔＴの時間に最低２サイクルの発振
器出力が必要なことから第１の発振器13の周期T0の２倍
以上（すなわちΔＴ≧2T0）必要である。ただしΔＴはM
OSダイナミックメモリのリフレッシュ周期よりも短かく
なければ、その効果がなくなる。
またパルス幅変換回路11を用いると、▲▼入力ク
ロックの周期Tiがパルス幅の増加量ΔＴよりも短い場
合、第１の発振器13を連続発振させることが可能とな
る。これは第４図に示すようにΔＴがTiよりも長いため
パルス幅変換回路11出力のSBLの立下りよりも前に次の
周期の立上りができるため、SBLは常にハイレベルとな
ることによる。基板電流は▲▼クロック周期Tiに
反比例して増加するため、Tiが短い時に発振器が連続発
振できチャージポンプ回路の電流駆動能力が最大になる
ことは好ましい。
ロックの周期Tiがパルス幅の増加量ΔＴよりも短い場
合、第１の発振器13を連続発振させることが可能とな
る。これは第４図に示すようにΔＴがTiよりも長いため
パルス幅変換回路11出力のSBLの立下りよりも前に次の
周期の立上りができるため、SBLは常にハイレベルとな
ることによる。基板電流は▲▼クロック周期Tiに
反比例して増加するため、Tiが短い時に発振器が連続発
振できチャージポンプ回路の電流駆動能力が最大になる
ことは好ましい。
実施例 本発明の実施例としてパルス幅変換回路11、第１の発振
器13および第１と第２のドライバ回路12,14の回路を第
５図に、そのタイミング図を第６図にそれぞれ示す。第
５図に示す回路はエンハンスメント型MOSトランジスタ
およびキャパシタで構成され、第２のドライバ回路14の
出力を第１図の第１のチャージポンプ回路24に接続す
る。パルス幅変換回路11の入力信号φ，は従来のMOS
ダイナミックメモリに搭載されている▲▼入力の
波形整形回路10の出力およびその逆相信号をそのまま利
用する。先ず▲▼入力信号がロウレベルとなり信
号φが立上るとトランジスタ32によりキャパシタ34が直
ちにチャージアップされ、トランジスタ35,36,37,38で
構成されたインバータ出力がロウレベルとなる。この信
号がトランジスタ39,40のインバータに入り、制御信号S
BLをハイレベルとする。次に▲▼入力信号がハイ
レベルとなるとは立上り、トランジスタ33が導通状態
になり、▲▼入力信号ロウレベル時にキャパシタ
34に蓄積した電荷を放電する。キャパシタ34の容量およ
びトランジスタ33の導通状態のインピーダンスを適切に
選ぶことにより、トランジスタ35,36,37,38で構成され
たインバータがロウレベルからハイレベルに反転する時
間を遅延させることが可能で、これによりSBLの立下り
を遅延させパルス幅を長くすることができる。信号φと
信号SBLのパルス幅の増加分ΔＴは通常１〜２μｓとな
るよう設計することが望ましい。
器13および第１と第２のドライバ回路12,14の回路を第
５図に、そのタイミング図を第６図にそれぞれ示す。第
５図に示す回路はエンハンスメント型MOSトランジスタ
およびキャパシタで構成され、第２のドライバ回路14の
出力を第１図の第１のチャージポンプ回路24に接続す
る。パルス幅変換回路11の入力信号φ，は従来のMOS
ダイナミックメモリに搭載されている▲▼入力の
波形整形回路10の出力およびその逆相信号をそのまま利
用する。先ず▲▼入力信号がロウレベルとなり信
号φが立上るとトランジスタ32によりキャパシタ34が直
ちにチャージアップされ、トランジスタ35,36,37,38で
構成されたインバータ出力がロウレベルとなる。この信
号がトランジスタ39,40のインバータに入り、制御信号S
BLをハイレベルとする。次に▲▼入力信号がハイ
レベルとなるとは立上り、トランジスタ33が導通状態
になり、▲▼入力信号ロウレベル時にキャパシタ
34に蓄積した電荷を放電する。キャパシタ34の容量およ
びトランジスタ33の導通状態のインピーダンスを適切に
選ぶことにより、トランジスタ35,36,37,38で構成され
たインバータがロウレベルからハイレベルに反転する時
間を遅延させることが可能で、これによりSBLの立下り
を遅延させパルス幅を長くすることができる。信号φと
信号SBLのパルス幅の増加分ΔＴは通常１〜２μｓとな
るよう設計することが望ましい。
第１の発振器13はインバータ５段のリング発振器で各イ
ンバータの入力トランジスタ44,47,50,53,56のソースは
トランジスタ58を介して接地電位（GND）に接続されて
いる。制御信号SBLがハイレベルの時トランジスタ58は
オン状態でリングオシレータの各段インバータの入力ト
ランジスタのソースは接地され、発振器13は発振する。
一方制御信号SBLがロウレベル時はトランジスタ58はオ
フし、発振は停止する。発振停止時は、電源VccからGND
までの電流経路が遮断され消費電流がほぼゼロとなる。
トランジスタ59,60は発振停止時にドライバ14の入力ト
ランジスタ62をオフさせるためのもので第２のドライバ
回路14での消費電流もゼロになるよう回路が構成されて
いる。従って▲▼入力がハイレベルになって一定
時間（ΔＴ強）後、第５図の回路での消費電流はトラン
ジスタ39のソース−ドレイン間電流だけとなり、スタン
バイ時の消費電流を数十μＡ程度に著しく減少させるこ
とができる。
ンバータの入力トランジスタ44,47,50,53,56のソースは
トランジスタ58を介して接地電位（GND）に接続されて
いる。制御信号SBLがハイレベルの時トランジスタ58は
オン状態でリングオシレータの各段インバータの入力ト
ランジスタのソースは接地され、発振器13は発振する。
一方制御信号SBLがロウレベル時はトランジスタ58はオ
フし、発振は停止する。発振停止時は、電源VccからGND
までの電流経路が遮断され消費電流がほぼゼロとなる。
トランジスタ59,60は発振停止時にドライバ14の入力ト
ランジスタ62をオフさせるためのもので第２のドライバ
回路14での消費電流もゼロになるよう回路が構成されて
いる。従って▲▼入力がハイレベルになって一定
時間（ΔＴ強）後、第５図の回路での消費電流はトラン
ジスタ39のソース−ドレイン間電流だけとなり、スタン
バイ時の消費電流を数十μＡ程度に著しく減少させるこ
とができる。
第１の発振器13の停止時に基板にバイアスを印加する手
段として第５図の回路とは別に第１図に示すように１組
の第２の発振器，第３のドライバ回路，第２のチャージ
ポンプ回路が必要で、これは従来の基板バイアス発振器
と全く同じ回路でよい。この回路の電流駆動能力は小さ
いものでよく消費電流を100μＡ程度にすることが可能
である。従って第５図に示した実施例の回路を採用すれ
ば▲▼入力ハイレベル時消費電流が150μＡの低
消費電流の基板バイアス電圧発生器を実現することがで
きる。
段として第５図の回路とは別に第１図に示すように１組
の第２の発振器，第３のドライバ回路，第２のチャージ
ポンプ回路が必要で、これは従来の基板バイアス発振器
と全く同じ回路でよい。この回路の電流駆動能力は小さ
いものでよく消費電流を100μＡ程度にすることが可能
である。従って第５図に示した実施例の回路を採用すれ
ば▲▼入力ハイレベル時消費電流が150μＡの低
消費電流の基板バイアス電圧発生器を実現することがで
きる。
なお、この実施例ではMOSトランジスタはすべてエンハ
ンスメントタイプで回路が構成されているが、回路中の
インバータの負荷トランジスタにデプレーションタイプ
のトランジスタを使用してもよい。
ンスメントタイプで回路が構成されているが、回路中の
インバータの負荷トランジスタにデプレーションタイプ
のトランジスタを使用してもよい。
発明の効果 本発明の基板バイアス発生器はMOSダイナミックメモリ
の▲▼入力信号を波形整形後、パルス幅を変換
し、この信号により発振器を制御する構成のため、メモ
リ待機時の消費電流が著しく少ない。その結果MOSダイ
ナミックメモリのスタンバイ電流を従来の2mAから約1.5
mAにまで減少させることができる。待機時は第１の発振
器は停止するものの、低消費電流の第２の発振器が第２
のチャージポンプ回路を駆動しているので基板バイアス
電圧は動作時とかわらず印加されており、メモリの動作
には全く悪影響をおよぼさない。また▲▼クロッ
ク入力の周期が短かく、かつ▲▼クロック入力の
ロウレベルの時間が短い場合でも、本発明では▲
▼クロック入力で制御される発振器は連続発振状態とな
り、基板電流の大きくなる動作条件ではチャージポンプ
回路の電流駆動能力を最大とすることができる。
の▲▼入力信号を波形整形後、パルス幅を変換
し、この信号により発振器を制御する構成のため、メモ
リ待機時の消費電流が著しく少ない。その結果MOSダイ
ナミックメモリのスタンバイ電流を従来の2mAから約1.5
mAにまで減少させることができる。待機時は第１の発振
器は停止するものの、低消費電流の第２の発振器が第２
のチャージポンプ回路を駆動しているので基板バイアス
電圧は動作時とかわらず印加されており、メモリの動作
には全く悪影響をおよぼさない。また▲▼クロッ
ク入力の周期が短かく、かつ▲▼クロック入力の
ロウレベルの時間が短い場合でも、本発明では▲
▼クロック入力で制御される発振器は連続発振状態とな
り、基板電流の大きくなる動作条件ではチャージポンプ
回路の電流駆動能力を最大とすることができる。
本発明の基板バイアス電圧発生器は以上述べた効果を有
し、その実用的効果は大きい。
し、その実用的効果は大きい。
第１図は本発明の基板バイアス電圧発生器の構成を示す
ブロック図、第２図は従来の基板バイアス電圧発生器の
構成を示すブロック図、第３図は本発明のパルス幅変換
回路のタイミング図、第４図は▲▼入力の周期が
短い場合の本発明のパルス幅変換回路のタイミング図、
第５図は本発明の実施例を示す回路図、第６図は本発明
の第５図に示す実施例の回路のタイミング図である。 10……波形整形回路、11……パルス幅変換回路、12……
第１のドライバ回路、13……第１の発振器、14……第２
のドライバ回路、26,21,15……コンデンサ、16,17,22,2
3,27,28……MOSトランジスタ、24……第１のチャージポ
ンプ回路、18……基板、19……第２の発振器、20……第
３のドライバ回路、25……第２のチャージポンプ回路、
24a……発振器、25a……ドライバ回路、▲▼……
入力クロック波形、φ……波形整形回路出力、SBL……
パルス幅変換回路出力、Ti……入力クロックの周期、Δ
Ｔ……パルス幅変換出力回路の増分幅、30〜33……MOS
トランジスタ、34……コンデンサ、35〜44……MOSトラ
ンジスタ、46,47,49,50,52,53,55,56,58〜62……MOSト
ランジスタ、45,48,51,54,57……コンデンサ、63……制
御信号SBL、64……制御信号▲▼、Vcc……電源電
圧。
ブロック図、第２図は従来の基板バイアス電圧発生器の
構成を示すブロック図、第３図は本発明のパルス幅変換
回路のタイミング図、第４図は▲▼入力の周期が
短い場合の本発明のパルス幅変換回路のタイミング図、
第５図は本発明の実施例を示す回路図、第６図は本発明
の第５図に示す実施例の回路のタイミング図である。 10……波形整形回路、11……パルス幅変換回路、12……
第１のドライバ回路、13……第１の発振器、14……第２
のドライバ回路、26,21,15……コンデンサ、16,17,22,2
3,27,28……MOSトランジスタ、24……第１のチャージポ
ンプ回路、18……基板、19……第２の発振器、20……第
３のドライバ回路、25……第２のチャージポンプ回路、
24a……発振器、25a……ドライバ回路、▲▼……
入力クロック波形、φ……波形整形回路出力、SBL……
パルス幅変換回路出力、Ti……入力クロックの周期、Δ
Ｔ……パルス幅変換出力回路の増分幅、30〜33……MOS
トランジスタ、34……コンデンサ、35〜44……MOSトラ
ンジスタ、46,47,49,50,52,53,55,56,58〜62……MOSト
ランジスタ、45,48,51,54,57……コンデンサ、63……制
御信号SBL、64……制御信号▲▼、Vcc……電源電
圧。
Claims (4)
- 【請求項１】クロック入力信号を波形整形する波形整形
回路と、波形整形後のパルス波形のパルス幅を変えるパ
ルス幅変換回路と、前記パルス幅変換回路の出力により
駆動される第１のドライバ回路と、前記第１のドライバ
回路の出力により発振の起動および停止が制御される第
１の発振器と、前記発振器の出力により駆動される第２
のドライバ回路と、前記第２のドライバ回路の出力によ
って駆動され、前記クロック入力信号により動作状態と
待機状態が制御される半導体集積回路を搭載した半導体
基板を負電位にバイアスする第１のチャージポンプ回路
と、前記第１の発振器とは独立した第２の発振器と、前
記第２の発振器の出力によって駆動される第３のドライ
バ回路と、前記第３のドライバ回路の出力によって駆動
され前記半導体基板を負電位にバイアスする第２のチャ
ージポンプ回路とにより構成される基板バイアス電圧発
生器。 - 【請求項２】半導体集積回路が半導体メモリ装置であ
り、パルス幅変換回路の出力波形のパルス幅が前記パル
ス幅変換回路の入力波形のパルス幅に比較して、第１の
発振器の出力波形の周期の２倍以上長く、かつ前記半導
体メモリ装置のリフレッシュ周期より短い特許請求の範
囲第１項記載の基板バイアス電圧発生器。 - 【請求項３】第２発振器の周波数が第１の発振器の周波
数よりも低い特許請求の範囲第１項または第２項記載の
基板バイアス電圧発生器。 - 【請求項４】第２チャージポンプ回路のキャパシタ容量
が第１のチャージポンプ回路のキャパシタ容量よりも小
さい特許請求の範囲第１項，第２項または第３項記載の
基板バイアス電圧発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61127581A JPH0799625B2 (ja) | 1986-06-02 | 1986-06-02 | 基板バイアス電圧発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61127581A JPH0799625B2 (ja) | 1986-06-02 | 1986-06-02 | 基板バイアス電圧発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62283491A JPS62283491A (ja) | 1987-12-09 |
| JPH0799625B2 true JPH0799625B2 (ja) | 1995-10-25 |
Family
ID=14963601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61127581A Expired - Lifetime JPH0799625B2 (ja) | 1986-06-02 | 1986-06-02 | 基板バイアス電圧発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0799625B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04255989A (ja) | 1991-02-07 | 1992-09-10 | Mitsubishi Electric Corp | 半導体記憶装置および内部電圧発生方法 |
| KR940003837B1 (ko) * | 1991-05-22 | 1994-05-03 | 삼성전자 주식회사 | 기판 전압 발생회로의 구동방법 |
| US5511026A (en) * | 1993-12-01 | 1996-04-23 | Advanced Micro Devices, Inc. | Boosted and regulated gate power supply with reference tracking for multi-density and low voltage supply memories |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6028258A (ja) * | 1983-07-27 | 1985-02-13 | Hitachi Ltd | 半導体記憶装置 |
| JPS6069896A (ja) * | 1983-09-24 | 1985-04-20 | Toshiba Corp | ダイナミック型の半導体記憶装置 |
-
1986
- 1986-06-02 JP JP61127581A patent/JPH0799625B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62283491A (ja) | 1987-12-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |