JPS6028258A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体記憶装置に関するもので、例えば、
ダイナミック型ＲＡＭ　（ランダム・アクセス・メモ１
月のように基板バイアス発生回路を内蔵した半導体記憶
装置に有効な技術に関するものである。

〔背景技術〕

ＭＯＳＦＥＴ　（絶縁ゲート形電界効果トランジスタ）
で措成された半導体記憶装置においては、基板との寄生
容量を減少させる等のための基板バックバイアス電圧を
内蔵の基板バイアス発生回路により形成することが考え
られる。このようにすることによって、５ｖのような単
一電圧化とクト部端子の削減とを図ることができる。こ
の場合、発振回路により連続的に発生する出力パルスを
整流する回路を用いたのでは、次のような問題の生じる
ことが本願発明者の研究によって明らかにされた。すな
わち、各回路が一斉に動作を開始する選択状態と内部回
路が何も動作を行わない非選択状態とでは、基板に流れ
る電流が太きくことなるものである。したがって、この
ような動作に無関係に発生する発振パルスを整流して基
板バックバイアス電圧を形成する場合には、必然的に最
悪条件を想定してその電流供給能力を設定することにな
る。このため、比較的大きなキャパシタと整流素子及び
駆動回路が必要となるため、集積度が低下してしまうと
ともに、消費電流が多くなるという問題が生じる。

〔発明の目的〕

この発明の目的は、高集積度と低消費電力化を図った半
導体記憶装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、連続的な発振パルスとその動作タイミングパ
ルスに基づいて形成されたパルスとをそれぞれ整流して
基板バイアス電圧を形成することによって、それぞれの
動作に見合った電流供給能力を持つ基板バイアス電圧を
形成するものである。

〔実施例〕

第１図には、この発明の一実施例のブロック図が示され
ている。

同図において、点線で囲まれた各回路ブロックは、公知
の半導体集積回路の製造技術によって、シリコンのよう
な１個の半導体基板上において形成され、例えば、端子
ＤＯ〜Ｄ７．ＡＯ〜Ａ１４゜ＷＥ、Ｃ３，ＲＥＳＨ及び
Ｖ　ｃｃ、Ｖ　ｓｓは、その外部端子とされ、端子Ｖ　
ｃｃ、　Ｖ　ｓｓには図示しない適当な外部電源装置か
ら給電が行われる。

回路記号Ｍ−ＡＲＹで示されているのは、メモリアレイ
であり、記憶用キャパシタとアドレス選択用ＭＯ３ＦＥ
Ｔで構成された１ＭＯ３型メモリセルがマトリックス状
に配置されて構成されている。この実施例では、特に制
限されないが、上記メモリセルは一対の平行に配置され
た相補データ線り、Ｄのいずれか一方に、その入出力ノ
ードが結合されたいわゆる２交点方式で配置される。

回路記号ＰＣＩで示されているのは、データ線プリチャ
ージ回路であり、プリチャージパルスφｐｃｌを受けて
、相補データ線り、Ｄを短絡して、それぞれのデータ線
り、　ＤをＶｃｃ／２にプリチャージするＭＯＳＦＥＴ
により構成される。

回路記号ＳＡで示されているのは、センスアンプであり
、特に制限されないが、電源電圧Ｖｃｃと回路の接地電
位ＶｓｓにそれぞれパワースイッチＭＯ３ＦＥＴが設け
られたＣＭＯ３（相補型ＭＯ３）ラッチ回路で構成され
、その一対の入出力ノードは、上記相補データ線り、　
Ｉ）に結合されている。

タイミングパルスφｐａは、上記パワースイッチＭＯ３
ＦＥＴを制御するためのものである。パワースイッチＭ
Ｏ３ＦＥＴは、プリチャージ直前にオフにされ、相補デ
ータ線り、Ｄがフローティング状態でＶ　ｃｃ、Ｖ　ｓ
ｓレベルを保持する。そして、上記プリチャージＭＯ３
ＦＥＴのオンにより上記相補データ線り、Ｄがプリチャ
ージされる。

回路記号Ｃ−５Ｗで示されているのは、カラムスイッチ
であり、カラム選択信号に従って、選択された相補デー
タ線を共通相補データ線に結合させる。

回路記号Ｒ−ＡＤＢで示されているの′は、ロウアドレ
スバッファであり、外部端子ＡＯ−Ａ８からの外部アド
レス信号を受けて、内部相補アドレス信号ａＯ〜ａ８．
ａＯ〜丁８を形成する。なお、以後の説明及び図面では
、一対の内部相補アドレス信号、例えばａＯ，丁０を内
部相補アドレス信号１０と表すことにする。したがって
、上記内部相補アドレス信号ａＯ〜ａ８．ａＯ〜Ｔ８は
、内部相補アドレス信号ａＯ−ａ８と表す。

回路記号Ｃ−ＡＤＢで示されているのは、カラムアドレ
スバッファであり、外部端子Ａ９〜Ａ１４からの外部ア
ドレス信号を受けて、内部相補アドレス信号ａ９〜ａ１
４．ａ９〜ａ１４を形成する。なお、上記した内部相補
アドレス信号の表し方に従って、図面及び以下の説明で
は、上記内部相補アドレス信号ａ９〜ａ１４．ａ９〜ａ
１４を内部相補アドレス信号上９〜ａ１４と表す。

回路記号Ｒ−ＤＣＲで示されているのは、ロウアドレス
デコーダであり、後述するマルチプレクサＭＰＸを介し
た内部相補アドレス信号ａ　Ｏ〜ａ８を受けて、Ｍ−Ａ
ＲＹのワード線選択信号を形成する。このワード線選択
信号は、ワード線選択タイミング信号φＸに同期して、
Ｍ−ＡＲＹに伝えられる。

回路記号Ｃ−ＤＣＲで示されているのは、カラムアドレ
スデコーダであり、内部相補アドレス信号８９〜ａ１４
を受けて、Ｍ−ＡＲＹのデータ線選択信号を形成する。

このデータ線選択信号は、データ線選択タイミング信号
φｙに同期して、カラムスイッチＣ−５Ｗに伝えられる
。

回路記号ＰＣ２で示されているのは、共通相補データ線
のプリチャージ回路であり、特に制限されないが、プリ
チャージパルスφｐｃ２を受けて共通相補データ線を短
絡する上記ブリチージ回路ＰＣＩと同様なＭＯＳＦＥＴ
により構成されている。

回路記号ＭＡで示されているのは、メインアンプであり
、上記センスアンプＳＡと同様な回路構成とされる。タ
イミングパルスφｍａは、そのパワースイッチＭＯ３Ｆ
ＥＴを制御するためのものである。

回路記号ＤＯＢで示されているのは、データ出力バッフ
ァであり、読み出しタイミング信号φｏｐにより、メイ
ンアンプＭＡからの読み出しデータを外部端子ＤＯ〜Ｄ
７にそれぞれ送出する。なお、書込み時には、そのロウ
レベルによってこのデータ出力バッファＤＯＢは、不動
作状態（出方ハイインピーダンス）にされる。

回路記号ＤＩＢで示されているのは、データ人力バッフ
ァであり、書込みタイミング信号φｉｎにより、外部端
子Ｄｏ−Ｄ７からの書込みデータを共通相補データ線に
伝える。なお、読み出し時には、そのロウレベルにより
このデータ人力バッファＤＩＲは不動作状態にされる。

上記各種タイミング信号は、次の各回路ブロックにより
形成される。

回路記号ＲＥＧで示されているのは、特に制限されない
が、アドレス信号ａＯ〜ａ８（又はａＯ〜ａ８）を受け
て、その立ち上がり又は立ち下がりのエツジを検出する
エツジトリガ回路である。

回路記号ＣＥＧで示されているのは、特に制限されない
が、アドレス信号ａ９〜ａ１４（又はＴ９〜Ｔ１４）を
受けて、その立ち上がり又は立ち下がりのエツジを検出
するエツジトリガ回路である。上記エツジトリガ回路Ｒ
ＥＧは、特に制限されないが、アドレス信号ａＯ〜ａ８
と、その遅延信号とをそれぞれ受ける排他的論理和回路
と、これらの排他的論理和回路の出力信号を受ける論理
和回路とによって構成される。すなわち、アドレス信号
とそのアドレス信号の遅延信号とを受ける排他的回路が
各アドレス信号に対して設けられている。この場合９個
の排他的論理和回路が設けられており、この９個の排他
的論理和回路の出力信号が論理和回路に入力されている
。このエツジＩ・リガ回路ＲＥＧは、アドレス信号ａＯ
〜ａ８のうちいずれかが変化すると、その変化タイミン
グに同期したエツジ検出パルスφｒを形成する。

上記エツジトリガ回路ＣＥＧは、上記エツジトリガ回路
ＲＥＧと同様な構成にされている。すなわち、アドレス
信号ａ９〜ａ１４と、その遅延信号とをそれぞれ受ける
排他的論理和回路と、これらの排他的論理和回路の出力
信号を受ける論理和回路とによって構成されている。こ
のエツジトリガ回路ＣＥＧは、上記エツジトリガ回路Ｒ
ＥＧと同様に、アドレス信号ａ９〜ａ１４のうちいずれ
かが変化したとき、その変化タイミングに同期したエツ
ジ検出パルスφＣを形成する。

回路記号ＴＧで示されているのは、タイミング発生回路
であり、上記代表として示された主要なタイミング信号
等を形成する。このタイミング発生回路は、エツジ検出
パルスφｒ、φＣの他、外部端子から供給されるライト
イネーブル信号ＷＥ。

チップ選択信号ＣＳを受けて、上記一連のタイミングパ
ルスを形成する。

回路記号ＭＰＸで示されているのは、マルチプレクサで
あり、後述する自動リフレッシュ回路ＲＥＦからの制御
信号φｒｅｆに従って、上記アドレスバッファＲ−ＡＤ
Ｂで形成された内部相補アドレス信号ａＯ〜ａ８と、上
記自動リフレッシュ回路ＲＥＦで形成された内部相補ア
ドレス信号上〇〜土８．！：を選択的に上記デコーダＲ
−ＤＣＲに伝える。

回路記号ＲＥＦで示されているのは、自動リフレッシュ
回路であり、リフレッシュアＦＬ／スヵウンタ、タイマ
ー等を含んでおり、外部端子からのリフレッシュ信号Ｒ
ＥＳＨをロウレベルにすることにより起動される。

すなわち、チップ選択信号で１がハイレベルのトキにリ
フレッシュ信号ＲＥ’ＳＨをロウレベルにすると自動リ
フレッシュ回！ｉ！＆’ＲＥＦは、制御信号φｒｅｆに
よってマルチプレクサＭＰＸを切り換えて、内蔵のリフ
レッシュアドレスカウンタからの内部アドレス信号をロ
ウデコーダＲ−ＤＣＨに伝えて一本のワード線選択によ
るリフレッシュ動作（オートリフレッシュ）を行う。ま
た、リフレッシュ信号ＲＥＳＨをロウレベルにしつづけ
るとタイマーが作動して、一定時間毎にリフレッシュア
ドレスカウンタが歩進させられて、この間連続的なリフ
レッシュ動作（セルフリフレッシュ）を行う。

回路記号Ｖｂｂ−Ｇで示されているのは、基板バイアス
発生回路である。この実施例では、次のような複数のパ
ルスψｏｓｃ、φＣ９φｒを整流して必要な電流供給能
力を持つバンクバイアス電圧−ｖｂｂを形成する。上記
パルスφｏｓｃは、内蔵の発振回路（図示せず）により
形成された連続的なパルス信号である。また、上記パル
スφＣ１φｒは、上記エツジ検出パルスである。

第２図には、上記基板バイアス発生回路の一実施例の回
路図が示されている。

発振回路Ｏ８Ｃの出力端子は、キャパシタＣＩの一方の
電極に接続される。このキャパシタＣ１の他方の電極と
回路の接地電位点との間には、ダイオード形態のＭＯ３
ＦＥＴＱＩが設けられる。

また、このキャパシタＣ１の他方のＴｓ＋ＴＬと、基板
との間には、ダイオード形態のＭＯ３ＦＥＴＱ２が設け
られる。この基板と回路の接地電位点との間には、寄生
容量Ｃが構成される。上記ダイオード形態のＰ４０ＳＦ
ＥＴＱ１は、発振出力パルスφＯＳＣがハイレベル（電
源電圧Ｖｃｃ）のときオン状態となり、キャパシタＣ１
へのプリチャージが行われる。そして、発振出力パルス
φＯＳＣがロウレベル（回路の接地電位）とき、キャパ
シタＣ１の他方の電極は、（Ｖｃｃ　Ｖｔｈ）の負電位
となる。

この負電位によりダイオード形態のＭＯ３ＦＥＴＱ２が
オン状態になって、上記寄生容ｉｃに負電位を伝えるこ
とにより、−ｖｂｂの基板バンクバイアス電圧を形成す
る。

この実施例では、上記キャパシタＣ１の容量値は、上記
半導体記憤装置が非選択時の基板に流れるリーク電流を
補うだけの微少な電流供給能力しか持たない比較的小さ
な容量値にされる。

このような整流回路のみでは、書込み又は読み出し時に
各回路ブロックが一斉に動作を開始することによって生
じる基板電流により上記基板バンクバイアス電圧−ｖｔ
＋ｂが絶対値的に小さくなってしまう。

そこで、上記各動作の起動タイミング信号であるエツジ
検出パルスφＣ２φｒを利用するものである。すなわち
、エツジ検出パルスφＣは、特に制限されないが、オア
ゲート回路ＯＲＩの一方の入力に供給される。また、上
記エツジ検出パルスφＣは、抵抗Ｒ１とキャパシタＣ４
とで構成された遅延回路（積分回路）を通してオアゲー
ト回路ＯＲＩの他方の入力に供給される。

そして、このオアゲート回路ＯＲＩにより形成されたパ
ルス幅伸長出力パルスφ１を受ける、上記同様なキャパ
シタＣ２及びダイオード形態のＭＯ３ＦＥＴＱ３．Ｑ４
で構成された整流回路が設けられる。

他のエツジ検出パルスφｒについても、上記同様なオア
ゲート■路ＯＲ２と抵抗Ｒ２とキャパシタＣ５からなる
遅延回路とで構成されたパルス幅伸長回路と、このパル
ス幅伸長出力パルスを受ける、上記同様なキャパシタＣ
３とダイオード形態のＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　５　
、　Ｑ　６とで構成された整流回路とが設けられる。

上記オアゲート回路と遅延回路とからなるパルス幅伸長
回路の動作を第３図を参照して次に説明する。エツジ検
出パルスφＣ（φｒ）がロウレベル（論理６０″）のと
き、そのオアゲート回路の出力φ１　（φ２）はロウレ
ベルになっている。

次に、アドレス信号変化時にエツジ検出パルスφＣ（ψ
ｒ）がハイレベル（ａ＊理“１”）になると、そのオア
ゲート回路の出力φ１　（φ２）はハイレベルになる。

このとき、遅延回路を通したエツジ検出パルスφｃ’　
（φｒｌ）は遅れてハイレベルになる。そして、エツジ
検出パルスφＣ（φｒ）がロウレベルに変化しても、上
記遅延パルスφｃ’　（φｒ＋）はまだハイレベルのま
まであるので、出力φ１　（φ２）はハイレベルを維持
する。

次に、遅延パルスφｃ’　（φｒ’）がロウレベルに変
化すると、出力φ１　（φ２）はロウレベルになる。こ
のような動作によって、エツジ検出パルスφＣ１φｒを
パルスφ１．φ２のようにパルス幅を伸長させるもので
ある。

上記のようにパルス幅を伸長させるのは、整流回路を構
成するキャパシタＣ２，Ｃ３へのプリチャージ時間を確
保するためである。すなわち、エツジ検出パルスφＣ１
φｒは、パルス幅が小さいので、そのハイレベルのとき
に比佼的大きな容量値とされたキャパシタＣ２，Ｃ３を
はソ”電源電圧Ｖｃｃまでチャージアップすることがで
きないからである。

なお、これらのパルスφ１．φ２の整流動作は、上記発
振出力パルスφｏｓｃの整流動作と同様であるので、そ
の説明を省略する。

〔効　果〕

（１）発振回路で形成した連続的なパルスにより非選択
時におけるリーク電流を補うだけの小さな電流能力しか
持たない整流回路と、エツジ検出パルスの発生時、言い
換えればその起動タイミングに発生するパルスを整流し
てその動作において消費される基板電流を形成すること
によって、それぞれの動作モードに応じて必要な電流供
給能力の設定を行うことができるという効果が（ｑられ
る。

（２）上記（１１により、基板バイアス発生回路の低消
費電力化を達成できるという効果が得られる。

（３）その取扱の誤りにより、電源電圧Ｖｃｃとして規
定の電圧以上の高電圧を供給した場合でも、素子を破壊
させてしまうような絶対値的に大きなバックバイアス電
圧を形成することを防止できるという効果が得られる。

（４）上記（１）により、はり必要最小な電流供給能力
を持つようなキャパシタ０１〜Ｃ３を用いるものである
ので、集積度の向上を図ることができるという効果が得
られる。

以上水元ｑ者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、ストローブ信
号に同期してアドレス信号を共通の端子から多重化して
入力するアドレスマルチ方式の半導体記憶装置にあって
は、そのアドレスストローブ信号ＲＡＳ、ＣＡＳにより
上記パルス信号φ１．φ２を形成するものであってもよ
い。この場合、ＲＡＳ信号とＣＡＳ信号をロウレベルに
したままで、同じワード線選択状態でカラムアドレス信
号を切り切り替えることによって複数の記憶情報の読み
出しを行うことが考えられる。このような読み出し動作
にあっては、上記のようなカラムアドレス信号のエツジ
検出回路を設けて、そのエツジ検出パルスを利用するも
のとすればよい。

〔利用分野〕

この発明は、基板バイアス発生回路を内蔵する半導体記
憶装置装置、例えば、上記のようなダイナミック型ＲＡ
Ｍの他、アドレス信号の変化タイミングを検出して内部
回路の動作に必要なタイミング信号を形成する内部同期
式のスタティック型ＲＡＭ等に広く適用することができ
るものである。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すブロック図、 第２図は、その基板バイアス発生回路の一実施例を示す
回路図、 第３図は、そのパルス幅伸長動作を説明するためのタイ
ミング図である。 Ｍ−ＡＲＹ・・メモリアレイ、ＰＣＩ・・プリチャージ
回路、ＳＡ・・センスアンプ、Ｒ−ＡＤＢ・・ロウアド
レスバッファ、Ｃ−５Ｗ・・カラムスイッチ、Ｃ−ＡＤ
Ｂ・・カラムアドレスバッファ、Ｒ−ＤＣＲ・・ロウア
ドレスデコーダ、Ｃ−ＤＣＲ・・カラムアドレスデコー
ダ、ＰＯ２・・プリチャージ回路、ＭＡ・・メインアン
プ、ＲＥＧ、ＣＥＧ・・エツジトリガ回路、ＴＧ・・タ
イミング発生回路、ＲＥＦ・・自動リフレッシュ回路、
ＤＯＢ・・データ出カバソファ、ＤＩＢ・・データ人カ
バソファ、ＭＰＸ・・マルチプレクサ、ｖｂｂ−ｃ・・
基板バイアス回路、ＯＳＣ・・発振回路、ＯＲ１，ＯＲ
２・・オアゲート回路第　１　図 第　２　図 第　３　図

Claims (1)

1. 【特許請求の範囲】 １、発振回路と、この発振パルスを整流して基板バイア
   ス電圧を形成する第１の整流回路と、カラム選択用のタ
   イミング信号を整流して基板バイアス電圧を形成する第
   ２の整流回路とを含む基板バイアス発生回路を具備する
   ことを特徴とする半導体記憶装置。 ２、上記発振パルスを整流して形成された基板バイアス
   電圧は、その電流供給能力がチップ非選択状態において
   基板に流れる電流に見合った微少電流にされるものであ
   ることを特徴とする特許請求の範囲第１項記載の半導体
   記憶装置。 ３、上記カラム選択用のタイミング信号は、アドレス信
   号の変化タイミングを検出する回路により形成されるも
   のであることを特徴とする特許請求の範囲第１又は第２
   項記載の半導体記憶装置。 ４、上記基板バイアス電圧は、ロウ選択用タイミング信
   号を整流する回路も付加されるものであることを特徴と
   する特許請求の範囲第１、第２又は第３項記載の半導体
   記憶装置。