JPS615497A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、ダイナミック型ＲＡＭ　（ランダム・アクセス・メ
モリ）のように基板バイアス発生回路を内蔵した半導体
記憶装置に有効な技術に関するものである。

〔背景技術〕

ＭＯＳＦＥＴ　（絶縁ゲート形電界効果トランジスタ）
で構成された半導体記憶装置においては、基板との寄生
容量を減少させる等のための基板バックバイアス電圧を
内蔵の基板バイアス発生回路により形成することが考え
られる。このようにすることによって、５ｖのような単
一電圧化と外部端子の削減とを図ることができる。この
場合、発振回路により連続的に発生する出力パルスを整
流する回路を用いたのでは、次のような問題の生じるこ
とが本願発明者の研究によって明らかにされた。すなわ
ち、各回路が一斉に動作を開始する選択状態と内部回路
が何も動作を行わない非選択状態とでは、基板に流れる
電流が大きく異なるものである。したがって、このよう
な動作に無関係に発生する発振パルスを整流して基板バ
ックバイアス電圧を形成する場合には、必然的に最悪条
件を想定してその電流供給能力を設定することになる。

このため、比較的大きなキャパシタと整流素子及び駆動
回路が必要となるため、集積度が低下してしまうととも
に、消費電流が多くなるという問題が生じる（基板バイ
アス発生回路については、例えば特開昭５５−１３５６
６号公報参照）。

〔発明の目的〕

この発明の目的は、高集積度と低消費電力化を図うた半
導体記憶装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、発振パルスを整流して基板バンクバイアス電
圧を形成する第１．第２の整流回路を設けておいて、チ
ップ非選択期間に上記一方の整流回路の動作を停止させ
ることによって、それぞれの動作モードに見合った電流
供給能力を持つ基板バイアス電圧を形成するものである
。゛・〔実施例〕 第１図には、この発明の一実施例のブロック図が示され
ている。

同図において、各回路ブロックは、公知の半導体集積回
路の製造技術によって、特に制限されないが、単結晶シ
リコンのような１個の半導体基板上において形成され、
例えば、端子ＤＯ−Ｄ７゜ＡＯ〜Ａｌ　４．ＷＥ、Ｃ３
，ＲＥＳＨ及びＶｃｃ。

Ｖｓｓは、その外部端子とされ、端子Ｖｃｃ、　　Ｖｓ
ｓには図示しない適当な外部電源装置から給電が行われ
る。

回路記号Ｍ−ＡＲＹで示されているのは、メモリアレイ
であり、記憶用キャパシタとアドレス選択用ＭＯ３ＦＥ
Ｔで構成された１ＭＯ３型メモリセルがマトリックス状
に配置されて構成されている。この実施例では、図示し
ないが、上記メモリセルは一対の平行に配置された相補
データ線り。

Ｄのいずれか一方に１、その入出力ノードが結合゛され
たいわゆる２交点方式で配置される。

回路記号ＰＣＩで示されているのは、データ線プリチャ
ージ回路であり、プリチャージパルスφｐｃｒを受器ノ
て、相補データ線り、Ｄを短絡して、それぞれのデータ
線り、　ＤをＶｃｃ／２にプリチャージするＭＯＳＦＥ
Ｔ　（図示せず）により構成される。

回路記号ＳＡで示されているのは、センスアンプであり
、特に制限されないが、電源電圧ＶＣＣと回路の接地電
位ＶｓｓにそれぞれパワースイッチＭＯ５ＦＥＴが設け
られたＣＭＯ３（相補型ＭＯ３）ラッチ回路（図示ぜす
）で構成され、その一対の入出力ノードｉよ、上記相補
データ線り、　Ｄに結合されている。タイミングパルス
φｐａは、上記パワースイッチＭＯ３ＦＥＴを制御する
ためのものである０図示しないパワースイッチＭＯ３Ｆ
ＥＴは、プリチャージ直前にオフ状態にされ、相補デー
タ線り、Ｄがフローティング状態でＶ　ｃｃ、　　Ｖ　
ｓｓレベルを保持させる。そして、上記プリチャージＭ
、０３ＦＥＴのオン状態により上記相補データ線り、Ｄ
がプリチャージされる。

回路記号Ｃ−５Ｗで示されているのは、カラムスイッチ
であり、カラム選択信号に従って、選択された相補デー
タ線を共通相補データ線に結合させる。

回路記号Ｒ＝ＡＤＨで示されているのは、ロウアドレス
バッファであり、外部端子ＡＯ−Ａ８からの外部アドレ
ス信号を受けて、内部相補アドレス信号ａＯ〜ａ８．ａ
Ｏ〜１８を形成する。なお、以後の説明及び図面では、
一対の内部相補アドレス信号、例えばａ　Ｏ＋　　ａ　
Ｏを内部相補アドレス信号１０と表すことにする。した
がって、上記内部相補アドレス信号ａＯ〜ａ８．ａＯ〜
ａ８は、内部相補アドレス信号１０〜１Ｂと表す。

回路記号Ｃ−ＡＤＢで示されているのは、カラムアドレ
スバッファであり、外部端子Ａ９〜Ａ１４からの外部ア
ドレス信号を受けて、内部相補アドレス信号ａ９〜ａ１
４．ａ９〜ａ１４を形成する。なお、上記した内部相補
アドレス信号の表し方に従って、図面及び以下の説明で
は、上記内部相補アドレス信号ａ９〜ａ１４．ａ９〜１
１４を内部相補アドレス信号１９〜工１４と表す。

回路記号Ｒ−ＤＣＲで示されているのは、ロウアドレス
デコーダであり１．後述するマルチプレクサＭ　Ｐ　’
）：を介した内部相補アドレス信号１０〜−乞８を受け
て、Ｍ−ＡＲＹのワード線選択信号を形成する。このフ
ード線選択信号は、ワード線選択タイミング信号φＸに
同期して、Ｍ−ＡＲＹに伝えられる。

回路記号Ｃ−Ｄ　ＣＲで示されているのは、カラムアド
レスデコーダであり、内部相補アドレス信号１９〜互１
４を受けて、Ｍ−ＡＲＹのデータ線選択信号を形成する
。このデータ線選択信号は、データ線選択タイミングパ
ルス信号同期して、カラムスイッチＣ−Ｓ　Ｗに伝えら
れる。

回路記号ＰＣ２で示されているのは、共通相補データ線
のプリチャージ回路であり、特に制限されないが、プリ
チャージパルスφｐｃｄを受けて共通相補データ線を短
絡する上記データ線のプリチャジ回路Ｐｃｔと同様なＭ
ＯＳＦＥＴにより構成されている。

回路記号ＭＡで示されているのは、メインアンプであり
、上記センスアンプＳＡと同様な回路構成とされる。タ
イミングパルスφｍａは、そのパワースイッチＭＯ３Ｆ
ＥＴ　（図示ぜず）を制御するためのものである。

回路記号ＤＯＢで示されているのは、データ出力バッフ
ァであり、読み出しタイミング信号φｒＨにより、メイ
ンアンプＭＡからの読み出しデータを外部端子ＤＯ〜Ｄ
７にそれぞれ送出する。なお、書込み時には、そのロウ
レベルによってこのデータ出力バッファＤＯＢは、不動
作状態（出力ハイインピーダンス）にされる。

回路記号ＤＩＲで示されているのは、データ人力バッフ
ァであり、書込みタイミング信号φｒｗにより、外部端
子ＤＯ〜Ｄ７からの書込みデータを共通相補データ線に
伝える。なお、読み出し時に　　　　　　　　１は、そ
のロウレベルによりこのデータ人力バッファＤＩＲは不
動作状態にされる。

上記各種タイミング信号は、次の各回路ブロックにより
形成される。

回路記号ＲＡＴＤで示されているのは、特に制限されな
いが、アドレス信号ａＯ〜ａ８（又は１０〜ａ８）を受
器すて、その立ち上がり又は立ち下がりのエツジを検出
するアドレス信号変化検出回路である。回路記号ＣＡＴ
Ｄで示されているのは、特に制限されないが、アドレス
信号ａ９〜ａ１４（又はａ９〜ａ１４）を受けて、その
立ち上がり又は立ち下がりのエツジを検出するアドレス
信号変化検出回路である。１記アドレス信号変化検出回
［ＲＡＴＤは、特に制限されないが、アドレス信号ａＯ
〜ａ８と、その遅延信号とをそれぞれ受ける排他的論理
和回路と、これらの排他的論理和回路の出力信号を受け
る論理和回路とによって構成される。すなわち、アドレ
ス信号とそのアドレ　゛大信号の遅延信号とを受ける排
他的回路が各アドレス信号に対して設けられている。こ
の場合９個の排他的論理和回路が設けられており、この
９個の排他的論理和回路の出力信号が論理和回路に入力
されている。このアドレス信号変化検出回路ＲＡ　Ｔ　
Ｄは、アドレス信号ａＯ〜ａ８のうちいずれかが変化す
ると、その変化タイミングに同期したエツジ検出パルス
φｒを形成する。

上記アドレス信号変化検出回路ＣＡＴＤは、上記アドレ
ス信号変化検出回路ＲＡＴＤと同様な構成にされている
。すなわち、アドレス信号ａ９〜ａ１４と、その遅延信
号とをそれぞれ受ける排他的論理和回路と、これらの排
他的論理和回路の出力信号を受ける論理和回路とによっ
て構成されている。このアドレス信号変化検出回路ＣＡ
ＴＤは、上記アドレス信号変化検出回路ＲＡＴＤと同様
に、アドレス信号８９〜ａ１４のうちいずれかが変化し
たとき、その変化タイミングに同期したエッレ検出）々
ルスφＣを形成する。

回路記号ＴＧで示されているのは、タイミング発生回路
であり、上記代表として示された主要なタイミング信号
等を形成する。このタイミング発主回路は、エツジ検出
パルスφｒ、φＣの他、外部端子から供給されるライト
イネーブル信号ＷＥ。

チップ選択信号ＣＳを受けて、上記一連のタイミングパ
ルスを形成する。

回路記号ＭＰＸで示されているのは、マルチプレクサで
あり、後述する自動リフレッシュ回路ＲＥＦからの制御
信号（図示せず）に従って、上記アドレスバ・ノツプＲ
−ＡＤＢで形成された内部相補アドレス信号ａＯ−１８
と、上記自動リフレッシュ回路ＲＥＦで形成された内部
相補アドレス信ｖａＯ〜互８とを選択的に上記デコーダ
Ｒ−ＤＣＲに伝える。

回路記号ＲＥＦで示されているのは、自動リフレッシュ
回路であり、リフレッシエアドレスカウンタ、タイマー
等を含んでおり、外部端子からのリフレッシュ信号ＲＥ
ＳＨをロウレベルにすることにより起動される。すなわ
ち、チップ選択信号Ｃ８がハイレベルのときにリフレッ
シュ信号ＲＥＳＨをロウレベルにすると自動リフレッシ
ュ回路ＲＥＦは、切り換え制御信号を形成してマルチプ
レクサＭＰＸを切り換えて、内蔵のリフレッシュ＾ アドレスカウンタからの内部アドレス信号をロウデコー
ダＲ−ＤＣＨに伝えて一本のワード線選択によるリフレ
ッシュ動作（オートリフレッシュ）を行う。また、リフ
レッシュ信号ＲＥＳＨをロウレベルにしつづけるとタイ
マーが作動して、一定時間毎にリフレッシュアドレスカ
ウンタが歩進させられて、この間連続的なリフレッシュ
動作〈セルフリフレッシュ）を行う。

回路記号ｖｂｂ−ｃで示されているのは、基板バイアス
発生回路である。

第２図には、上記基板バイアス発生回路ｖｂｂ−Ｇの一
実施例の回路図が示されている。同図の各回路素子は、
公知の０ＭＯ３（相補型ＭＯ３）集積回路の製造技術に
よって、上記第１図に示した他の回路ブロックとともに
１個の単結晶シリコンのような半導体基板上において形
成される。以下の説明において、特に説明しない場合、
ＭＯＳＦＥＴはＮチャンネルＭＯ３ＦＥＴである。なお
、同図において、ソース・ドレイン間に直線が付加され
たＭＯＳＦＥＴはＰチャンネル型である。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯ３
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのデー１縁膜を介して形成
されたポリシリコンからなるようなゲート電極から構成
される。ＰチャンネルＭＯＳ　Ｆ　ＥＴは、上記半導体
基板表面に形成されたＮ型ウェル領域に形成される。

これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯＳ　Ｆ　ＥＴの共通の基板ゲートを
構成する。Ｎ型ウェル領域は、その上に形成されたＰチ
ャンネルＭＯ３ＦＥ”、Ｔの基体ゲートを構成する。Ｐ
チャンネルＭＯ３ＦＦ、Ｔの基板ゲートすなわちＮ型ウ
ェル領域は、第１図の電源端子Ｖｃｃに結合される。

第１図において、基板バ・ンクバイアス電圧発生回路■
ｂｂ−ＴＧは、集積回路の外部端子を構成する電源端子
Ｖｃｃと基準電位端子もしくはアース端子との間に加え
られる＋５ｖのような正電源電圧に応答して、半導体基
板に供給すべき負のバックバイアス電圧ｖｂｂを発生す
る。これによって、Ｎチャンネル間Ｏ８ＦＥＴの基板ゲ
ートにバックバイアス電圧が加えられることになる。

発振回路Ｏ８Ｃによって形成された出力パルスは、一方
において縦列形態のＣＭＯＳインバータ回路ＩＶ５．Ｉ
Ｖ６を通してキャパシタＣ３の一方の電極に接続される
。このキャパシタＣ３の他方の電極と回路の接地電位点
との間には、ダイオード形態のＭＯ３ＦＥＴＱＩ　２が
設けられる。また、このキャパシタＣ３の他方の電極と
、基板との間には、ダイオード形態のＭＯ３ＦＥＴＱ１
３が設けられる。この基板と回路の接地電位点との間に
は、寄生容量Ｃｏが構成される。上記ダイオード形態の
ＭＯ３ＦＥＴＱＩ　２は、発振出力パルスがハイレベル
（電源電圧Ｖｃｃ）のときオン状態となり、キャパシタ
Ｃ３へのプリチャージが行われる。そして、発振出力パ
ルスがロウレベル（回路の接地電位）とき、キャパシタ
Ｃ３の他方の電極は、−（Ｖｃｃ−Ｖｔｈ）の負電位と
なる。ここで、ｖｔｈはＭＯ３ＦＥＴＱ１２のしきい値
電圧である。

この負電位によりダイオード形態のＭ６５ＦＥＴＱ１３
がオン状態になって、上記寄生容量Ｃｏに負電位を伝え
ることにより、−ｖｂｂの基板バックバイアス電圧を形
成する。

この実施例では、上記キャパシタＣ３の容量値は、上記
半導体記憶装置が非選択時の基板に流れるリーク電流を
補うだけの微少な電数供給能力しか持たない比較的小さ
な容量値にされる。

このような整流回路のみでは、書込み又は読み出し時に
各回路ブロックが一斉に動作を開始することによって生
じる基板電流により上記基板バックバイアス電圧−ｖｂ
ｂが絶対値的に小さくなってしまう。

そこで、チップ選択信号Ｃ３に従って動作状態にされる
整流回路を新たに付加するものである。

すなわち、上記発振回路Ｏ８Ｃの発振パルスは、他方に
おいて、ノア（ＮＯＲ）ゲート回路ＮＯＲとＣＭＯＳイ
ンバータ回路ＩＶ４とを通して上記類似のキ苓パシタＣ
２とダイオード形態のＭＯ３ＦＥＴＱＩ　Ｏ，Ｑｌ　１
とからなる整流回路に供給される。この整流回路のキャ
パシタＣ２は、書込み又は読み出し動作時に各回路ブロ
ックが一斉に動作状態になることによって生じる基板電
流に見合った電流供給能力を持つような比較的大きな容
量値に設定される。このような整流回路をダイナミック
型ＲＡ　Ｍの動作モードに応じて選択的に動作させるた
め、上記ノアゲート回路ＮＯＨには、次の制御回路ζ、
二よりて形成された制御信号Ｃが供給される。

ｐ　チ、’Ｆ　７ネルＭＯ３ＦＥＴＱ１．Ｑ３とＮチャ
ンネルＭＯ３ＦＥＴＱ２．Ｑ４とで構成された２つのＣ
ｋ４　ＯＳインバータ回路の入力端子と出力端子とが交
差結線され”Ｃ，ラッチ回路が形成される。

このラッチ回路を電源投入直後に一方のレベルに安定さ
せるため、上記ＭＯ３ＦＥＴＱ１．Ｑ２からなるＣＭＯ
Ｓインバータ回路の入力端子と回路の接地電位点との間
にキャパシタＣ１が設けられる。これによ、て、電源投
入時には上記インバー　　　　　　　　゛夕回路（Ｑｌ
、Ｑ２）の入力容量値が大きくされるのでそのプリチャ
ージ動作が遅れる。したがって、ラッチ回路を構成する
インバータ回路（Ｑｌ。

Ｑ２）の出力がハイレベル（Ｖｃｃ）に、インバータ回
路（Ｑ３．Ｑ４）の出力Ｎ１がロウレベル（Ｖｓｓ）に
安定させられる。なお、上記キャパシタＣ１には、チッ
プ選択信号Ｃ８を受けるＮチャンネルＭＯ３ＦＥＴＱ５
によりチャージ電流が供給される。これにより、このラ
ッチ回路は、チップ選択信号Ｃ５のハイレベルによって
、反転させられる。

このラッチ回路の出力信号Ｎ１は、上記同様なＣＭＯＳ
インバータ回路ＩＶＩを通して、ノアゲート回路の一方
の入力端子に供給される。すなわち、このノアデー１−
’Ｉｔ路は、直列形態のＰチャンネルＭＯ３ＦＥＴＱ６
．Ｑ７と、並列形態のＮチャンネルＭＯ３ＦＥＴＱＢ、
ＱＱ９とが直列接続されて構成され、上記Ｐチャンネル
ＭＯ３ＦＥＴＱ６とＮチャンネルＭＯ３ＦＥＴＱ８のゲ
ートが共通接続されて上記一方の入力端子とされる。ま
た、上記ＰチャンネルＭＯ３ＦＥＴＱ７とＮチャンネル
ＭＯ３ＦＥＴＱ９のゲートが共通接続されて構成された
他方の入力端子には、チップ選択信号ＣＳが供給される
。

このノアゲート回路の出力信号は、縦列形態にされたＣ
ＭＯＳインバータ回路ＩＶ２．ＩＶ３を通して上記制ｍ
信号Ｃとして上記ノアゲート回路ＮＯＨの他方の入力端
子に供給される。

この実施例回路の動作を次に説明する。

電源投入直後には、上記ラッチ回路の出力信号Ｎ１がロ
ウレベルにされるので、インバータ回路ＩＶＩの出力信
号がハイレベル（論理“１”）にされる。これによって
、Ｎチャンク、ＪしＭＯ５ＦＥＴＱ８がオン状態にされ
るので、上記チップ選択信号Ｃ，Ｓに無関係にノアゲー
ト回路の出力信号をロウレベル（論理“０”）にする。

このため、上記制御信号Ｃ４）論理“０”になるため、
ノアゲート回路ＮＯＩ？が開き、発振パルスを整流回路
に伝える。これにより５．電源投入直後には、２つの整
流回路の動作によって基板バックバイアス電圧−ｖｂｂ
が形成されるので、比較的早く所定のレベルに安定する
。

次に、チップ選択信号Ｃ３がハイレベルにされるチップ
選択状態、言い換えるならば、最初の書込み又は読み出
し動作が行われると、上記ラッチ回路が反転して、その
出力信号Ｎ１をハイレベルにする。しかしながら、ノア
ゲート回路に供給されるチップ選択信号Ｃ８のハイレベ
ルによって、制御信号Ｃはロウレベルのままにされる。

この後、チップ選択信号Ｃ５がロウレベルにされるチッ
プ非選択状態では、上記ラッチ回路の出力信号Ｎ１のハ
イレベルとチップ選択信号Ｃ８のロウレベルとによりノ
アゲート回路のＰチャンネルＭＯ３ＦＥＴＱ６．Ｑ７が
共にオン状態にされるので、その出力信号（制御信号Ｃ
）をハイレベル（論理“ｌ”）にする。このため、ノア
ゲート回路ＮＯＲが閉じてしまうので、言い換えるなら
ば、発振パルスに無関係にその出力をロウレベルにする
。これにより、キャパシタＣ２とダイオード形態のＭＯ
３ＦＥＴＱＩ　Ｏ，Ｑｌ　１からなる整流回路が動作を
停止させられるものとなる。

〔効　果〕

（１）発振回路で形成したパルスにより常時動作し、非
選択時におけるリーク電流を補うだけの小さな電流（資
）力しか持たない整流回路と、チップ選択状態のときに
動作状態になり、上記パルスにより比較的大きな電流能
力を持つ整流回路によりその動作において消費される基
板電流を形成することによって、それぞれの動作モード
に応じて必要な電流供給能力の設定を行うことができ・
るという効果が得られる。

（２）上記（１）により、基板バイアス発生回路の低消
費電力化を達成できるという効果が得られる。

（３）電源投入時に一方のレベルに安定するラッチ回路
により、２つの整流回路を動作状態とすることによって
、電源投入時における基板バックバイアス電圧の立ち上
がりを早くすることがてきるという効果が得られる。

（４）Ｌ記（１）により、はり必要最小な電流供給能力
を持つようなキャパシタＣ２，Ｃ３を用いるものである
ので、集積度の向上を図ることができるという効果が得
られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸説しない範囲で種々変更可
能であることはいうまでもない。例えば、ストローブ信
号に同期してアドレス信号を共通の端子から多重化して
入力するアドレスマルチ方式のダイナミック型ＲＡＭに
あっては、そのアドレスストローブ信号ＲＡＳ、ＣＡＳ
により基板バンクバイアス電圧を形成する整流回路を動
作状態にさせるものであってもよい。

〔利用分野〕

この発明は、基板バイアス発生回路を内蔵する半導体集
積回路装置、例えば、上記のようなダイナミック型ＲＡ
Ｍ、スタティック型ＲＡＭのような半導体記憶装置の他
、実質的なチップ選択信号によって、内部回路が動作状
態にされる各種半導体集積回路装置に広く適用すること
ができるものである。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すブロック図、 第２図は、その基板バイアス発生回路の一実施例を示す
回路図である。 Ｍ−ＡＲＹ・・メモリアレイ、Ｐｃｔ・・プリチャージ
回路、ＳＡ・・センスアンプ、Ｒ−ＡＤＢ・・ロウアド
レスバッファ、Ｃ−５Ｗ・・カラムスイッチ、Ｃ−ＡＤ
Ｂ・・カラムアドレスバッファ、Ｒ−ＤＣＲ・・ロウア
ドレスデコーダ、Ｃ−ＤＣＲ・・カラムアドレスデコー
ダ、ＰＯ２・・プリチャージ回路、ＭＡ・・メインアン
プ、ＲＡＴＤ、ＣＡＴＤ・・アドレス信号変化検出回路
。 ＴＧ・・タイミング発生回路、ＲＥＦ・・自動リフレッ
シュ回路、ＤＯＢ・・データ出カバソファ。 ＤＩＢ・・データ入力バンファ、ＭＰＸ・・マルチプレ
クサ、Ｖｂｂ−Ｇ・・基板バイアス回路、０第　　１　
　図 第　　２　　図

Claims (1)

1. 【特許請求の範囲】 １、発振回路と、この発振パルスを整流して基板バック
   バイアス電圧を形成する第１、第２の整流回路と、チッ
   プ非選択期間に上記一方の整流回路の動作を停止させる
   制御回路とを含む基板バイアス発生回路を具備すること
   を特徴とする半導体集積回路装置。 ２、上記制御回路は、電源投入時に一方に安定するラッ
   チ回路を含み、この出力信号によりチップ非選択期間で
   も上記一方の整流回路を動作状態にし、上記チップ選択
   信号により上記ラッチ回路を反転させるものであること
   を特徴とする特許請求の範囲第１項記載の半導体集積回
   路装置。 ３、上記発振パルスを常時整流する他方の整流回路は、
   その電流供給能力がチップ非選択状態において基板に流
   れる電流に見合った微少電流に設定されるものであるこ
   とを特徴とする特許請求の範囲第１項記載の半導体記憶
   装置。