JPS63239673A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関するもので、九と
えば、電源電圧以上の高いレベルにされたタイミング信
号を形成するための昇圧回路を有するダイナミックＲＡ
Ｍ等の半導体集積回路装置に利用して有効な技術に関す
るものである。

〔従来の技術〕

情報記憶用キャパシタとアドレス選択用のＭＯＳＦＥＴ
により構成される１ＭＯ８ＦＥＴ型メモリセルな用い友
ダイナミック型ＲＡＭ等の半導体集積回路装置において
は、上記アドレス選択用ＭＯ８ＦＥＴのゲー）Ｋ結合さ
れる、ワード線の選択レベルを電源電圧以上の電圧に昇
圧する昇圧回路（ブートストラップ回路）が設けられる
。この理由は、上記メモリセルにおけるアドレス選択用
ＭＯ８ＦＥＴのゲート（ワード線）レベルを電源電圧以
上に高くして、記憶用キャパシタへの書込みあるいは再
書込みハイレベルが上記ＭＯ８ＦＥＴのしきい値電圧に
より低下してしまうのを防止するとともに、メモリセル
からの情報読み出し時に、高速にしかも効率よく信号を
データ線に伝達するためである。

このような昇圧回路として、九とえばアイイーイーイー
　ジャーナル　オブ　ソリッド　ステート　サーキット
（Ｉ　ＥＥＥ　Ｊｏｕｒｎａｌ　ｏｆ　５ｏｌｉｄ−８
ｔａｔｅ　Ｃ１ｒｃｕｉｔｓ）のＶｏｌ、　５Ｃ−１６
、Ｍｌ　５の４９２頁〜４９７頁に記載されているよう
なダイレクトプートストラップ方式等の各種の昇圧回路
が提案されている。

〔発明が解決しようとする問題点〕

昇圧回路の出力信号は、前述のように、メモリセルにお
ける書込み信号の電圧レベルを電源電圧Ｖｃｃ＆Ｃ維持
するためのものである。従って、電源電圧Ｖｃｃより少
し高い電圧であればよい。ところが、出力信号の電位は
、電源電圧Ｖｃｃのほぼ２倍という高い電圧になってし
まう。出力信号が印加される後段の回路素子を保護する
点から、出力信号の電位をある程度抑えることが必要で
ある。

この発明の目的は、昇圧回路を備えた、高い信頼性の半
導体集積回路装置を提供することにある。

この発明の他の目的は、ワード線の選択レベルを昇圧す
る昇圧回路を備えた、高い信頼性の半導体メモリを提供
することにある。

この発明の他の目的は、出力電圧を抑える機能を持つ昇
圧回路を備えた半導体集積回路装置を提供することにあ
る。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

昇圧回路の入力側又は出力側に電圧制限手段を設けるこ
とによって、昇圧回路の出力信号が、電源電圧以上に昇
圧され、かつ、所定の電位以下にされる。

〔作用〕

上記した手段によれば、昇圧回路の出力信号を受ける回
路素子の破壊を防止できる。

〔実施例〕

第２図には、この発明に係る昇圧回路を含むダイナミッ
ク型ＲＡＭの一実施例のプル２ク図が示されている。同
図における各回路素子および回路ブロックは、公知の０
ＭＯ８（相補型ＭＯ８ＦＥＴ）型半導体集積回路の製造
技術によって、特に制限されないが、Ｐ−型単結晶シリ
コンのような１個の半導体基板上に形成される。

１ビツトのメモリセルＭＣは、情報記憶キャパシタＣｓ
と−１これに直列に接続されたアドレス選択用のＮチャ
ネルＭＯ８ＦＸＴＱｍとからなり、論理−１″　Ｓｏ”
の情報はキャパシタＣｓに電荷の形で記憶される。キャ
パシタＣｓの一方の電極には固定電位ＶＧ　（＝１／２
Ｖｃｃ）が印加される。

メモリアレイ開−人ＲＹは、特に制限されないが、折り
返しビット線方式とされる。第２図には、その一対の行
が具体的に示されている。一対の平行に配置された相補
データ線ＤＬ　、ＤＬに、複数のメモリセルＭＣのそれ
ぞれの入出力ノードが、同図に示すように所定の規則性
をもって配分されて、結合されている。

プリチャージ回路ＰＣは、代表として示されたＭＯ８Ｆ
ＥＴＱ１９のように、相補データ線ＤＬ。

ＤＬ間に設けられａＮチャネル型のスイッチＭＯ８ＦＥ
Ｔにより構成される。前の読出し又は書込みサイクルの
結果、センスアンプＳＡによって、相補データ線の一方
の電位は電源電圧Ｖｃｃに、他方の電位は接地電位Ｖｓ
ｓにされる。次のサイクルに先立って、タイミング制御
回路ＴＣで形成されたプリチャージ信号ＰＣのハイレベ
ルによりて、相補データ線ＤＬ、ＤＬはＭＯ８ＦＥＴＱ
１９を通して短絡される。これＫより、データ線ＤＬ。

ＤＬのプリチャージレベルＶ　ｃ　ｃ／２が得られる。

センスアンプＳＡは、代表として示されたＰチャネ／ｌ
／ＭＯ８ＦＥＴＱ２１　、Ｑ２３と、ＮチャネルＭＯ８
ＦＥＴＱ２０　、Ｑ２２とからなる。すなわち、センス
アンプＳＡは、ＭＯ８ＦＥＴＱ２０とＱ２１からなるＣ
ＭＯＳインバータと、ＭＯ８ＦＥＴＱ２２とＱ２３から
なるＣＭＯＳインバータとの入出力を互いに結合して構
成されるＣＭＯＳラッチ回路で構成され、その一対の入
出力ノードが上記相補データ線ＤＬ　、ＤＬに結合され
ている。また、°上記ラッチ回路には、特に制限されな
いが、並列形態のＰチャ・ネルＭＯ８ＦＥＴＱ２６゜Ｑ
２７を通して電源電圧Ｖｃｅが供給され、並列形態のＮ
チャネルＭＯ８ＦＥＴＱ２４　、Ｑ２５を通して回路の
接地電圧Ｖｓｓが供給される。これらのパワースイッチ
ＭＯ８ＦＥＴＱ２４　、Ｑ２５及びＭＯ８ＦＥＴＱ２６
　、Ｑ２７は、同じメモリマット内の他の同様な行に設
けられ九ラッチ回路に対して共通に用いられろ。言い換
えるならば、同じメモリマット内のラッチ回路における
Ｐチャネ／Ｌ／ＭＯ８ＦＥＴとＮチャネルＭＯＳ　Ｆ　
Ｅ　Ｔとはそれぞれそのソースが共通接続される。

上記ＭＯ８ＦＥＴＱ２４　、Ｑ２６のゲートには、動作
サイクルではセンスアンプＳＡを活性化させる相補タイ
ミングパルスφｐａｌ　、φｐａｌが印加され、ＭＯ８
ＦＥＴＱ２５　、Ｑ２７のゲートには、上記タイξング
バルスφｐａｌ　ｌφｐａｌ　より遅れた、相補タイミ
ングパルスφｐａ２　、φｐａ２が印加される。このよ
うにすることによって、センスアンプＳＡの動′作は２
段階に分けられる。タイミングノくルスφｐａｌ、φｐ
ａｌが発生されたとき、すなわち第１段階においては、
比較的小さいコンダクタンスを持つＭＯ８ＦＥＴＱ２４
及びＱ２６による電流制限作用によって、メモリセルか
らの一対のデータ線間に与えられ九微小読み出し電圧は
不所望なレベル変動を受けることなく増幅される。上記
センスアンプ８人での増幅動作によって相補データ線電
位の差が大きくされた後、タイミノグツくルスφｐａｎ
ｔφｐａ２が発生されると、すなわち第２段階になると
、比較的大きなコンダクタンスを持つＭＯ８ＦＥＴＱ２
５　、Ｑ２７がオン状態にされる。センスアンプＳＡの
増幅動作は、ＭＯ３ＦＥＴＱ２５．Ｑ２７がオン状態に
されることによって速くされる。このように２段階に分
けて、センスアンプＳＡの増幅動作を行わせることによ
りて、相補データ線の不所望なレベル変化を防止しつつ
、データ線の高速読み出しを行うことができる。

メモリセルＭＣからデータ線ＤＬに与えられた電位がプ
リチャージ電圧Ｖｃｃ／２より高い（低い）場合、セン
スアンプＳＡはその電位を電源電位Ｖｃｃ　　（接地電
位Ｖｓｓ）とする。センスアンプＳＡの差動的な増幅動
作の結果、最終的に、相補データ線ＤＬ　、ＤＬの電位
は、一方が電源電位Ｖｃｃ、他方が接地電位Ｖｓｓとさ
れる。

ロウアドレスデコーダＲ−ＤＣＲは、１本のワード線を
選択する念めの選択信号を形成してメモリセルのアドレ
ッシングを行う。すなわち、ロウアドレスデコーダＲ−
ＤＣＲは、後述するロウアドレスバッファＲ−ＡＤＨか
ら供給される内部相補アドレス信号ａｘｏ−ａｘｉ　を
解読し、ワード線選択タイミング信号φＸに同期して所
定のワード線の選択動作を行う。

このワード線選択タイミング信号φＸは、後述するタイ
ミング制御回路ＴＣに含まれる昇圧回路（第１図に示さ
れる）により形成される。タイミング信号φＸが電源電
圧Ｖｃｃよりも高い電圧レベルなので、メモリセルへの
書込みあるいは再書込みにおけるハイレベルが低下して
しまうのを防止できるとともｋ、メモリセルからの情報
読み出し時に高速にしかも効率よく信号をデータ線に伝
達できる。

ロウアドレスバッファＲ−ＡＤＢは、ロウアドレススト
ローブ信号ＲＡＳに基づいてタイミング制御回路ＴＣに
おいて形成され友タイミング信号φａｒｋ同期して外部
端子ＡＯ〜Ａｉから供給され几ロウアドレス信号ＡＸｏ
−ＡＸｉを取込む。

アドレス信号ＡＸｏ−ＡＸｉから、ロウアドレスバッフ
ァＲ−ＡＤＢは、アドレス信号ＡＸｏ−ＡＸｉと同相の
内部アドレス信号ａｘｏ　−ａｘｉ　と、逆相の内部ア
ドレス信号ａｘｏ　−ａｘｉ　　（これらを合せて内部
相補アドレス信号ａｘｏ〜ａｘｉ　と言う）とを形成す
る。

カラムスイッチＣ−５Ｗは、代表として示されているＭ
Ｏ８ＦＥＴＱ２８　、Ｑ２９のように、相補データ線Ｄ
Ｌ　、ＤＬと共通相補データ線ＣＤ。

ＣＤを選択的に結合させる。これらのＭＯ８ＦＥＴＱ２
８．Ｑ２９のゲートには、カラムデコーダＣ−ＤＣＲか
らの選択信号が供給される。

カラムデコーダＣ−ＤＣＲは、１本のデータ線を選択す
るためのデータ線選択信号を形成し、カラムスイッチＣ
ＷＶｃ供給する。すなわち、カラムアドレスデコーダＣ
−ＤＣＲは、後述するカラムアドレスバッファＣ−ＡＤ
Ｈから供給される内部相補アドレス信号ａｙｏ〜ａｙｉ
を解読し、データ線選択タイミング信号φｙに同期して
所定のデータ線の選択動作を行う。

このデータ線選択タイミング信号φｙは、タイミング制
御回路ＴＣにおいて形成されるが、タイミング信号φＸ
とは異なり電源電圧ｖＣＣより高い電圧レベルとはされ
ない。

カラムアドレスバッファＣ−ＡＤＢは、カラムアドレス
ストローブ信号ＣＡＳに基づいてタイミング制御回路Ｔ
Ｃにおいて形成されたタイミング信号φａｃに同期して
外部端子Ａｏ−Ａｉから供給されたカラムアドレス信号
ＡＹｏ−ＡＹｉを取込む。アドレス信号ＡＹｏ〜ＡＹｉ
から、カラムアドレスバッファＣ−ＡＤＢは、アドレス
信号ＡＹｏ−ＡＹｉ　と同相の内部アドレス信号ａｙ。

〜ａｙｉと、逆相の内部アドレス信号ａｙｏ〜ａｙｉ（
これらを合せて内部相補アドレス信号ａｙｏ〜ａｙｉ　
と言う）とを形成する。

読み出し動作においてデータ出力バッファＤＯＢはその
タイミング信号φｒｗによって動作状態にされ、これに
含まれて共通相補データ線ＣＤ。

ＣＤの信号を受るメインアンプの出力信号を増幅して外
部（データ出力）端子Ｄｏｕｔから送出する。

書込み動作において、上記タイミング信号φｒｗＫよっ
てデータ出力バッ７アＤＯＢの出力はノ）イインピーダ
ンス状態にされる。書込み動作において、データ人力バ
ッファＤＩＲは、そのタイミング信号φｒｗによって動
作状態にされ、外部（データ入力）端子Ｄｉｎから供給
された書込み信号に従り九相補書込み信号を上記共通相
補データ線ＣＤ、ＣＤに伝える。これにより、選択され
たメモリセルへの書込みが行われる。なお、読出し動作
において、上記タイミング信号φｒｗによってデータ人
力バッファＤＩＲの出力はハイインピーダンス状態属さ
れる。

タイミング制御回路ＴＣは、外部端子から供給されたロ
ウアドレスストローブ信号ＲＡＳ、カラムアドレススト
ローブ信号ＣＡＳおよびライトイネーブル信号ＷＥを受
け、上記代表として例示的に示され几タイミング信号の
他、メモリ動作に必要な他の各種タイミング信号を形成
する。

電圧発生回路ＶＧは、公知の構成であり、外部端子から
供給される正極性の電源電圧Ｖｃｃから負の極性の基板
バイアス電圧ｖＢＢを発生する。

基板バイアス電圧ＶＳＳは、ＮチャネルＭＯ８ＦＥＴに
共通の基体ゲートであるＰ−型半導体基板に供給される
。なお、ＰチャネルＭＯ８ＦＥＴはＮ−型ウェル領域内
に形成され、このウェル領域には、例えば、電源電位Ｖ
ｃｃが供給される。

上記のようにＭＯ８ＦＥＴＱｍとキャパシタＣｓとから
なるダイナミック型メモリセルへの書込み動作において
、キャパシタＣｓにフルライトを行う几め、言い換える
ならば、ＭＯ８ＦＥＴＱｍ等のしきい値電圧によりキャ
パシタＣｓへの書込みハイレベルのレベル損失が生じな
いようにする九め、ワード線プートストラップ回路（第
１図）が設けられる。このワード線プートストラップ回
路は、タイミング信号ｄｒｌ　とその遅延信号ｄｒ２を
用いて、ワード線選択タイミング信号φＸのハイレベル
を電源電圧Ｖｃｃ以上の高レベルとする。

すなわち、信号φＸのハイレベルは、外部端子から供給
されるＩＣの動作電圧Ｖｃｃ以上のレベルとされる。ま
た、信号φＸのハイレベルは、外部端子から供給される
ＩＣの動作の九めの２つの固定電位（つまり電源の電位
）のうちの絶体値的に大きい方の電位より高くされる。

この実施例では、信号φＸのハイレベルは、接地電位Ｖ
ｓｓに対して正の極性の電位Ｖｃｃよりも高くされる。

あるいは、信号φＸのハイレベルは、メモリセルのアド
レス選択用ＮチャネルＭＯ８ＦＥＴにおいて、そのドレ
イン（ドレインは多数キャリアが到達する端子）電圧よ
りゲート電圧が高くなるように、高くされる。

第１図には、上記タイミング制御回路ＴＣのワード線選
択タイミング信号発生回路に含まれる昇圧回路の一実施
例の回路図が示されている。

この昇圧回路は、ロウアドレスストローブ信号ＲＡＳに
基づいて形成され几これと同相の内部タイミング信号ｒ
ａｓ人を受け、電源電圧Ｖｃｃより高い出力電圧とされ
ｔワード線選択タイミング制御回路を形成する。

ロウアドレスストローブ信号ＲＡＳに基づいて形成され
る内部タイミング信号ｒａｓ　Ａは、その遅延信号ｄｒ
ｌを形成するための直列形態の奇数個のインバータ回路
Ｎ４〜Ｎ６に伝えられる。上記タイミング信号ｒａｓ　
Ａは、また、その遅延信号ｄｒ２を形成するための直列
形態の奇数個のインバータ回路Ｎ１〜Ｎ３に伝えられる
。これらのインバータ回路Ｎ１〜Ｎ３から成る遅延回路
の遅延時間は、インバータ回路Ｎ４〜Ｎ６から成る遅延
回路の遅延時間より大きくされる。

遅延信号ｄｒ２は、ＰチャネルＭＯ８ＦＥＴＱ５のゲー
トと、ＮチャネルＭＯ８ＦＥＴＱ９のゲートにそれぞれ
供給される。上記ＭＯ８ＦＥＴＱ５は、上記遅延信号ｄ
ｒ２を受けて、レベルＩＪ　ミッタ用ＭＯ８ＦＥＴＱ６
を介して電源電圧Ｖｃｃをブースト容量ｃｐｔの入力側
電極に伝える。上記容量Ｃｐｌは、この実施例では、メ
モリセルＭＣの容量素子Ｃｓと同一構造とされる。容−
３１ｃｐｌの入力側電極は、例えばＰ−型半導体基板内
に形成されたＮ型半導体領域であり、出力側電極は、例
えば基板上に形成され次長結晶シリコン膜である。容量
Ｃｐｌの構造は、公知の種々の構造であってよい。上記
ＭＯ８ＦＥＴＱ９は、上記容量Ｃｐｌの入力側電極と回
路の接地電位点との間に設けられる。上記ＭＯ８ＦＥＴ
Ｑ６のゲートには、ダイオード形態のＮチャネルＭＯ８
ＦＥＴＱ７を介して基準電圧ＶＣが供給される。上記Ｍ
Ｏ８ＦＥＴＱ６のゲート電圧を上記基準電圧（固定電圧
）ＶＣＶＣより制限するため、上記ＭＯ８ＦＥＴＱ６の
ゲートには、上記基準電圧ＶＣに向かって電流を流すダ
イオード形態のＮチャネルＭＯ８ＦＥＴＱ８が設けられ
る。上記基準電圧ＶＣは、電源電圧Ｖｃｃと回路の接地
電位との間に設けられる直列形態のＮチャネルＭＯ８Ｆ
ＥＴＱＩ　５〜Ｑ１８によって形成される。ＭＯ８ＦＥ
ＴＱ１５は、そのコンダクタンスが他のＭＯ８ＦＥＴＱ
Ｉ　６ないしＱｌＢに比べて十分小さくされ、ＭＯ８Ｆ
ＥＴＱ１６〜Ｑ１８はそれぞれしきい値電圧ｖｔｈを持
つようにされる。これにより、上記基準電圧ＶＣは、上
記直列形態のＭＯ８ＦＥＴＱｉ　６ないしＱｌＢの合成
しきい値電圧（３Ｖｔｈ）のような定電圧にされる。直
列接続されるＭＯＳＦＥＴの数を変えることによって、
基準電圧ＶＣの値は他の値に設定できる。上記レベル制
限用のＭＯ８ＦＥＴＱ６の両端と回路の接地電位点との
間には、リセット用のＮチャネＮＭＯ８ＦＥＴＱ１０お
よびＱｌｌが設けられる。これらのＭＯＳ　Ｆ　Ｅ　Ｔ
ＱＩＯおよびＱｌｌのゲートには、プリチャージ信号ｐ
Ｃが供給される。

ブースト容量Ｃｐｌの出力側電極と電源電圧Ｖｃｃの間
には、プリチャージ用ＭＯ８ＦＥＴＱ１が設けられる。

このＭＯ８ＦＥＴＱＩのゲートには、ダイナミック型Ｒ
ＡＭが非選択状態〔信号ＲＡＳがハイレベル〕の時にハ
イレベルとなるプリチャージ信号ｐｃが供給される。上
記ブースト容量Ｃｐｌの出力側電極から得られる電圧は
、ＰチャネルＭＯ８ＦＥＴＱ２およびＮチャネルＭＯ８
ＦＥＴＱ３により構成される出力用のＣＭＯＳインバー
タ回路の動作電源電圧としてＭＯ８ＦＥＴＱ２のソース
に供給される。ＭＯ８ＦＥＴＱ２のドレインから前記ワ
ード線選択タイミング信号φＸが出力される。ＭＯ８Ｆ
ＥＴＱ２とＱ３の間には、上記昇圧されたワード線選択
タイミング信号φＸがＮチャネルＭＯ８ＦＥＴＱ３のド
レインに加わるのを防止する九め、そのゲートに電源電
圧Ｖｃｃが定常的に供給されｅＮチャネルＭＯ８ＦＥＴ
Ｑ４が設けられる。これにより、ＭＯ８ＦＥＴＱ３のゲ
ート絶縁膜の破壊、ホットキャリアの発生が抑えられる
。

特に制限されないが、ＰチャネルＭＯ８ＦＥＴＱ２が形
成されるＮ型ウェル領域、言い換えるならば、そのチャ
ネル領域は、他のＰチャネル間Ｏ８ＦＥＴと異なり、上
記ＭＯ８ＦＥＴＱ２のソース電極（ブーストラップ容：
１Ｃｐｌの他方の電極側）に結合される。これにより、
昇圧されたタイミング信号φＸと同一レベルの電圧がＭ
Ｏ８ＦＥＴＱ２のチャネルに印加されるので、高速に昇
圧され几タイミング信号φＸを出力できる。

特に制限されないが、電源電圧ＶｃｃとＭＯ８ＦＥＴＱ
２のドレイン、すなわち昇圧回路の出力端子（φＸ）と
の間には、ＮテヤネＮＭＯ８ＦＥＴＱ１２〜Ｑ１４およ
びブースト容量Ｃｐ２により構成される電圧補充回路が
設けられる。この電圧補充回路は、内部タイミング信号
ｒａｓ　Ａより所定の時間遅れた内部タイミング信号ｒ
ａｓ　Ｂにより動作状態とされ、発振信号Ｏ８Ｃを受け
ろブースト容量Ｃｐ２による高電圧を出力端子φｘＫ供
給する。

発振信号Ｏ８Ｃは、特に制限されないが、基板バイアス
電圧発生回路ＶＧを構成する発振回路の発振出力が供給
される。このため、電圧発生回路ＶＧは、例えば、この
明細書にｒｅｆｆｅｒｅｎｃｅとしてｃｉｔｅされる米
国特杵出願号７６３．６１５　に示される構成とされ、
所定の信号をブースト容量Ｃｐ２に供給する。発振信号
Ｏ８Ｃがロウレベルのとき、ＭＯ８ＦＥＴＱＩ　２とＱ
１３を介して容量Ｃｐ２にプリチャージがなされる。発
振信号ＯＣ８がハイレベルにされることによって容量Ｃ
ｐ２の出力側電極に発生する昇圧電圧は、ＭＯＳ　Ｆ　
ＥＴＱ１４を介して上記昇圧回路の出力端子（φＸ）に
伝えられる。上記容量Ｃｐ２は、その容量値が小さく形
成されることによって、上記昇圧回路の出力電圧、言い
換えるならば、ブースト製置Ｃｐｌの出力側電極におけ
る電圧がリーク電流によりレベル低下する分を補償する
程度の電流供給能力を持つようにされる。これＫより、
ダイナミック型ＲＡＭが選択状態とされる間、ワード線
選択タイミンク信号φＸの電圧レベルがリーク等により
低下するのを防いでいる。

タイミング信号φＸは、第２図に示すように、ロウアド
レスデコーダＲ−ＤＣＨに供給される。

第３図には、上記ロウアドレスデコーダＲ−ＤＣＲの一
実施例の回路図が示されている。ロウアドレスデコーダ
Ｒ−ＤＣＲは、特に制限されないが、ロウデコーダＲ−
ＤＣＲＩとＲ−ＤＣＲ２との組み合わせによって構成さ
れる。第３図には、第１及び第２のデコーダＲ−ＤＣＲ
Ｉ及びＲ−ＤＣＲ２の１単位回路が代味として示されて
いる。

第３図に示す回路は、ワード１１１４本（ＷＯ−Ｗ３）
に対応する回路である。

ロウデコーダを２分割することによって、第２０ウデコ
ーダＲ−ＤＣＲ２のピッチ（間隔）とワード線のピッチ
とを合わせることができる。その結果、無駄な空間が半
導体基板上に生じない。

第１デコーダＲ−ＤＣＲＩは、２ピツトの内部相補アド
レス信号ａｘｏ　、ａｘｌに基づいて４通りのワード線
選択タイミング信号φｘＯＯ、φｘｏ１　。

φｘｌＯ及びφｘｌｌを形成する。特に制限されないが
、タイミング信号φｘｏＯは、アドレス信号ａＸＯ及ヒ
ａ　ｘ　１　カロウレベル（ａｘＯとａｘｌｂ”ｓハイ
レベル）にされているとき、タイミング信号φＸに同期
してハイレベルにされる。同様に、タイミング信号φｘ
ｏ１．φｘ１０．φｘｌｌは、それぞれ、アドレス信号
ａｘＯ及びａｘｌ、ａｘｏ及び５ｄ、ａＸＯ及びａｘｌ
がハイレベルにされているときタイミング信号φＸに同
期してハイレベルにされる。

例えば、内部アドレス信号ａｘＯとａｘｌは、第１デコ
ーダの単位回路の２人力ＮＡＮＤゲート（）ｌに入力さ
れる。ゲートＧ１の出力は、一方でＣＭＯＳインバータ
Ｎ７及びＮチャネｌｖＭＯ８ＦＥＴＱ３０を通・してＮ
チャネルＭＯＳ　Ｆ　Ｅ　ＴＱ３２のゲートに供給され
、他方でＣＭＯＳインバータＮ７及びＮ８を通してＮチ
ャネルＭＯ８ＦＥＴＱ３４のゲートに供給される。従っ
て、タイミング信号φＸの印加される端子と接地電位と
の間に直列接続され−ｆｔ：、ＭＯ８ＦＥＴＱ３２とＱ
３４とは、相補的なスイッチ動作をする。これにより、
信号ａＸＯと５０とが共にハイレベルのとき、タイミン
グ信号φＸのハイレベルに応じて、信号φｘｏＯがハイ
レベルとなる。これに先立ち、ＮチャネルＭＯ８ＦＥＴ
Ｑ３１により、チップの非選択期間つまりプリチャージ
信号ＰＣのハイレベル期間に、ＭＯ８ＦＥＴＱ３２のゲ
ートの電位は、Ｖｃｃ　−Ｖｔｈ　　（Ｖｔｈ　はＭＯ
８ＦＥＴＱ３　ｘの１．きい値電圧）にプリチャージさ
れる。なお、そのゲートに電源電圧Ｖｃｃが供給されｍ
ＮチャネルＭＯ８ＦＥＴＱ３３がＭＯ８ＦＥＴＱ３２と
Ｑ３４との間に直列に接続されることに゛より、信号φ
Ｘの高い電位が、直接ＭＯ８ＦＥＴＱ３４のドレインに
印加されることを避けている。これにより、ＭＯ３ＦＥ
ＴＱ３４におけろゲート絶縁膜等の破壊、ホットキャリ
アの発生が抑えられる。

信号φｘｏ１〜φｘｌｌのための単位回路ＵＲ−ＤＣＲ
Ｉも同様の構成とされる。

４通りに変換されたワード線選択タイミング信号φｘＯ
Ｏ、φｘＯ１、φｘｌＯ及びφｘｌｌは、伝送ゲートＭ
Ｏ８ＦＥＴＱ３５　、Ｑ３６　、Ｑ３７及びＱ３８を介
してメモリアレイＭ−ＡＲＹのワード線ｗｏ　、Ｗｌ　
、Ｗ２及びＷ３に伝えられる。ＭＯ３ＦＥＴＱ３５　、
Ｑ３６　、Ｑ３７及びＱ３８のゲートには、第２デコー
ダＲ−ＤＣＲ２の１つの単位回路ＵＲ−ＤＣＲ２の出力
信号が、共通に、供給される。

第２デコーダの各単位回路には、残りの内部アドレス信
号ａｘ２〜ａｘｉが所定の組合せ、例えば信号ａｘ２〜
ａｘｉの組合せで供給される。単位回路ＵＲ−ＤＣＲ２
は、そのゲートに信号ａｘ２〜ａｘｉを受ける、互いに
直列接続されたＮチャネルＭＯ８ＦＥＴＱ３９〜Ｑ４２
と、互いに並列接続されたＰチャネルＭＯ８ＦＥＴＱ４
３〜Ｑ４６とからなる。このＣＭＯ８回路はＮＡＮＤゲ
ートとして働き、４本のワード線（ＷＯ−Ｗ３）の選択
信号を形成する。このＮＡＮＤ回路の出力は、ＣＭＯＳ
インバータＮ９で反転され、Ｎチャネル型のカットＭＯ
３ＦＥＴＱ４７〜Ｑ５０を通して、スイッチ回路として
のＮチャネル型の伝送ゲートＭＯ８ＦＥＴＱ３５〜Ｑ３
８のゲートに伝えられる。カットＭＯ８ＦＥＴＱ４７〜
Ｑ５０のゲートには、電源電圧Ｖｃｃが印加される。ま
九、特に制限されないが、各ワード線と接地電位Ｖｓｓ
　との間には、ディスチャージＭＯ８ＦＥＴＱ５１〜Ｑ
５４が設けられ、そのゲートに上記ＮＡＮＤ回路の出力
が供給される。

伝送ゲートＭＯ８ＦＥＴＱ３５〜Ｑ３８の各ゲートと電
源電圧Ｖｃｃとの間には、プリチャージＭＯ８ＦＥＴＱ
５５〜Ｑ５８がそれぞれ設けられる。これにより、伝送
ゲートＭＯ８ＦＥＴＱ３５〜Ｑ３８のゲート電位は、プ
リチャージ信号ＰＣのハイレベルにより、ワード線Ｗの
選択に先立って、Ｖｃｃ−Ｖｔｈ　（ＶｔｈはＭＯ８Ｆ
ＥＴＱ５５〜Ｑ５８のしきい値電圧）にプリチャージさ
れる。

この実施例の動作は、基本的には、公知のダイナミック
ＲＡＭと同一である。従って、第１図の昇圧回路の動作
及びワード線選択動作が第４図を用いて、主として説明
される。

ダイナミック型ＲＡＭが非選択状態の時は、口ウアドレ
スストロープ信号ＲＡＳおよびプリチャージ信号ｐｃが
ハイレベルとされる。この九め、ＭＯ，５ＦＥＴＱ１０
およびＱｌｌとプリチャージＭＯ８ＦＥＴＱＩがオン状
態にされて、ブースト容ｔ　′Ｃｐ１は、電圧Ｖｃｃ　
−Ｖｔｈ　　（Ｖｃｃは電源電圧、Ｖｔｈ　はＭＯ８Ｆ
ＥＴＱ１のＬきい値電圧）にプリチャージされる。ＭＯ
８ＦＥＴＱＩＯにより、ＭＯ８ＦＥＴＱ５とＱ６との接
続ノードに蓄積され比電荷はディスチャージされる。信
号ＲＡＳのハイレベルに応じた内部信号ｒａｓ　Ａのｐ
ウレペリにより、ＭＯ８ＦＥＴＱ５とＱ２はオフ状態に
、ＭＯ８ＦＥＴＱ９とＱ３はオン状態にされる。したが
って、ワード線選択タイミング信号φＸはロウレベルと
される。

信号ｐｃのハイレベ／Ｉ／により、同様に、ＭＯ５ＦＥ
ＴＱ３１及びＱ５５〜Ｑ５８がオン状態にされる。これ
により、信号φＸのロウレベルが、ＭＯ８ＦＥＴＱ３２
及びＭＯ８ＦＥＴＱ３５〜Ｑ３８を通して、各ワード線
ＷＯ−Ｗ３に供給される。

ダイナミックＲＡＭが選択状態にされると、これに応じ
てプリチャージ信号ｐｃはロウレベルにされ、上記ＭＯ
８ＦＥＴＱＩ（ｌよびＱｌｌとプリチャージＭＯ８ＦＥ
ＴＱＩがオフ状態にされる。

上記ダイナミックＲＡＭは、ロウアドレスストローブ信
号ＲＡＳのロウレベルにより選択状態にされるものであ
り、このロウレベルによりロウ系の内部タイミング信号
ｒａｓ　Ａはハイレベルにされる。

この内部タイミング信号ｒａｓ　Ａのハイレベルにより
、その遅延信号ｄｒｌが先にロウレベルとなり、ＭＯ８
ＦＥＴＱ２がオン状態、ＭＯ８ＦＥＴＱ３がオフ状態と
なる。上記ＭＯ８ＦＥＴＱ２のオン状態により、ワード
線選択タイミング信号φＸは、ブースト容量Ｃｐｌのプ
リチャージ電圧（Ｖｃｃ＝ｖ　ｔｈ）に従ったハイレベ
ｋ　（Ｖｃｃ−Ｖｔｈ）に立ち上がる。遅延信号ｄｒｌ
より遅れて遅延信号ｄｒ２がロウレベルとなると、ＭＯ
８ＦＥＴＱ５がオン状態となり電源電圧Ｖｃｃに立ち上
がる入力信号を形成する。しかしながら、ＭＯ８ＦＥＴ
Ｑ６は、そのゲートに上記基準電圧ｖｃ−ｖｔｈ　（ｖ
ｔｈはＭＯ８ＦＥＴＱ７のしきい値電圧）が供給される
ことによってオン状態にされるものである。上記ＭＯ８
ＦＥＴＱ５のオン状態によって伝えられるハイレベルの
信号によってＭＯ５ＦＥＴＱ６には、セルフブートスト
ラップがかかりそのゲート電圧が上昇しようとする。し
かし、ＭＯ８ＦＥＴＱ８が設けられているため、ＭＯ８
ＦＥＴＱ６のゲート電圧性、ＶＣ＋Ｖｔｈ　（Ｖｔｈ　
Ｇ！、ＭＯ８ＦＥＴＱ８のしきい値電圧）にレベルクラ
ンプされる。

し九がって、ＭＯ８ＦＥＴＱ６を介してブースト容量Ｃ
ｐｌの入力側電極に伝えられるハイレベルの信号は、そ
のゲート電圧からしきい値電圧ｖｔｈを差し引い九電圧
ＶＣに制限される。このため、ブースト容量ｃｐ１の出
力側電極には、上記電圧ＶＣにプリチャージ電圧（Ｖｃ
ｃ−Ｖｔｈ）を加えた昇圧電圧が得られる。上記のよう
に基準電圧ＶＣが約ａｖｔｈのときには、昇圧電圧は、
約Ｖｃｃ　＋２Ｖｔｈ　となる。これにより、信号φＸ
はハイレベル電圧（Ｖｃｃ−Ｖｔｈ）がさらに高い電圧
（Ｖｃｃ十ｖｔｈ）にされる。昇圧回路の能力、つまり
容量Ｃｐｌの両方の電極に所定のタイミングで電源電圧
を供給して得られる昇圧電圧とは独立に、昇圧回路の出
力電圧が決定される。つまり、昇圧回路の出力は、その
昇圧の能力以下とされる。

このように昇圧電圧が制限されろことによって、その出
力側（ＭＯ８ＦＥＴＱＩ　２〜Ｑ１４およびデコーダＵ
Ｒ−ＤＣＲ１のＭＯＳＦＥＴ）に設けられる回路素子の
高電圧による破壊を防止することができる。昇圧回路を
構成する回路素子（ＭＯ８ＦＥＴＱ２〜Ｑ４）の破壊も
防止できる。上記のような電圧制限を行う友めの回路素
子であるＭＯ８ＦＥＴＱ６にかかる電圧は、電源電圧以
下の低い電圧であるため、電圧制限用の回路素子が破壊
されるおそれはない。

信号ＲＡＳのロウレベルへの立下がりに同期して、ロウ
アドレス信号ＡＸＯ〜ＡＸｉが取込まれ、内部アドレス
信号ａＸＯ〜ａｘｉが形成される。

内部アドレス信号ａＸＯとａｘｌがハイレベルである場
合、ワード線選択タイミング信号φＸのハイレベルに同
期して１つのワード線選択タイミング信号φｘ００がハ
イレベルに立ち上がる。この時上記ＭＯ８ＦＥＴＱ３２
のチャネルが信号φｘ００のハイレベルにされることに
よって、すでにノ・イレベルにプリチャージされてい友
ゲート電圧はセルフブートストラップ作用によって高レ
ベルに持ち上げられる。これによって、信号φｘＯＯは
、レベル損失なく（信号φＸと同一レベルに昇圧され）
ＭＯ８ＦＥＴＱ３５に伝えられる。この時、上記昇圧さ
れたＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　３２のゲート電圧によ
ってＭＯ８ＦＥＴＱ３０は、そのゲートに電源電圧Ｖｃ
ｃが供給されるにもかかわらずオフ状態にされる。この
ようなＭＯ８ＦＥＴＱ３０のオフ状態によって、上記昇
圧された電圧が単位回路側の寄生容量との電荷分散によ
り低下させられてしまうことを防ぐことができる。

信号φＸの昇圧レベルが制限されるので、ＭＯ５ＦＥＴ
Ｑ３２とＱ３３のゲート絶縁膜の破壊が防止できる。ま
た、信号φＸのレベルの制御及びＭＯ８ＦＥＴＱ３３に
より、ＭＯ８ＦＥＴＱ３４の同様の破壊及びホットキャ
リアの発生等を防止できる。

一方、非選択の第１デコーダの単位回路ＵＲ−ＤＣＲＩ
の出力φｘＯ１〜φｘｌｌはロウレベルとされる。この
時、ＭＯ８ＦＥＴＱ３２に相当するＭＯＳＦＥＴはオフ
状態とされるので、そのゲートとドレイン間に高い電圧
（信号φＸのレベルそのまま）が印加され、そのドレイ
ンと基板間にも高い電圧（信号φＸのハイレベル電位の
絶対値と基板バイアス電圧Ｖｌｌｆｌの絶対値の和）が
印加される。しかし、この実施例では、信号φＸの昇圧
レベルが制限されるので、ＭＯ８ＦＥＴＱ３２に相当す
るＭＯＳＦＥＴのゲート絶縁膜及び接合の降伏が防止で
きる。

内部アドレス信号ａｘ２〜ａｘｉがハイレベルである場
合、第２デコーダの一つの単位回路ＵＲ−Ｄ　ＣＲ２の
出力がロウレベルとされる。これにより、ＭＯ８ＦＥＴ
Ｑ５１〜Ｑ５４がオフ状態とされ、かつ、ＭＯ８ＦＥＴ
Ｑ３５〜Ｑ３８のゲートにハイレベルが供給される。こ
れにより、ワード線ＷＯ〜Ｗ３にそれぞれ、信号φｘｏ
Ｏ〜φｘ０１が伝送される。すなわち、ワード線Ｗ１〜
Ｗ３はロウレベルとされる。一方、ＭＯ８ＦＥＴＱ３５
において、ＭＯ８ＦＥＴＱ３２でのセルフブートストラ
ップ作用と同様の作用が生じることにより、ワード線Ｗ
Ｏには、信号φｘ００　がレベル損失なく伝えられる。

この結果、選択されたワード線ＷＯには、昇圧されｔ信
号φＸが、レベル損失なく、伝えられろ。この時、ＭＯ
８ＦＥＴＱ４７は、ＭＯ８ＦＥＴＱ３０と同じ働きをす
る。

信号φＸの昇圧レベルが制限されるので、ＭＯ８ＦＥＴ
Ｑ３５のゲート絶縁膜の破壊及び接合降伏が防止できる
。

一方、非選択の第２デコーダの単位回路ＵＲ−ＤＣＲ２
の出力はハイレベルとされる。この時、ＭＯ８ＦＥＴＱ
３５に相当するＭＯＳＦＥＴはオフ状態とされるので、
そのゲートとドレイン間に高い電圧（信号φＸのレベル
そのまま）が印加され、そのドレインと基板間にも高い
電圧（信号φＸの電位の絶対値と基板バイアス電圧ＶＥ
Ｒの絶対値の相）が印加される。しかし、この実施例で
は、信号φＸの昇圧レベルが制限されるので、ＭＯ８Ｆ
ＥＴＱ３５に相当するＭＯＳＦＥＴのゲート絶縁膜及び
接合の降伏が防止できる。ＭＯ８ＦＥＴＱ５１〜Ｑ５４
のオンにより、ワード線Ｗは、その非運時に、接地電位
とされる。

信号ＲＡＳの立下がりから所定の時間だけ遅れて、カラ
ムアドレスストローブ信号ＣＡＳ　　（図示せず）が立
下がる。これに同期して取込まれたアドンス信号ＡＹＯ
−ＡＹｉに基づいて、１つのカラムスイッチ、例えばＭ
Ｏ８ＦＥＴＱ２８とＱ２９が選択される。これにより、
一対の相補データ線ＤＬ　、ＤＬが共通データ線ＣＤ　
、ＣＤに接続される。

ライトイネーブル信号ＷＥのロウレベル又はハイレベル
に従って、入力バッファＤＩＲ又は出力バッファＤＯＢ
が動作状態にされる。これにより、データ入力端子Ｄｉ
ｎに供給され友データが選択され几メモリセルＭＣに書
込まれるか、ま几は、選択され几メモリセルＭＣのデー
タがデータ出力端子Ｄｏｕｔに出力される。

本発明によれば、次の効果が得られる。

（１）昇圧回路の出力信号が電源電圧以上であって、か
つ所定の値以下の電圧とされる。これにより、昇圧回路
の出力信号を受ける回路素子の破壊を防止することがで
きる。

（２）昇圧回路の昇圧され比出力電圧を得るために、そ
の電圧値が制限された信号を用いている。これにより、
出力電圧のレベルを確実に制限できる。

（３）　　昇圧回路を構成するブースト容量の入力側電
極にレベル制限された入力信号を供給することにより出
力側電極から得られる出力電圧を所定の電圧に制限する
ことができる。これにより、レベル制限用の回路素子に
は、電源電圧以下の低い電圧しか供給されないから、回
路素子の破壊を防止することができるという効果が得ら
れる。

（４）上記（３）項により、動作電圧範囲を拡大できる
高信頼性の半導体集積回路装置を得ることができるとい
う効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

たとえば、第５図の回路によって、電源電圧Ｖｃｃ以上
であって所定の電圧以下にされたワード線選択タイミン
グ信号φＸを形成してもよい。

第５図の昇圧回路では、ブースト容量Ｃｐｌの入力側電
極に供給されるブースト信号φｄｒがローレベルの時、
すなわち、ダイナミックｒｔＡＭの非選択状態において
、ブースト容ｊｌｃａｌの出力側電極がプリチャージＭ
Ｏ８ＦＥＴＱＩを介して電圧Ｖｃｃ　−Ｖ　ｔｈにプリ
チャージされる。すなわち、プリチャージ信号ｐｃのハ
イレベルによりＭＯ８ＦＥＴＱＩがオン状態となり、ブ
ースト容１ｃｐｌを電圧Ｖｃｃ−ＶｔｈＫプリチャージ
させる。ダイナミックＲＡＭが選択状態となり、ブース
ト信号φｄｒがハイレベルになると、ブースト容１ｃｐ
ｌの出力側電極の電位は、はぼ電源電圧Ｖｃｃの２倍の
電圧（２Ｖｃｃ−Ｖｔｈ）に押し上げられ、電源電圧よ
りも高い電圧の信号φＸが得られる。信号φｘのハイレ
ベルを制限するために、この例では、電圧制限手段が昇
圧回路の出力側に設けられる。

すなわち、第５図に示すように、ダイオード形態とされ
たＭＯ８ＦＥＴＱ５９およびＱ６０による出力電圧のレ
ベル制限回路が設けられる。これにより、信号φＸのハ
イレベルはＶｃｃ　＋　２　Ｖｔｈ（Ｖｔｈ＆！ＭＯ８
ＦＥＴＱ５９とＱ６０のり、きい値電圧）に制限される
。ダイオード形態のＭＯＳＦＥＴの数を変えることＫよ
りて、信号φＸのハイレベルの値を変えることができる
。

第１図の実施例の回路は、種々、変更可能である。例え
ば、基準電圧ＶＣを形成するための回路は、その消費電
流を小さくするため、チップ選択状態のときにのみ定電
圧を形成するようにするものでありてもよい。この几め
、例えばゲートに信号ＰＣの同相の信号を受けるＰチャ
ネルＭＯ３ＦＥＴが、電源電圧Ｖｃｃ　とＭＯ８ＦＥＴ
Ｑ１５との間に設けられる。基準電圧ＶＣの発生手段は
、公知の種々の手段を用いてもよい。また、この基準電
圧ＶＣは、ヒエーズ手段等を用いることにより製品の特
性に応じて適当な電圧に調整しうるものであってもよい
。また、昇圧回路の出力端子の電圧補充回路は、昇圧さ
れた出力タイミング信号が比較的短い期間だけ発生され
る場合、あるいはそのレベル低下が問題にされない場合
には省略するものであってもよい。遅延回路の構成や、
ブースト容量の周辺回路等、種々の形態を採ることがで
きる。

第１図の回路において、昇圧回路（ブースト容量Ｃｐｌ
）の入力側に設けられる電圧制限手段は、種々、変更可
能である。例えば、ＭＯ８ＦＥＴＱ１によるプリチャー
ジ動作のときに、ブースト容量Ｃｐ１の入力側電極に回
路の接地電位より高い電圧を加えることによって、実質
的な入力電圧のレベル制限を行うようにするものであっ
てもよい。

また、ＭＯ８ＦＥＴＱＩＶＣよってブースト容量Ｃｐｌ
の出力側電極にプリチャージされる電圧が適当な電圧制
限回路によって所定の電圧レベルに制限されてもよい。

昇圧回路は、ブースト容量をプリチャージしておいて、
それに実質的にレベル制限された入力電圧を加えろこと
によって電源電圧以上にされた電圧を得るようなもので
あれば何であってもよい。

本発明は、他の半導体メモリ、例えばスタティックＲＡ
Ｍにおいて、ワード線の電位の昇圧回路に有効である。

本発明は、半導体メモリに限らず、ブースト容量を用い
る昇圧回路を含む半導体集積回路装置に適用できろ。さ
らに、本発明は、ブースト容量を用いない昇圧回路を含
む半導体集積回路装置に適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

すなわち、ワード線選択タイミング信号を形成するため
の昇圧回路の出力電圧が、電圧制限手段を設けることに
よって電源電圧以上であって所定の電位以下とされるの
で、前記出力電圧を受ける回路素子の破壊を防止できる
。

【図面の簡単な説明】

第１図は、この発明をダイナミックＲＡＭのワード線選
択タイミング信号発生回路のｔめの昇圧回路に適用した
場合の一実施例を示す回路図、第２図は、第１図の昇圧
回路を含むダイナミックＲＡＭの一実施例を示すブロッ
ク図、第３図は、第２図のダイナミックＲＡＭのワード
線選択回路を示す回路図、 第４図は、第１図の回路の動作を説明するためのタイミ
ング図、 第５図は、この発明の他の実施例であるダイナミック型
ＲＡＭのワード線選択タイミング発生回路の昇圧回路を
示す回路図である。 Ｃｐｌ　、Ｃｐ２・・・ブースト容量、Ｎ１〜Ｎ６・・
・インバータ回路、ＭＣ・・・メモリセル、ＤＣ・・・
ダミーセル、ＣＷ・・・カラムスイッチ、ＳＡ・・・セ
ンスアンプ、ＡＲ・・・アクティブリストア回路、Ｒ−
ＤＣＲ・・・ロウデコーダ、Ｃ−ＤＣＲ・・・カラムデ
コーダ、Ｒ−ＡＤＢ・・・ロウアドレスバッファ、Ｃ−
ＡＤＢ・・・カラムアドレスバッファ、ＤＯＢ・・・デ
ータ出力バッファ、ＤＩＢ・・・データ人力バッファ、
ＴＣ・・・タイミング制御回路。 ／／−＋、 代理人　弁理士　　小　川　勝　男１゛第１図 第３図 ＶＩ−１− 第４図 菖５コ

Claims (1)

1. 【特許請求の範囲】 １、電源電圧以上であって第一の所定の電圧以下にされ
   た出力電圧を供給するための電圧発生手段であって、前
   記電源電圧以上の電圧を発生する昇圧手段と、前記電源
   電圧以上の電圧を第一の所定の電圧以下にする電圧制限
   手段からなる電圧発生手段を備えた半導体集積回路装置
   。 ２、前記電圧制限手段は、前記昇圧手段の出力側に設け
   られ、前記昇圧手段の出力を前記第一の所定の電圧以下
   に制限することを特徴とする特許請求の範囲第１項記載
   の半導体集積回路装置。 ３、前記電圧制限手段は、前記昇圧手段の入力側に設け
   られ、前記昇圧手段に供給される電圧を第二の所定の電
   圧以下に制限することによって、前記昇圧手段の出力を
   前記第一の所定の電圧以下に制限することを特徴とする
   特許請求の範囲第１項記載の半導体集積回路装置。 ４、電源電圧以上であって第一の所定の電圧以下にされ
   た出力電圧を供給するための電圧発生手段であって、前
   記電源電圧以上の電圧を発生する昇圧手段と、前記電源
   電圧以上の第一の所定の電圧以下にする電圧制限手段と
   、 第一の方向に延在された複数のワード線と、第二の方向
   に延在された複数のデータ線と、前記ワード線と前記デ
   ータ線との交点に対応して配置された複数のメモリセル
   とを含むメモリアレイと、 前記ワード線を選択するための第一選択手段と、 前記データ線を選択するための第二の選択手段とを備え
   、 前記電圧発生手段が前記第一選択手段に前記出力電圧を
   供給することによって、選択されたワード線の電位が、
   実質的に、前記出力電圧にされることを特徴とする半導
   体集積回路装置。 ５、前記第一選択手段は、第一選択回路、第二選択回路
   、前記第一選択回路と前記ワード線との間に接続され、
   そのゲートに前記第二選択回路の出力が供給されるＭＯ
   ＳＦＥＴとからなり、前記電圧発生手段の前記出力電圧
   は、前記第一選択回路に供給されることを特徴とする特
   許請求の範囲第４項記載の半導体集積回路装置。