JPS6196593A - ダイナミツク型ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野〕 この発明は、ダイナミック型ＲＡＭに閥するもので、例
えば、矢記憶容Ｐで高速化を図ったダイナミック型ＲＡ
Ｍに利用して有効な技術に凹するものである。

Ｃ１ｒ景技術〕 情報記憶用キャパシタとアドレス選択用のＭＯＳ　Ｆ　
Ｅ　Ｔとで構成された１ＭＯ３型メモリセルを用いたダ
イナミック型ＲＡＭにおいては、上記アドレス選択用Ｍ
ＯＳ　Ｆ　ＥＴのゲートに結合されるワード線の選択レ
ベルを電源電圧以上に昇圧するツートスｌ−ラップ回路
が設けられる。この理由は、上記メモリセルにおけるア
ドレス選択用ＭＯＳＦＥＴのゲート（ワード線）レベル
を電源電圧以上に高くして、記憶用キャパシタへの書込
みあるいは再書込みハーイレベルが上記ＭＯＳＦＥＴの
しきい値電圧により低下してしまうのを防止すること、
及びメモリセルからの情報読み出し時に、高速にしかも
効率よく信号をデータ線に伝達するためである。

上記−１゛−トストランプ回路として、ワード線選択タ
イミング先住回路の出力によりブートストラップ容ｉへ
のフ゛リチャージを行うグイレクトブートストラーノブ
カ式では、大記憶客員化に伴う負荷容量の増大によって
速度が遅くなってしまう。そこで、第４図に示すような
トランスファー型ブートストラップ回路が提案されてい
る（Ｉ　ＥＥＥＪｏｕｒｎａｌ　ｏｆ　５ｏｌｉｄ　　
５ｔａｔｅ　　Ｃ１ｒｃｕ第１　　ＶｏｌＳＣ１６，患
５　頁４９２〜頁４９７参照）。

このブートストランプ回路は、伝送ゲートＭＯ５ＦＥＴ
Ｑ２１によってブートストラップ容１ｃＢ２は、ワード
線選択タイミング発生回路φＸ−Ｇの出力から分離され
る。このブートストランプ容量は、チップ非選択状態の
時に、プリチャージパルスφｐｃにより動作状態にされ
るＭＯＳＦＥＴＱ２３によってプリチャージが行われる
ものである。また、上記ブートストラップ容量ＣＢ２に
よって形成されたブートストラップ電圧を効率よく伝え
るため、上記伝送ゲートＭＯＳＦＥＴＱ２１のゲートに
は、上記ワード線選択タイミング信号φｘ−Ｇの出力に
よりプリチャージされるブートストラップ容量ＣＢＩが
設けられる。このブートストラップ容量ＣＢＩによって
形成されたブートストラップ電圧の逆流を防ぐために、
カットＭＯ５ＦＥＴＱ２０を介して、そのプリチャージ
が丘われる。このブートストランプ回路では、上記ワー
ド線選択タイミング発生回路の出力には、その負荷容量
と、上記伝送ゲートＭＯＳＦＥＴＱ２１の駆動電圧を形
成する比較的小さい容量値にされたブートストラップ容
量ＣＢＩＬか結合されないから、その立ち上がりを高速
にすることができる。

しかしながら、本願発明者において、このブートストラ
ップ回路を詳細に検討した結果、次のような問題の生じ
ることが判明した。すなわち、上記ワード線選択タイミ
ング発生回路φｘ−Ｇにより形成されたワード線選択タ
イミング信号φＸがはゾ電源電圧Ｖｃｃのようなレベル
に立ち上がった後に、インバータ回路ＩＶＩ、ＩＶ２を
通して形成された遅延信号によってブートストラップ電
圧が発生する。このため、ブートストラップ容量ＣＢ２
により形成された昇圧電圧を伝送ゲートＭＯＳＦＥＴＱ
２１を通して送出するとき、同様なタイミングで形成さ
れたブートストラップ容量ＣＢｌにより形成された昇圧
電圧に対して、ＭＯＳＦＥＴＱ２１のソース、ゲート間
の振り込み電圧が比較的小さくなってしまう。すなわち
、上記ブートストラップ容量ＣＢ２により形成された昇
圧電圧をワード線選択タイミング発生回路φｘ−Ｇの出
力側に伝えるので、上記ＭＯＳＦＥＴＱ２１は、ブート
ストラップ容量ＣＢ２に結合された電極がドレインとし
て作用し、上記出力側がソースとして作用する。これに
より、ＭＯＳＦＥＴＱ２１の実質的な駆動電圧は、上記
ブートストラップ容量ＣＢＩにより形成された昇圧電圧
から電源電圧ＶＣＣを差し引いた比較的小さなレベルに
される。これによって、上記ＭＯＳＦＥＴＱ２１を介し
て供給されるブートストラップ容１ｃＢ２の昇圧電圧の
供給が遅くなってしまう。

〔発明の目的〕 この発明の目的は、高速動作化を図ったダイナミック型
ＲＡＭを提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、ワード線の選択タイミング信号を形成するタ
イミング発生回路の出力によりプリチャージされる第１
のブートストラップ容量と、チップの非選択期間にプリ
チャージされる第２のブートストラップ容量とを設け、
上記タイミング発生回路の出力の遅延信号を上記第１．
第２のブートストラップ容量に供給することにより上記
第１のブートストラップ容量により形成されたブートス
トラップ電圧で駆動されるＭＯＳ　Ｆ　ＥＴを通して上
記第２のブートストラップ容量で形成されたブートスト
ラップ電圧をワード線選択タイミング信号として送出さ
せるものである。

〔実施例〕

第１図には、この発明に係るダイナミック型ＲＡＭの一
実施例の回路図が示されている。同図の各回路素子ない
し回路ブロックは、公知の半導体集積回路の製造技術に
よって、特に制限されないが、単結晶シリコンのような
１個の半導体基板上において形成される。

同図に示した実施例回路では、Ｎチャンネル間Ｏ５ＦＥ
Ｔを代表とするＩ　Ｇ　Ｆ　Ｅ　Ｔ　（ｌ　ｎ５ｕｌａ
ｔｅｄ−Ｇａｔｅ　Ｆｉｅｌｄ　　Ｅｆｆｅｃｔ　Ｔｒ
ａｎｓｉｓｔｏｒ　）を例にして説明する。

１ビツトのメモリセルＭＣは、その代表として示されて
いるように情報記憶キャパシタＣｓと７９ドレス選択用
ＭＯＳＦＥＴＱｍとからなり、論理“１″、“０”の情
報はキャパシタＣｓに電荷が有るか無いかの形で記憶さ
れる。情報の読み出しは、ＭＯ５ＦＥＴＱｍをオン状態
にしてキャパシタＣｓを共通のデータ線ＤＬにつなぎ、
データ線ＤＬの電位がキャパシタＣｓに蓄積された電荷
量に応じてどのような変化が起きるかをセンスすること
によ、って行われる。メモリセルＭＣを小さく形成し、
かつ共通のデータ線ＤＬに多（のメそりセルをつないで
高集積大容量のメモリマトリックスにしであるため、上
記キャパシタＣｓと、共通データ線ＤＬの浮遊容量Ｃｏ
　（図示せず）との関係は、Ｃｓ　／　Ｃｏの比が非常
に小さな値になる。

したがって、上記キャパシタＣｓにＭＨＩされた電荷量
によるデータ線ＤＬの電位変化は、非常に微少な信号と
なっている。

このような微少な信号を検出するための基準としてダミ
ーセルＤＣが設けられている。このダミーセルＤＣは、
そのキャパシタＣｄの容量値がメモリセルＭＣのキャパ
シタＣ，ｓのはソ゛半分であることを除き、メモリセル
ＭＣと同じ製造条件、同じ設計定数で作られている。キ
ャパシタＣｄは、そのアドレッシングに先立って、タイ
ミング信号φｄを受けるＭＯＳＦＥＴＱｄ’によって接
地電位に充電される。このように、キャパシタＣｄは、
その容量値がキャパシタＣｓの約半分の容量値に設定さ
れているので、メモリセルＭＣからの読み出し信号のは
ソ゛半分に等しい基準電圧を形成することになる。

同図においてＳＡは、上記アドレッシングにより生じる
このような電位変化の差を、タイミング信号（センスア
ンプ制御信号）φｐａｌ、φｐａ２で決まるセンス期間
に拡大するセンスアンプであり（その動作は後述する）
、１対の平行に配置された相補データ線ＤＬ、ＤＬにそ
の入出力ノードが結合されている。相補データ線ＤＬ、
ＤＬに結合されるメモリセルの数は、検出精度を上げる
ため等しくされ、ＤＬ、ＤＬのそれぞれに１個ずつのダ
ミーセルが結合されている。また、各メモリセルＭＣは
、１本のワード線ＷＬと相補対データ線の一方との交叉
点において結合される。各ワード線ＷＬは双方のデータ
線対と交差しているので、ワード線ＷＬに生じる雑音成
分が静電結合によりデータ線にのっても、その雑音成分
が双方のデータ線対ＤＬ、ＤＬに等しく現れ、差動型の
センスアンプＳＡによって相殺される。

上記アドレッシングにおいて、相補データ線対ＤＬ、Ｄ
Ｌの一方に結合されたメモリセルＭ　Ｃが選択された場
合、他方のデータ線には必ずダミーセルＤＣが結合され
るように一対のダミーワード線ＤＷＬ、ＤＷＬの一方が
選択される。

上記センスアンプＳＡは、一対の交差結線されたＭＯＳ
ＦＥＴＱＩ、Ｑ２を有し、これらの正帰連作用により、
相補データ線ＤＬ、ＤＬに現れた微少な信号を差動的に
増幅する。この正帰還動作は、２段階に分けておこなわ
れ、比較的小さいコンダクタンス特性にされたＭＯ８Ｆ
ＥＴＱ７が比較的早いタイミング信号φｐａｌによって
導通し始めると同時に開始され、アドレッシングによっ
て相補データ線ＤＬ、ＤＬに与えられた電位差に基づき
高い方のデータ線電位は遅い速度で、低い、方のそれは
速い速度で共にその差が広がりながら下降していく。こ
の時、上記差電位がある程度大きくなったタイミングで
比較的大きいコンダクタンス特性にされたＭＯＳＦＥＴ
ＱＢがタイミング信号φｐａ２によって導通するので、
上記低い方のデータ線電位が急速に低下する。このよう
に２段階に分けてセンスアンプＳＡの動作を行わせるこ
とによって、上記高い方の電位落ち込みを防止する。

こうして低い方の電位が交差結合ＭＯ５ＦＥＴのしきい
値電圧以下に低下したとき正帰還動作が終了し、高い方
の電位の下降は電源電圧Ｖｃｃより低く上記しきい値電
圧より高い電位に留まるとともに、低い方の電位は最終
的に接地電位（０■）に到達する。

上記のアドレッシングの際、一旦破壊されかかったメモ
リセルＭＣの記憶情報は、このセンス動作によって得ら
れたハイレベル若しくはロウレベルの電位をそのまま受
は取ることによ゛って回復する。しかしながら、前述の
ようにハイレベルが電源電圧Ｖｃｃに対して一定以上落
ち込むと、何回かの読み出し、再書込みを繰り返してい
るうちに論理“０”として読み取られるところの誤動作
が生じる。この誤動作を防ぐために設けられるのがアク
ティブリストア回路ＡＲである。このアクティブリスト
ア回路ＡＲは、ロウレベルの信号に対して何ら影響を与
えずハイレベルの信号にのみ選択的に電源電圧Ｖｃｃの
電位にブーストする働きがある。このようなアクティブ
リストア回路ＡＲの具体的回路構成は、この発明に直接
関係ないのでその詳細な説明を省略する。

同図において代表として示されているデータ線対ＤＬ、
ＤＬは、カラムスイッチＣＷを構成するＭＯＳＦＥＴＱ
、Ｑ４を介してコモン相補データ線対ＣＤＬ、ＣＤＬに
接続される。他の代表として示されているデータ線対に
ついても同様なＭＯ５ＦＥＴＱ５．Ｑ６を介してコモン
相補データ線対ＣＤＬ、ＣＤＬに接続される。このコモ
ン相補データ線対ＣＤＬ、ＣＤＬには、出力アンプを含
むデータ出カバソファＤＯＢの入力端子とデータ人力バ
ッファＤＩＢの出力端子に接続される。

ロウデコーダ及びカラムデコーダＲ，Ｃ−ＤＣＲは、ア
ドレスバッファＡＤＢで形成された内部相補アドレス信
号を受けて、１本のワード線及びダミーワード線並びに
カラムスイッチ選択信号を形成してメモリセル及びダミ
ーセルのアドレッシングを行う。すなわち、ロウアドレ
スストローブ信号ＲＡＳにより形成されたタイミング信
号φａｒに同期して外部アドレス信号ＡＸＯ−ＡＸｉを
アドレスバッファＲ’−ＡＤＢに取込み、ロウデコーダ
Ｒ−ＤＣＲに伝えるとともに、ワード線選択タイミング
信号φＸにより上記アドレスデコーダ出力に従った所定
のワード線及びダミーワード線の選択動作を行う。

また、カラムアドレススト・ローブ信号ＣＡＳにより形
成されたタイミング信号φａｃに同期して外部アドレス
信号ＡＹＯ〜ＡＹｉをアドレスバッファＣ−ＡＤＢに取
込み、カラムデコーダＣ−ＤＣＲに伝えるとともに、デ
ータ線選択タイミング信号φｙによりデータ線の選択動
作を行う。

タイミング制御回路ＴＣは、外部端子から供給されたロ
ウアドレスストローブ信号ＲＡＳ、カラムアドレススト
ローブ信号ＣＡＳ及びライトイネーブル信号ＷＥを受け
、上記代表として例示的に示されたタイミング信号の他
、メモリ動作に必要な他の各種タイミング信号を形成す
る。

第２図には、上記タイミング制御回路ＴＣに含まれるワ
ード線選択タイミング発生回路の一実施例の回路図が示
されている。

タイミング発生回路φｘ−Ｇは、ロウアドレスストロー
ブ信号ＲＡＳに基づいて形成された所定の内部タイミン
グ信号を受け、ワード線の選択を行わせるタイミング信
号Ａを発生させる。このりイミング信号Ａは、伝送ゲー
トＭＯＳＦＥＴＱＩＯを通して第１のブートストラップ
容１ｃＢ１の一方の電圧に伝えられる。上記伝送ゲート
ＭＯＳＦＥＴＱＩＯのゲートには、カット用ＭＯＳＦＥ
ＴＱＩＩを介してタイミング信号φが供給される。

上記力・７ト用ＭＯＳＦＥＴＱＩ　１のゲートは、定常
的に電源電圧Ｖｃｃに接続される。

昇圧されたワード線選択タイミング信号φＸを形成する
ため、第２のブートストラップ容量ＣＢ２の一方の電極
は、プリチャージパルスφｐｃを受けるプリチャージＭ
ＯＳＦＥＴＱＩ　３を介して電源電圧Ｖｃｃに接続され
る。上記プリチャージパルスφ匹は、電源電圧Ｖｃｃ以
上に高くされたレベルにされる。これによって、チップ
非選択状態の時、上記ブートストラップ容ｆ！ｋＣＢ２
の一方の電極には、はゾ電源電圧Ｖｃｃが供給される。

上記タイミング信号Ａは、縦列形態のインバータ回路Ｉ
ＶＩ、ＩＶ２によって遅延され、上記ブートストラップ
容量ＣＢ１．ＣＢ２の他方の電極に共通に供給される。

上記ｍｌのブートストラップ容１ｃＢ２によって形成さ
れたブートストラップ電圧は、上記ブートストランプ容
ＩｃＢＩによって形成されたブートストラップ電圧によ
って駆動される伝送ゲートＭＯＳＦＥＴＱ１２を介して
ワード線選択タイミング信号φＸとして送出される。上
記ブートストラップ電圧？ｃＢ１は、特に制限されない
が、ＭＯ３容量により構成され、上記Ｍ　ＯＳ　Ｆ　Ｅ
　Ｔ　Ｑ　１２の昇圧された駆動電圧を形成するもので
あるので、その容量値は、比較的小さな容量値にされる
。一方、昇圧されたワード線選択夕・ｆミング信号φＸ
を形成するためのブートストラップ容ＲＣＢ２は、特に
制限されないが、上記同様なＭＯ３容量によって構成さ
れるが、その容量値は、ワード線の選択レベルを所望の
高レベルにするよう、負荷側の寄生容量値とはり同じか
それよりも大きい比較的大きな容量値に設定される。

この実施例のワード線選択タイミング発生回路の動作を
第３図に示したタイミング図に従って説明する。

ロウアドレスストローブ信号ＲＡＳがハイレベルの非選
択状態では、プリチャージパルスφｐｃは、電源電圧以
上の高レベルにされている。これにより、プリチャージ
ＭＯＳＦＥＴＱＩ　３を通して第２のブートストラップ
容１）ＣＢ２の一方の電極の電位りは、はソ゛電源電圧
Ｖｃｃにプリチャージされる。

次に、ロウアドレスストローブ信号ＲＡＳがロウレベル
に変化すると、これに従って上記プリチャージパルスφ
ｐｃはロウレベルにされる。これにより上記プリチャー
ジＭＯＳＦＥＴＱＩ　３は、オフ状態にされる。

また、上記ロウアドレスストローブ信号ＲＡＳのロウレ
ベルへの変化により、ロウアドレスバッファＲ−ＡＤＢ
と、ロウアドレスデコーダＲ−ＤＣＨの動作タイミング
信号が形成され、ワード線とダミーワード線のデコード
出力が形成される（図示せず）。

上記アドレスバッファとアドレスデコーダの動作タイミ
ングに合わせて、タイミング発生回路φｘ−Ｇは、起動
タイミング信号Ａをハイレベルにする。これによりへ伝
送ゲートＭＯＳＦＥＴＱＩＯを通して第１のブートスト
ラップ容（ＪＣＢＩへのプリチャージが行われる。この
時、タイミング信号φによってＭＯＳＦＥＴＱＩＯは、
予めオフ状態にされていたので、そのゲート・チャンネ
ル間のＭＯ３容量によるセルフブートストラップ作用に
よってゲート電圧が昇圧される。したがって、上記タイ
ミング信号Ａは、レベル損失な（ブートストラップ容量
ＣＢＩに伝えられるので、その電圧Ｂはは奮′電源電圧
ＶＣＣのようなレベルにされる。

このようなプリチャージの過程において、ＭＯＳＦＥＴ
Ｑ１２は、オン状態にされるのでブートストランプ容１
ＣＢ２と負荷容量（図示せず）との電荷分散が開始され
、その電圧りは若干紙（される。これに伴い、ワード線
選択タイミング信号φＸは、回路の接地電位より少し高
いレベルにされる。プリチャージの終了タイミングに合
わせ′ζ、上記タイミング信号φはロウレベルにされる
。これによって、上記Ｍｏ５ＦＥ’ｌ’Ｑ１０は、オフ
状態にされる。上記タイミング信号Ａの立ち上がりから
、上記プリチャージ動作の終了までに要する時間だけ遅
れて、インバータＩＶ１．ＩＶ２により形成された遅延
タイミング信号Ｃはハイレベルにされる。

上記遅延タイミング信号Ｃのハイレベルによって、ブー
トストラップ容量ＣＢＩ、ＣＢ２の一方の電極の電圧Ｂ
、Ｄは共に昇圧される。この時、出力側のレベル、言い
換えるならばＭＯＳＦＥＴＱＩ２のソース電位は、上記
回路の接地電位より少し高くされたレベルであったので
、ＭＯＳＦＥＴＱＩ２のゲート、ソース間に供給される
駆動電圧（振り込み電圧）は、はり、上記ブートストラ
ンプ動作によって形成された高いレベルにされる。

したがって、ＭＯＳＦＥＴＱＩ　２は大きなコンダクタ
ンスでオン状態にされ、ブートストラップ容１ｃＢ２に
よって形成された昇圧電圧りを出力側の負荷容量に伝え
る。これにより、ワード線選択タイミング信号φＸは、
高速に所定の昇圧されたレベルまでいつきに立・ち上げ
られる。

〔効　果〕

（１）ワード線選択タイミング発生回路は、伝送ゲート
ＭＯＳＦＥＴ等のゲート電圧を昇圧させるような小さな
負荷容量を駆動するものであり、高速にそのタイミ〉′
グ信号を立ち上がらせることができるから、ブートスト
ラップの起動タイミングが早くできる。また、昇圧され
たワード線１１択タイミング信号φＸば、予めプリチャ
ージされたブートストラップ容量により形成された昇圧
重圧をタイミング信号によって形成されたブーｌ−ス【
う・／プ電圧で動作状態にされる伝送ゲートＭＯ３ＦＦ
、Ｔを介してワード線選択タイミング信号φＸとして送
出するものであるので、低インピーダンスで負荷容量を
駆動することができる。これによって、ワード線の選択
動作を高速化することができるという効果が得られる。

（２）上記伝送ゲートＭ　ＯＳ　Ｆ　Ｅ　Ｔを通して回
路の接地電位に近い低いレベルとされた負荷に対して、
昇圧された高電圧を同作に昇圧された駆動電圧を送出す
るものであるので、上記ＭＯＳＦＥＴの振り込み電圧が
大きくできる。これによって、比較的小さな素子サイズ
の伝送ゲートＭＯ５ＦＥＴを用いても高速に上記ワード
線選択タイミング信号φＸを発生させることができると
いう効果が得られる。

（３）ワード線選択タイミング信号φＸは、予めプリチ
ャージされた電荷を利用したブートストラップ電圧によ
り形成するものであるので、ワード線選択タイミングに
おいて電源線（Ｖｃｃ）にピーク電流が流れない、これ
によって、メモリセルからの読み出しが行われるタイミ
ングでの電源ノイズの低減化が図られるから、動作マー
ジンの拡大をも図ることができるという効果が得られる
。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸説しない範囲で種々変更可
能であることはいうまでもない。例えば、第２図の実施
例回路において、プリチャージパルスφｐｃは、ブート
ストラップの起動タイミング直前にロウレベルにしてプ
リチャージＭＯＳＦＥＴＱ１３をオフ状態にするもので
あってもよい。これによって、上記ブートストラップ容
量ＣＢＩへのプリチャージによってＭＯＳＦＥＴＱＩ２
がオン状態になった時の電荷分散によるブートストラン
プ容１ｃＢ２のプリチャージレベルの低下を防止するこ
とができる。また、上記伝送ゲートＭＯＳＦＥＴＱＩ　
Ｏは、省略するものであってもよい、この場合、タイミ
ング先生回路　　　φｘ−Ｇ側に、ブートストラップ容
１ｃＢ１によで形成された昇圧電圧が電源電圧Ｖｃｃ側
に抜けてしまうのを防止する回路を設けるものとすれば
ｇ二い。また、ダイナミ・ツク型ＲＡ　Ｍを構成するメ
モリセルの読み出しのための基￥電圧は、ダミーセルを
用いるものの（ｌ、ハイインピーダンス状態でハイレベ
ルとロウレベルとされた相補データ線を短絡することに
よって形成された中間Ｌノベルとするもの等であっても
よい。また、アドレスバッファ、アドレスデコーダ等の
周辺回路をＣＭ　ＯＳスタティック型回路により構成す
るもの、さらにはＸアドレス信号とＹアドレス信号とを
それぞれ独立した外部端子から供給するとともに、アド
レス信号の変化タイミングを検出回路を設けて、この検
出出力により内部回路の動作に必要な各種タイミング信
号を発生させるもの等種々の実施形態を採ることができ
るものである。また、各種リフレッシュ回１／８を内蔵
させるものであってもよい。

【図面の簡単な説明】

第１図は５、この発明の一実施例を示す回路図、第２図
は、そのワード線選択タイミング発生回路の一実施例を
示す回路図、 第３図は、その動作を説明するためのタイミング図、 第４図は、従来のワード線選択タイミング発生回路の一
例を示す回路図である。 ＭＣ・・メモリセル、ＤＣ・・ダミーセル、ＣＷ・・カ
ラムスイッチ、ＳＡ・・センスアンプ、ＡＲ・・アクテ
ィブリストア回路、Ｒ，Ｃ−ＤＣＲ・・ロウ／カラムデ
コーダ、ＡＤＢ・・アドレスバッフ１、ＤＯＢ・・デー
タ信号バッファ、ＤＩＢ・・データ入カバ７フア、ＴＣ
・・タイミング制御回路、φｘ−Ｇ・・タイミング発生
回路第１図 ＾ＹＯ〜＾Ｙ１ 第２図 第３図

Claims (1)

1. 【特許請求の範囲】 １、ワード線とデータ線の交叉点に情報記憶用キャパシ
   タとアドレス選択用ＭＯＳＦＥＴからなるメモリセルが
   配置されたメモリアレイと、上記メモリセルのアドレス
   選択用ＭＯＳＦＥＴのゲートに結合されたワード線の選
   択タイミング信号を形成するタイミング発生回路と、こ
   のタイミング発生回路の出力によりプリチャージされる
   第１のブートストラップ容量と、ワード線の非選択期間
   にプリチャージされる第２のブートストラップ容量と、
   上記タイミング発生回路の出力を受けて、その遅延信号
   を上記第１、第２のブートストラップ容量に供給する遅
   延回路と、上記第１のブートストラップ容量により形成
   されたブートストラップ電圧で駆動され、上記第２のブ
   ートストラップ容量で形成されたブートストラップ電圧
   をワード線選択タイミング信号として送出させるＭＯＳ
   ＦＥＴとからなるワード線選択タイミング発生回路とを
   含むことを特徴とするダイナミック型ＲＡＭ。 ２、上記タイミング発生回路の出力と第１のブートスト
   ラップ容量との間には、所定のタイミング信号によりオ
   フ状態にさせられる伝送ゲートＭＯＳＦＥＴが設けられ
   るものであることを特徴とする特許請求の範囲第１項記
   載のダイナミック型ＲＡＭ。 ３、上記第２のブートストラップ容量にプリチャージ電
   圧を供給するプリチャージＭＯＳＦＥＴは、電源電圧以
   上の高いレベルに昇圧されたタイミング信号によって駆
   動され、そのプリチャーシレベルをほゞ電源電圧レベル
   にするものであることを特徴とする特許請求の範囲第１
   又は第２項記載のダイナミック型ＲＡＭ。