JPS5992492A - Ｍｏｓｒａｍ半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、絶縁ゲート型電界効果トランジスタ（以下
ＭＯＳ　Ｆ　ＥＴと称す）で構成されたＲＡＭ（ランダ
ム・アクセス・メモリ）半導体装置に関し、特にそのア
クティブリストア回路を対象とする。

ＭＯ３ＲＡＭ半導体装置においては、アドレッシングの
際、一旦破壊されたメモリセルの記憶情報は、センスア
ンプの動作によって得られたハイレベル又はロウレベル
の電位をそのまま受は取ることによって回復（再書込み
）される。しかしながら、上記ハイレベルの電位が電源
電圧Ｖｃｃに対して一定以上落ち込むと何回か読み出し
、再書込みを繰り返しているうちに、論理ロウレベルと
して読み取られるところの誤動作が生じてしまう。

この誤動作を防ぐために設けられるのがアクティブリス
トア回路である。

従来のアクティブリストア回路においては、電源電圧Ｖ
ｃｃの変動（バンプ）に対して、誤動作してしまう虞が
あること、及びデータ線の落ち込んだハイレベルの回復
能力が不足している等の欠点があった。

この発明の目的は、電源電圧変動マージン及びプロセス
マージン等の動作マージンの拡大を図ったＭＯ３ＲＡＭ
半導体装置を提供することにある。

この発明の他の目的は、フルライト動作を実現したＭＯ
３ＲＡＭ半導体装置を提供することにある。

この発明の更に他の目的は、以下の説明及び図面から明
らかになるであろう。

以下、この発明を実施例とともに詳細に説明する。

第１図には、この発明の一実施例の回路図が示されてい
る。

同図に示した実施例回路では、ｎチャンネル間Ｏ３ＦＥ
Ｔを代表とするＩ　Ｇ　Ｆ　Ｅ　Ｔ　（Ｉ　ｎ５ｕｌａ
ｔｅｄ−Ｇａｔｅ　Ｆｉｅｌｄ　　Ｅｆｆｅｃｔ　Ｔｒ
ａｎｓｉｓｔｏｒ　）を例にして説明する。

１ビツトのメモリセルＭＣは、その代表として示されて
いるように情報記憶キャパシタＱｓとアドレス選択用Ｍ
Ｏ３ＦＥＴＱｍとからなり、論理“１″、“０″の情報
はキャパシタＣ５に電荷が有るか無いかの形で記憶され
る。

情報の読み出しは、ＭＯ８ＦＥＴＱｍをオン状態にして
キャパシタＣ＄を共通のデータ１１９（ＤＬにつなぎ、
データ線ＤＬの電位がキャパシタＣｓに蓄積された電荷
量に応じてどのような変化が起きるかをセンスすること
によって行われる。

メモリセルＭＣを小さく形成し、かつ共通のデータ線Ｄ
Ｌに多くのメモリセルをつないで高集積大容量のメモリ
マトリックスにしであるため、上記キャパシタＣ３と、
共通データ線Ｄ１．の浮遊容量Ｃｏとの関係は、Ｃｓ　
／　Ｃｏの比が非常に小さな値になる。したがって、上
記キャパシタＣｓに蓄積された電荷量によるデータ線Ｄ
Ｌの電位変化は、非常に微少な信号となっている。

このような微少な信号を検出するための基準としてダミ
ーセルＤＣが設けられている。このダミーセルＤＣは、
そのキャパシタＣｄの容量値がメモリセルＭＣのキャパ
シタＣｓのほぼ半分であることを除き、メモリセルＭＣ
と同じ製造条件、同じ設計定数で作られている。キャパ
シタｃｄは、アドレッシングに先立って、ＭＯ３ＦＥＴ
Ｑｄ’によって接地電位に充電される。

上記のように、キャパシタＣｄは、キャパシタＣｓの約
半分の容量値に設定されているので、メモリセルＭＣか
らの読み出し信号のほぼ半分に等しい基準電圧を形成す
ることになる。

センスアンプＳＡは、上記アトレンジングにより生じる
このような電位変化の差を、タイミング信号（センスア
ンプ制御信号）φｐａＬφｐａ２で決まるセンス期間に
拡大するセンスアンプであり（その動作は後述する）、
１対の平行に配置された相補データ線ＤＬ、ＤＬにその
入出力ノードが結合されている。相補データ線ＤＬ、Ｄ
Ｌに結合されるメモリセルの数は、検出精度を上げるた
め等しくされ、ＤＬ、ＤＬのそれぞれに１個ずつのダミ
ーセルが結合されている。また、各メモリセルＭＣは、
１本のワード線ＷＬと相補対データ線の一方との間に結
合される。各ワード線ＷＬは双方のデータ線対と交差し
ているので、ワード線Ｗ　Ｌに生じる雑音成分が静電結
合によりデータ線にのフても、その雑音成分が双方のデ
ータ線対ＤＬ。

ＤＬに等しく現れ、差動型のセンスアンプＳＡによって
相殺される。

上記アドレッシングにおいて、相補データ線対ＤＬ、Ｄ
Ｌの一方に結合されたメモリセルＭＣが選択された場合
、他方のデータ線には必ずダミーセルＤＣが結合される
ように一対のダミーワード線ＤＷＬ、ＤＷＬの一方が選
択される。

上記センスアンプＳＡは、一対の交差結線されたＭＯ３
ＦＥＴＱ５．Ｑ６を有し、これらの正帰還作用により、
相補データ線ＤＬ、ＤＬに現れた微少な信号を差動的に
増幅する。この正帰還動作は、２段回に分けておこなわ
れ比較的小さいコンダクタンス特性にされたＭＯ３ＦＥ
ＴＱ１３が比較的早いタイミング信号φｐａｌによって
導通し始めると同時に開始され、アドレッシングによっ
て相補データ線ＤＬ、ＤＬに与えられた電位差に基づき
高い方のデータ線電位は遅い速度で、低い方のそれは速
い速度で共にその差が広がりながら下降していく。この
時、上記差電位がある程度大きくなったタイミングで比
較的大きいコンダクタンス特性にされたＭＯ３ＦＥＴＱ
Ｉ　４がタイミング信号φｐａ２によって導通するので
、上記低い方のデータ線電位が急速に低下する。このよ
うに２段階にわけてセンスアンプＳＡの動作を行わせる
ことによって、上記高い方の電位落ち込みを防止する。

こうして低い方の電位が交差結合ＭＯ３ＦＥＴのしきい
値電圧以下に低下したとき正帰還動作が終了し、高い方
の電位の下降は電源電圧Ｖｃｃより低く上記しきい値電
圧より高い電位に留まるとともに、低い方の電位は最終
的に接地電位（ＯＶ）に到達する。

上記のアドレッシングの際、一旦破壊されたメモリセル
ＭＣの記憶情報は、このセンス動作によって得られたハ
イレベル若しくはロウレベルの電位をそのまま受は取る
ことによって回復する。

しかしながら、前述のようにハイレベルが電源電圧Ｖｃ
ｃに対して一定以上落ち込むと、何回かの読み出し、再
書込みを繰り返しているうちに論理“０″として読み取
られるところの誤動作が生じる。この誤動作を防ぐため
に設けられるのがアクティブリストア回路ＡＲである。

このアクティブリストア回路ＡＲは、ロウレベルの信号
に対して何ら影響を与えずハイレベルの信号にのみ選択
的に電源電圧Ｖｃｃの電位にブートストする働きがある
。キャパシタＣＢ１．ＣＢ２は、そのゲートに印加され
るデータ線からの電位に応じてその静電容量が変化する
ＭＯ３型可変容量素子であり、理論的にはそのしきい値
電圧を基準として高印加電圧でキャパシタができ、低い
電圧でキャパシタができないと理解されたい。

センスアンプＳＡにより相補データ線ＤＬ、ＤＬの一方
が充電された時、タイミング信号（アクティブリストア
制御信号）φｒｅＨによって制御されるＭＯＳＦＥＴＱ
２．Ｑ４のうち、ロウレベルデータ線に接続されたＭＯ
ＳＦＥＴだけがオン状態となり、ＭＯ３ＦＥＴＱ１．Ｑ
３のどちらか一方のゲート電圧はデータ線と同一のロウ
レベルに放電される。次にタイミング信号（アクティブ
リストア制御信号）φｒｅｓがハイレベルになったとき
ハイレベルデータ線に属するＭＯ３ＦＥＴＱＩ（又はＱ
３）のゲート電位が電源電圧Ｖｃｃより十分高くなりデ
ータ線のハイレベルがＶｃｃレベルに回復され、このデ
ータ線に結合されたメモリセルＭＣの記憶情報も同様に
回復する。

この実施例では、上記タイミング信号φｒｅｇは、次の
タイミング発生回路Ｔ−３Ｇによって形成される。

このタイミング発生回路Ｔ−３Ｇによって形成されるタ
イミング信号φｒｅｇが出力される出力端子と電源電圧
ＶＣＣとの間に並列形態のＭＯ３ＦＥＴＱ１５．Ｑ２０
が設けられる。このＭＯ３ＦＥＴＱ１’６のゲートと電
源電圧Ｖｃｃとの間に並列形態のＭＯ３ＦＥＴＱ１７．
ＱｌＢが設けられる。

上記一方のＭＯ３ＦＥＴＱＩ　７のゲートには、ロウア
ドレスストローブ信号ＲＡＳに従って形成されたプリチ
ージタイミング信号φｂが印加され、他方のＭＯ３ＦＥ
ＴＱＩ　８のゲートには、上記プリチャージ用タイミン
グ信号φｐｃが印加される。

そして、」二記ＭＯ３ＦＥＴＱＩ　６のゲートとタイミ
ング信号φｒｃｘとの間にブートストラップ容量Ｃ２が
設けられている。また、上記タイミング信号φｒｅｇが
出力される出力端子と上記センスアンプＳＡの共通ソー
ス線との間にカンプリング容量ＣＩが設けられる。また
、上記ＭＯ３ＦＥＴＱＩ６のゲートと上記出力端子との
間に、ＭＯ３ＦＥＴＱ１９が設けられ、そのゲートには
電源電圧Ｖｃｃが印加されている。上記出方端子と電源
電圧Ｖｃｃとの間に設けられたＭＯ３ＦＥＴＱＩ　５は
、比較的小さなコンダクタンス特性とされ、微少電流を
流すようにするものである。

上記ＭＯ３ＦＥＴＱ２０のゲートとタイミング信号φｒ
ｅｓとの間には、ブートストラップ容ＭＣ３が設けられ
る（。また、上記ＭＯ５ＦＥＴＱ２０のゲートとタイミ
ング信号φｒＣＸとの間には、ゲートに電源電圧Ｖｃｃ
が印加されたＭＯ３ＦＥＴＱ２１が設けられる。

なお、同図において代表として示されているデータ線対
ＤＬ、ＤＬは、カラムスイッチｃｗを構成するＭＯ３Ｆ
ＥＴＱＩ　１．Ｑｌ　１を介してコモン相補データ線対
ＣＤＬ、ＣＤＬに接続される。

他の代表として示されているデータ線対についても同様
なＭＯ３ＦＥＴＱＩ　２．Ｑｌ　２を介してコモン相補
データ線対ＣＤＬ、ＣＤＬに接続される。

このコモン相補データ線対ＣＤＬ、ＣＤＬには、出力ア
ンプ及びデータ出カバソファＯＡ＆ＤＯＢの入力端子と
データ人カバソファＤＩＢの出力端子に接続される。

ロウデコーダ及びカラムデコーダＲ＆Ｃ−ＤＣＲは、ア
ドレスバッファＡＤＨで形成された内部相補アドレス信
号を受けて、１本のワード線及びダミーワード線並びに
カラムスイッチ選択信号を形成してメモリセル及びダミ
ーセルのアドレッシングを行う。すなわち、ロウアドレ
スストローブ信号ＲＡＳにより形成されたタイミング信
号φａｒに同期して外部アドレス信号ＡＸＯ〜ＡＸｎを
アドレスバッファＡＤＢに取込み、ロウデコーダＲ−Ｄ
ＣＨに伝えるとともに、ワード線選択タイミング信号φ
Ｘにより所定のワード線及びダミーワード線選択動作を
行う。そして、カラムアドレスストローブ信号ＣＡＳに
より形成されたタイミング信号φａｃに同期して外部ア
ドレス信号ＡＹＯ〜ＡＹｎをアドレスバッファＡＤＢに
取込み、カラムデコーダＣ−ＤＣＲに伝えるとともに、
データ線選択タイミング信号φｙによりデータ線の選択
動作を行う。

次に上記実施例回路のアクティブリストア動作を第２図
のタイミング図に従って説明する。

外部ロウアドレスストローブ信号ＲＡＳのロウレベルへ
の変化により、内部タイミング信号φｂ。

φｐｃが共にロウレベルになる。

上記タイミング信号？ｐｃのハイレベルの期間にプリチ
ャジ回路ｐｃのＭＯ３ＦＥＴＱ８．Ｑ９がオン状態にな
ってデータ線ＤＬ、　ＤＩ、等を電源電圧Ｖｃｃにプリ
チージしている。また、タイミング発生回路Ｔ−３Ｇに
おいては、プートストラップ容量Ｃ２に電源電圧Ｖｃｃ
にチャージアンプを行っている。なお、後述するように
タイミング信号φｒｅｇは、センスアンプＳＡの共通ソ
ース線のハイレベルによるブースト作用により電源電圧
Ｖｃｃより高いレベルにされている。

次に内部タイミング信号φｒｃｘが遅れてハイレベルに
立ち上がる。このタイミング信号φｒｃｘによりＭＯ３
ＦＥＴＱＩ　６のゲートの電位Ｖａにプ−ストがかかり
、このＭＯ３ＦＥＴＱＩ　Ｇがオフ状態になるのでタイ
ミング信号φｒｅｇ形成しているキャパシタＣＩのチャ
ージを電源電圧Ｖｃｃ側に引き抜くので、そのレベルが
電源電圧Ｖｃｃまで低下させられる。これによって、メ
モリセル情報読み出し時に（φＸの立ら上がり時に）、
アクティブリストア回路ＡＲのブートス１ランプ容量ｃ
Ｂ１、ＣＢ２はデータ線からＭＯ３ＦＥＴＱ２．Ｑ４が
オフ状態となることにより切り離され、読み出し信号が
低下するのを防止する。

次に、ワード線選択タイミング信号φＸのハイレベルへ
の立ち上がりにより、ワード線、ダミーワード線が選択
され、センスアンプ制御信号φｐａ１、φｐａ２がハイ
レベルに立ち上がるごとにより、センスアンプＳＡが動
作を開始するので、その共通ソース線の電位Ｖｃｓがロ
ウレベルに変化する。

上記センスアンプＳＡの増幅動作により、データ線ＤＬ
の電位は、ハイレベルＶＨ，ＶＬのように変化する。ま
た、キャパシタｃ２の電位Ｖａは、ＭＯ３ＦＥＴＱ１９
を通して共通ソース線側に引き抜けられるのでロウレベ
ルに変化する。これにより、タイミング信号φｒｅｇは
、キャパシタｃ１によるカップリング及び−ＭＯ３ＦＥ
ＴＱ２．Ｑ４のどちらか一方とのカップリングによって
、電源電圧Ｖｃｃ以下の低いレベルに下げられる。これ
によって、ハイレベル側データ線がＶｃｃレベルより落
ち込んでいても、ＭＯ３ＦＥＴＱ２　（又はＱ４）のゲ
ート電圧がＶＣＣレベルより下がっているため、データ
線に対してオフし、後のタイミング信号φｒｅｓのオン
（立ち上がり）時におけるブートストラップ効果の低下
を防止する。

次に、タイミング信号φｒｅｓがハイレベルに立ち上が
ると、アクティブリストア回路ＡＲのブートストラップ
容量ＣＢＩ（又はＣＢ２）により、ＭＯ３ＦＥＴＱＩ　
　（又はＱ３）のゲート電圧は、電源電圧ＶＣＣ以上の
高い電圧に持ち上げられ、ハイレベル側データ線だけが
Ｖｃｃレベルまで上げられる。これと同時にキャパシタ
ｃ３のブースト動作によりＭＯ３ＦＥＴＱ１６がオン状
態になり、データ線をＶｃｃレベルに充電するより小さ
い時定数に設定されたＭＯ３ＦＥＴＱ２０により上記タ
イミング１８号φｒａｇを電源電圧Ｖｃｃに回ｊｙさせ
る。

この後、外部アｌルスストローブ信号ＲＡ　Ｓ　カバ・
ｆレベルに変化すると上記タイミング信号φｂがハイレ
ベルになり、このハイレベルによりタイミング信号φｐ
ｃにブーストがかかり電源電圧Ｖｃｃ以上に高くなる。

また、タイミング信号φｒｃｘ　。

φｐａＬφｐａ２　＋　　φｒｅｓは、ロウレベルに変
化する。

上記タイミング信号φｐａｌ＋φｐａ２のロウレベルへ
の変化により共通ソース線の電位Ｖｃｓがハイレベルに
なるので、キャパシタＣ１によってブーストがかかりタ
イミング信号φｒｅｇが電源電圧Ｖｃｃ以上のハイレベ
ルに持ち上げられる。このため、非選択時にＭＯ３ＦＥ
Ｔ’ＱＩ、Ｑ３のゲート電圧は、前サイクル選択時のデ
ータ線状態に関係なく、同一のレベルにブリチージされ
、次号・イクルのアクティブリストア動作の誤動作を防
止することができる。

この実施例では、上記のようにタイミング信号φｒｅｇ
のレベルを３段階に設定している。

したがって、メモリセルの非選択時■において、電源電
圧Ｖｃｃ以上の高いレベルになっているので、電源電圧
Ｖｃｃが急激に低下してた場合においても、タイミング
信号φｒｅｇが上述のように高いレベルにされているの
で、キャパシタＣＢＩ、ＣＢ２からＭＯ３ＦＥＴＱ２．
Ｑ４及びデータ線ＤＬ、百り並びにプリチージＭＯＳＦ
ＥＴＱ８．Ｑ９をそれぞれ通して電源電圧Ｖｃｃ側にチ
ャージを引き凄くことができる。したがって、データ線
ＤＬ、ＤＬのプリチージレベルとキャパシタＣＢＩ、Ｃ
Ｂ２のレベルとを等しくできる。上記タイミング信号φ
ｒｅｇが従来のように電源電圧Ｖｃｃレベルと等しく設
定されていた場合には、上記電源電圧Ｖｃｃの低下によ
りＭＯ３ＦＥＴＱ２．Ｑ４がオフ状態になり、キャパシ
タＣＢＩ（又はＣＢ２）が以前の高いレベルを保持し続
けることによっζ、ワード線選択動作に伴うメモリセル
からの微少電圧の読み出し及びセンスアンプの動作時に
データ線のロウレベル側落ち込みに影響を及ぼして誤動
作の原因となる。

次に、ワード線の選択動作が行われる期間■において、
上記タイミング信号φｒｅｇが電源電圧Ｖｃｃに低下さ
れる。したがって、ワ〒ド線選択動作によりメモリセル
の記憶情報をデータ線ＤＬ、ＤＬに読み出すとき、ＭＯ
３ＦＥＴＱ２．、Ｑ４がオフ状態となって、キャパシタ
ＣＢＩ、ＣＢ２Ｇデータ線ＤＬ、ＤＬかう分離すること
ができる。これにより、データ線の寄生容量とメモリセ
ルの記憶キャパシタとの容量比で決定されるデータ線へ
の読み出し信号レベルが上記キャパシタＣＢ　１゜ＣＢ
２により低下することがない。

さらに、センスアンプＳＡの増幅動作期間■において、
上記タイミング信号φｒｅｇは、ハイレベルが読み出さ
れたデータ線のハイレベルより低い電位にされているの
で、ハイレベルが読み出されたデータ線に結合されたＭ
Ｏ３ＦＥＴＱ２　（又はＱ４）がオフ状態になる。した
がって、センスアンプＳＡの読み出し動作に伴って生じ
るデータ線のハイレベルの落ち込みがキャパシタＣＢＩ
（又はＣＢ２）に伝えられることがなく、キャパシタＣ
Ｂ！（又はＣＢ２）のハイレベルを高く保つことができ
る。

そして、タイミング信号φｒｅｓのハイレベルに伴って
行われるアクティブリストア動作期間ＩＶにおいて、上
記ハイレベルを保持しているキャパシタＣＢＩ（又はＣ
Ｂ２）のブートストラップ動作によりデータ線のハイレ
ベルが回復してメモリセルに再書込みされる。なお、こ
の時タイミング信号φｒｅｇは、キャパシタＣ３のプー
トストランプ動作により電源電圧Ｖｃｃレベルに上昇さ
せられる。これは、このメモリ動作の終了ととに、言い
換えれば、ブリチージ動作に伴ってセンスアンプＳＡの
共通ソース線の電位Ｖｃｓのハイレベルの立ち上がりと
キャパシタＣ１とを利用して行われるタイミング信号φ
ｒｅｇの高電圧化を容易にする。

すなわち、上記タイミング信号φｒｅｇを電源電圧Ｖｃ
ｃにまでレベル回復させてお（ことにより、比較的小さ
い容量値のキャパシタＣ１により上記所望の高電圧化を
実現できるからである。

この発明は、前記実施例に限定されない。

上記第２図に示すように期間！ないし■におし）で、そ
れぞれのレベルを形成するタイミング発生回路は、種々
の変形をすることができるものである。

この発明は、アクティブリストア動作を必要とするＭ　
ＯＳ　Ｒ、へＭ＄導体装６に広く利用できるものである
。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回ｖ′ＪＩ図第２
図は、そのアクティブリストア動作を説明するためのタ
イミング図である。 ＰＣ・・プリチージ回路、ＡＲ・・アクティブリストア
回路、ＳＡ・・センスアンプ、Ｍ　Ｃ・・メモリセル、
ＤＣ・・ダミーセル、Ｒ＆Ｃ−ＤＣＲ・・ロウ／カラム
デコーダ、ＤＯＢ・・データ出カバソファ、ＤＩＢ・・
データ人カッ〈ランプ、ＡＤＢ・、・アドレスバッファ
、ＣＷ・・カラムスイッチ、

Claims (1)

1. 【特許請求の範囲】 １、データ線と電源電圧端子Ｖｃｃとの間に設けられた
   ＭＯ３ＦＥＴＱＩと、このＭＯＳ　Ｆ　ＥＴＱ　１のゲ
   ートと上記データ線との間に設けられ、そのゲート番こ
   タイミング信号φｒｅｇが印加されたＭＯ３ＦＥＴＱ２
   と、上記ＭＯ３ＦＥＴＱ２を通したデータ線の電位がゲ
   ートに印加され、タイミング信号φｒｅｓとの間に設け
   られたＭＯ３容量ＣＢＩとを含むアクティブリストア回
   路と、ワード線非選択時のデータ線ハイレベルよりＭＯ
   ３ＦＥＴＱ２のしきい値電圧ｖｔｈ分以上高いレベルに
   設定された上記タイミング信号φｒｅｇを出力し、メモ
   リセルの記憶情報をデータ線に読み出すときは、データ
   線のプリチャージレベルと上記ＭＯ３ＦＥＴＱ２のしき
   い値電圧ｖｔｈとの和より小さいレベルに設定された上
   記タイミング信号φｒｅｇを出力し、センスアンプの動
   作時にはデータ線のハイレベルと上記ＭＯ３ＦＩＦ、Ｔ
   Ｑ２のしきい値電圧ｖｔｈとの和より低く設定された上
   記夕・（ミング信号φｒｅｇを出力するタイミング信号
   発生回路とを具備することを特徴とするＭＯ３ＲＡＭ半
   導体装置。 ２、上記タイミング発生回路は、上記タイミング信号φ
   ｒｅｇの出力端子とセンスアンプの共通ソース線との間
   に設けられたカンプリング容量Ｃ１と、この出力端子と
   電源電圧Ｖｃｃとの間に設けられたＭＯ３ＦＥＴ’Ｑ１
   ６と、このＭＯ３ＦＥＴＱＩ　６のゲートと電源電圧Ｖ
   ｃｃとの間に並列形態に設けられ、ロウアドレスストロ
   ーブ信号ＲＡＳに基づいて形成され、選択期間ロウレベ
   ルになるタイミング信号φｂ及びこのタイミング信号φ
   ｂとは一同相であってそのハイレベルが電源電圧Ｖｃｃ
   以上の高いレベルとされるプリチャージタイミング信号
   φｐｃがそれぞれゲートに印加されたＭＯ３ＦＥＴＱ１
   ７．Ｑ１８と、上記ＭＯ３ＦＥＴＱＩ　６のゲートと上
   記ロウアドレスストローブ信号ＲＡＳに基づいて形成さ
   れ、上記タイミング信号φｂより遅れ、センスアンプの
   動作タイミング信号φｐａより早いタイミングでハイレ
   ベルとなるタイミング信号φｒｃｘとの間に設けられた
   第１のブートストランプ容量Ｃ２と、上記ＭＯ３ＦＥＴ
   ＱＩ　６のゲートと上記センスアンプの共通ソース・線
   との間に設けられ、そのゲートに電ｍ電圧Ｖｃｃが印加
   されたＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　１９と、上記ＭＯ３
   ＦＥＴＩ６と並列形態に設けられたＭＯ３ＦＥＴＱ２０
   と、このＭＯＳ　Ｆ’ＥＴＱ　２０のゲートと上記タイ
   ミング信号φｒｅｓとの間に設けられた第２のブートス
   トラップ容量Ｃ３と、上記ＭＯ３ＦＥＴＱ２０のゲート
   と上記タイミング信号φｒｃにとの間に設けられ、その
   ゲートに電源電圧Ｖｃｃが印加されたＭＯＳＦＥＴＱ２
   １とを含むものであることを特徴とする特許請求の範囲
   第１項記載のＭＯ３ＲＡＭ半導体装置。