JPS6085493A - ブ−トストラツプ回路 - Google Patents
ブ−トストラツプ回路Info
- Publication number
- JPS6085493A JPS6085493A JP58192388A JP19238883A JPS6085493A JP S6085493 A JPS6085493 A JP S6085493A JP 58192388 A JP58192388 A JP 58192388A JP 19238883 A JP19238883 A JP 19238883A JP S6085493 A JPS6085493 A JP S6085493A
- Authority
- JP
- Japan
- Prior art keywords
- level
- circuit
- bootstrap
- voltage
- mosfet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、ブートストラップ技術に関するもので、例
えば、ＭＯＳＦＥＴ （絶縁ゲート形電界効果トランジ
スタ）により構成された半導体記憶装置におけるワード
線のブートストラップ動作に有効な技術に関するもので
ある。
えば、ＭＯＳＦＥＴ （絶縁ゲート形電界効果トランジ
スタ）により構成された半導体記憶装置におけるワード
線のブートストラップ動作に有効な技術に関するもので
ある。
（背景技術）
アドレス選択用ＭＯ３ＦＥＴと情報記憶キャパシタとで
構成された１ＭＯ３型メモリセルを用いたダイナミック
型ＲＡＭにおいては、上記アドレス選択用ＭＯＳ Ｆ
ＥＴのゲートに結合されるワード線の選択レベルを電源
電圧以上に昇圧するブートストランプ回路が設けられる
。この理由は、上記メモリセルにおけるアドレス選択用
ＭＯ３ＦＥＴのゲート（ワード線）レベルを電源電圧以
上に高くして、記憶用キャパシタへの書込み或いは再書
込みハイレベルが上記ＭＯ３ＦＥＴのしきい値電圧によ
り低下してしまうのを防止するためである。
構成された１ＭＯ３型メモリセルを用いたダイナミック
型ＲＡＭにおいては、上記アドレス選択用ＭＯＳ Ｆ
ＥＴのゲートに結合されるワード線の選択レベルを電源
電圧以上に昇圧するブートストランプ回路が設けられる
。この理由は、上記メモリセルにおけるアドレス選択用
ＭＯ３ＦＥＴのゲート（ワード線）レベルを電源電圧以
上に高くして、記憶用キャパシタへの書込み或いは再書
込みハイレベルが上記ＭＯ３ＦＥＴのしきい値電圧によ
り低下してしまうのを防止するためである。
ところが、ワード線を長時間選択状態にする動作モード
等のロングサイクルにおいては、リーク電流によって上
記昇圧電圧が低下してしまうものである。これによって
、上述のように書込み又は再書込みレベルが低下して、
誤動作の原因になることが本願発明者によって明らかに
された。
等のロングサイクルにおいては、リーク電流によって上
記昇圧電圧が低下してしまうものである。これによって
、上述のように書込み又は再書込みレベルが低下して、
誤動作の原因になることが本願発明者によって明らかに
された。
〔発明の目的〕
この発明の目的は、ブートストランプ電圧のレベル補償
機能を持たせたプートストランプ回路を提供することに
ある。
機能を持たせたプートストランプ回路を提供することに
ある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
〔発明の［’）
本願において開示される発明のうち代表的なものの概要
を筒車に説明すれば、下記の通りである。
を筒車に説明すれば、下記の通りである。
すなわち、ブートストラップ回路で形成した昇圧レベル
の低下を検出してパルス信号を発止させ、これを利用し
てブートストラップ電圧を形成して上記昇圧レベルの補
償に用いるようにするものである。
の低下を検出してパルス信号を発止させ、これを利用し
てブートストラップ電圧を形成して上記昇圧レベルの補
償に用いるようにするものである。
〔実施例１〕
第１図には、この発明をダイナミック型ＲＡＭ（ランダ
ム・アクセス・メモリ）に通用した場合の一実施例の回
路図が示されている。
ム・アクセス・メモリ）に通用した場合の一実施例の回
路図が示されている。
同図に示した実施例回路では、ｎチャンネル間Ｏ３ＦＥ
Ｔを代表とするＩ Ｇ Ｆ Ｅ Ｔ （Ｉ ｎ５ｕｌａ
ｔｅｄＧａｔｅ Ｆｌｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎ
ｓｉｓｔｏｒ ）を例にして説明する。
Ｔを代表とするＩ Ｇ Ｆ Ｅ Ｔ （Ｉ ｎ５ｕｌａ
ｔｅｄＧａｔｅ Ｆｌｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎ
ｓｉｓｔｏｒ ）を例にして説明する。
１ビツトのメモリセルＭＣは、その代表として示されて
いるように情報記憶キャパシタＣｓとアドレス選択用Ｍ
Ｏ３ＦＥＴＱｍとからなり、論理１１′″、′０”の情
報はキャパシタＣｓに電荷が有るか無いかの形で記憶さ
れる。
いるように情報記憶キャパシタＣｓとアドレス選択用Ｍ
Ｏ３ＦＥＴＱｍとからなり、論理１１′″、′０”の情
報はキャパシタＣｓに電荷が有るか無いかの形で記憶さ
れる。
情報の読み出しは、ＭＯ３ＩＥＴＱｍをオン状態にして
キャパシタＣｓを共通のデータ線ＤＬにつなぎ、データ
線ＤＬの電位がキャパシタＣｓに蓄積された電荷量に応
じてどのような変化が起きるかをセンスすることによっ
て行われる。
キャパシタＣｓを共通のデータ線ＤＬにつなぎ、データ
線ＤＬの電位がキャパシタＣｓに蓄積された電荷量に応
じてどのような変化が起きるかをセンスすることによっ
て行われる。
メモリセルＭＣを小さく形成し、かつ共通のデータ線Ｄ
Ｌに多くのメモリセルをつないで高集積大容量のメモリ
マトリックスにしであるため、上記キャパシタＣ８と、
共通データｌ＊ＤＬの浮遊容量Ｃｏ（図示せず）との関
係は、Ｃａ ／ Ｃｏの比が非常に小さな値になる。し
たがって、上記キャパシタＣｓに蓄積された電荷量によ
るデータ線ＤＬの電位変化は、非常に微少な信号となっ
ている。
Ｌに多くのメモリセルをつないで高集積大容量のメモリ
マトリックスにしであるため、上記キャパシタＣ８と、
共通データｌ＊ＤＬの浮遊容量Ｃｏ（図示せず）との関
係は、Ｃａ ／ Ｃｏの比が非常に小さな値になる。し
たがって、上記キャパシタＣｓに蓄積された電荷量によ
るデータ線ＤＬの電位変化は、非常に微少な信号となっ
ている。
このような微少な信号を検出するための基準としてダミ
ーセルＤＣが設けられている。このダミーセルＤＣは、
そのキャパシタＣｄの容量値がメモリセルＭＣのキャパ
シタＣｓのほぼ半分であることを除き、メモリセルＭＣ
と同じ製造条件、同じ設計定数で作られている。キャパ
シタＣｄは、アドレッシングに先立って、ＭＯ３ＦＥＴ
Ｑｄ’によって接地電位に充電される。
ーセルＤＣが設けられている。このダミーセルＤＣは、
そのキャパシタＣｄの容量値がメモリセルＭＣのキャパ
シタＣｓのほぼ半分であることを除き、メモリセルＭＣ
と同じ製造条件、同じ設計定数で作られている。キャパ
シタＣｄは、アドレッシングに先立って、ＭＯ３ＦＥＴ
Ｑｄ’によって接地電位に充電される。
上記のように、キャパシタＣｄは、キャパシタＣｓの約
半分の容量値に設定されているので、メモリセルＭＣか
らの読み出し信号のほぼ半分に等しい基準電圧を形成す
ることになる。
半分の容量値に設定されているので、メモリセルＭＣか
らの読み出し信号のほぼ半分に等しい基準電圧を形成す
ることになる。
同図において、ＳＡは、上記アドレッシングにより生じ
るこのような電位変化の差を、タイミング信号（センス
アンプ制御信号）φｐａＬφｐａ２で決まるセンス期間
に拡大するセンスアンプであり（その動作は後述する）
、１対の平行に配置された相補データ線ＤＬ、ＤＬにそ
の入出力ノードが結合されている。相補データ線ＤＬ、
ＤＬに結合されるメモリセルの数は、検出精度を上げる
ため等しくされ、ＤＬ、ＤＬのそれぞれに１個ずつのダ
ミーセルが結合されている。また、各メモリセルＭＣは
１，１本のワード線ＷＬと相補対データ線の一方との間
に結合される。各ワード線ＷＬは双方のデータ線対と交
差しているので、ワード線ＷＬに生じる雑音成分が静電
結合によりデータ線にのっても、その雑音成分が双方の
データ線対ＤＬ。
るこのような電位変化の差を、タイミング信号（センス
アンプ制御信号）φｐａＬφｐａ２で決まるセンス期間
に拡大するセンスアンプであり（その動作は後述する）
、１対の平行に配置された相補データ線ＤＬ、ＤＬにそ
の入出力ノードが結合されている。相補データ線ＤＬ、
ＤＬに結合されるメモリセルの数は、検出精度を上げる
ため等しくされ、ＤＬ、ＤＬのそれぞれに１個ずつのダ
ミーセルが結合されている。また、各メモリセルＭＣは
１，１本のワード線ＷＬと相補対データ線の一方との間
に結合される。各ワード線ＷＬは双方のデータ線対と交
差しているので、ワード線ＷＬに生じる雑音成分が静電
結合によりデータ線にのっても、その雑音成分が双方の
データ線対ＤＬ。
ＤＬに等しく現れ、差動型のセンスアンプＳＡによって
相殺される。
相殺される。
上記アドレッシングにおいて、相補データ線対ＤＬ、Ｄ
Ｌの一方に結合されたメモリセルＭＣが選択された場合
、他方のデータ線には必ずダミーセルＤＣが結合される
ように一対のダミーワード線ＤＷＬ、ＤＷＬの一方が選
択される。
Ｌの一方に結合されたメモリセルＭＣが選択された場合
、他方のデータ線には必ずダミーセルＤＣが結合される
ように一対のダミーワード線ＤＷＬ、ＤＷＬの一方が選
択される。
上記センスアンプＳＡは、一対の交差結線されたＭＯ３
ＦＥＴＱＩ、Ｑ２を有し、これらの正帰還作用により、
相補データ線ＤＬ、ＤＬに現れた微少な信号を差動的に
増幅する。この正帰還動作は、２段回に分けておこなわ
れ比較的小さいコンダクタンス特性にされたＭＯ３ＦＥ
ＴＱ７が比較的早いタイミング信号φｐａｌによって導
通し始めると同時に開始され、アドレッシングによって
相補データ線ＤＬ、ＤＬに与えられた電位差に基づき高
い方のデータ線電位は遅い速度で、低い方のそれは速い
速度で共にその差が広がりながら下降していく。この時
、上記差電位がある程度大きくなったタイミングで比較
的大きいコンダクタンス特性にされたＭＯ３ＦＥＴＱ８
がタイミング信号φｐａ２によって導通するので、上記
低い方のデータ線電位が急速に低下する。このように２
段階にわけてセンスアンプＳＡの動作を行わせることに
よって、上記高い方の電位落ち込みを防止する。
ＦＥＴＱＩ、Ｑ２を有し、これらの正帰還作用により、
相補データ線ＤＬ、ＤＬに現れた微少な信号を差動的に
増幅する。この正帰還動作は、２段回に分けておこなわ
れ比較的小さいコンダクタンス特性にされたＭＯ３ＦＥ
ＴＱ７が比較的早いタイミング信号φｐａｌによって導
通し始めると同時に開始され、アドレッシングによって
相補データ線ＤＬ、ＤＬに与えられた電位差に基づき高
い方のデータ線電位は遅い速度で、低い方のそれは速い
速度で共にその差が広がりながら下降していく。この時
、上記差電位がある程度大きくなったタイミングで比較
的大きいコンダクタンス特性にされたＭＯ３ＦＥＴＱ８
がタイミング信号φｐａ２によって導通するので、上記
低い方のデータ線電位が急速に低下する。このように２
段階にわけてセンスアンプＳＡの動作を行わせることに
よって、上記高い方の電位落ち込みを防止する。
こうして低い方の電位が交差結合ＭＯ３ＦＥＴのしきい
値電圧以下に低下したとき正帰還動作が終了し、高い方
の電位の下降は電源電圧Ｖｃｃより低く上記しきい値電
圧より高い電位に留まるとともに、低い方の電位は最終
的に接地電位（Ｏｖ）に到達する。
値電圧以下に低下したとき正帰還動作が終了し、高い方
の電位の下降は電源電圧Ｖｃｃより低く上記しきい値電
圧より高い電位に留まるとともに、低い方の電位は最終
的に接地電位（Ｏｖ）に到達する。
上記のアドレッシングの際、一旦破壊されかかったメモ
リセルＭＣの記憶情報は、このセンス動作によって得ら
れたハイレベル若しくはロウレベルの電位をそのまま受
け取ることによって回復する。しかしながら、前述のよ
うにハイレベルが電源電圧Ｖｃｃに対して一定以上落ち
込むと、何回かの読み出し、再書込みを繰り返している
うちに論理“０゛として読み取られるところの誤動作が
生じる。この誤動作を防ぐために設けられるのがアクテ
ィブリストア回路ＡＲである。このアクティブリストア
回路ＡＲは、タイミング信号φｒｅｓを利用してロウレ
ベルの信号に対して何ら影響を与えずにハイレベルの信
号にのみ選択的に電源電圧Ｖｃｃの電位にブートストラ
ップする働きがある。
リセルＭＣの記憶情報は、このセンス動作によって得ら
れたハイレベル若しくはロウレベルの電位をそのまま受
け取ることによって回復する。しかしながら、前述のよ
うにハイレベルが電源電圧Ｖｃｃに対して一定以上落ち
込むと、何回かの読み出し、再書込みを繰り返している
うちに論理“０゛として読み取られるところの誤動作が
生じる。この誤動作を防ぐために設けられるのがアクテ
ィブリストア回路ＡＲである。このアクティブリストア
回路ＡＲは、タイミング信号φｒｅｓを利用してロウレ
ベルの信号に対して何ら影響を与えずにハイレベルの信
号にのみ選択的に電源電圧Ｖｃｃの電位にブートストラ
ップする働きがある。
同図において代表として示されているデータ線対ＤＬ、
ＤＬは、カラムスイッチＣＷを構成するＭＯ３ＦＥＴＱ
３．Ｑ４を介してコモン相補データ線対ＣＤＬ、ＣＤＬ
に接続される。他の代表として示されているデータ線対
についても同様なＭＯ３ＦＥＴＱ５．Ｑ６を介してコモ
ン相補データ線対ＣＤＬ、ＣＤＬに接続される。このコ
モン相補データ線対ＣＤＬ、ＣＤＬには、出力アンプを
含むデータ出カバソファＤＯＢの入力端子とデータ入カ
バンファＤＩＢの出力端子に接続される。
ＤＬは、カラムスイッチＣＷを構成するＭＯ３ＦＥＴＱ
３．Ｑ４を介してコモン相補データ線対ＣＤＬ、ＣＤＬ
に接続される。他の代表として示されているデータ線対
についても同様なＭＯ３ＦＥＴＱ５．Ｑ６を介してコモ
ン相補データ線対ＣＤＬ、ＣＤＬに接続される。このコ
モン相補データ線対ＣＤＬ、ＣＤＬには、出力アンプを
含むデータ出カバソファＤＯＢの入力端子とデータ入カ
バンファＤＩＢの出力端子に接続される。
ロウデコーダ及びカラムデコーダＲＣ−ＯＣＲは、アド
レスバッファＡＤＢで形成された内部相補アドレス信号
を受けて、１本のワード線及びダミーワード線並びにカ
ラムスイッチ選択信号を形成してメモリセル及びダミー
セルのアドレッシングを行う。すなわち、ロウアドレス
ストローブ信号ＲＡＳにより形成されたタイミング信号
φａｒに同期して外部アドレス信号ＡＸＯ〜ＡＸｎをア
ドレスバッファＡＤＨに取込み、ロウデコーダＲ−ＤＣ
Ｈに伝えるとともに、ワード線選択タイミング信号φＸ
により所定のワード線及びダミーワード線選択動作を行
う。このタイミング信号φＸは、プートストラップ回路
φｘ−Ｂに入力されることにより、特に開眼されないが
、その遅延信号を用いて電源電圧Ｖｃｃｌｕ、ｈに昇圧
される。
レスバッファＡＤＢで形成された内部相補アドレス信号
を受けて、１本のワード線及びダミーワード線並びにカ
ラムスイッチ選択信号を形成してメモリセル及びダミー
セルのアドレッシングを行う。すなわち、ロウアドレス
ストローブ信号ＲＡＳにより形成されたタイミング信号
φａｒに同期して外部アドレス信号ＡＸＯ〜ＡＸｎをア
ドレスバッファＡＤＨに取込み、ロウデコーダＲ−ＤＣ
Ｈに伝えるとともに、ワード線選択タイミング信号φＸ
により所定のワード線及びダミーワード線選択動作を行
う。このタイミング信号φＸは、プートストラップ回路
φｘ−Ｂに入力されることにより、特に開眼されないが
、その遅延信号を用いて電源電圧Ｖｃｃｌｕ、ｈに昇圧
される。
また、カラムアドレスストローブ信号ＣＡＳにより形成
されたタイミング信号φ８ｃに同期して外部アドレス信
号ＡＹＯ〜ＡＹｎをアドレスバッファＡＤＢに取込み、
カラムデコーダＣ−ＤＣＨに伝えるとともに、データ線
選択タイミング信号φｙによりデータ線の選択動作を行
う。
されたタイミング信号φ８ｃに同期して外部アドレス信
号ＡＹＯ〜ＡＹｎをアドレスバッファＡＤＢに取込み、
カラムデコーダＣ−ＤＣＨに伝えるとともに、データ線
選択タイミング信号φｙによりデータ線の選択動作を行
う。
この実施例においては、上記ワード線を長時間選択状態
にするような動作モードにおいて、そのブートストラン
プ電圧レベルが低下してしまうのを補償するため、レベ
ル補償回路ＬＶが設けられる。
にするような動作モードにおいて、そのブートストラン
プ電圧レベルが低下してしまうのを補償するため、レベ
ル補償回路ＬＶが設けられる。
第２図には、上記レベル補償回路ＬＶの具体的一実施例
の回路図が示されている。
の回路図が示されている。
上記ブートストラップ回路φｘ−Ｂにより昇圧されたワ
ード線選択タイミング信号φＸは、ＭＯ３ＦＥＴＱＩＯ
のゲートに供給され、このＭＯ３ＦＥＴＱＩＯと直列形
態に接続されたＭＯ３ＦＥＴＱＩＩとのコンダクタンス
特性の比に従ってレベルシフトされる。この実施例では
、ワード線選択タイミング信号φＸのレベルが電源電圧
Ｖｃｃのとき、そのレベルシフトされた電圧がインバー
タＩＶＩのロジックスレッショルド電圧とはり一致する
ようにレベルシフト量が設定される。これによって、上
記タイミング信号φＸのレベル検出動作を行うものであ
る。上記インバータＩＶＩの出力は、縦列形態のインバ
ータＩＶ２．ＩＶ３を通ずことによって時間ｔｄだけ遅
延させられたパルスφとして出力される。このパルス出
力φは、キャパシタＣの一方の電極に供給される。キャ
パシタＣの他方の電極と電源電圧Ｖｃｃとの間には、ダ
イオード形態のＭＯ３ＦＥＴＱ１２により構成されたプ
リチャージ手段が設けられる。また、上記キャパシタＣ
の他方の電極は、ＭＯ３ＦＥＴＱＩ ３のゲートに供給
され、このＭＯ３ＦＥＴＱＩ ３を通してそのブートス
トラップ電圧をワード線選択タイミング信号φＸ側に供
給する。
ード線選択タイミング信号φＸは、ＭＯ３ＦＥＴＱＩＯ
のゲートに供給され、このＭＯ３ＦＥＴＱＩＯと直列形
態に接続されたＭＯ３ＦＥＴＱＩＩとのコンダクタンス
特性の比に従ってレベルシフトされる。この実施例では
、ワード線選択タイミング信号φＸのレベルが電源電圧
Ｖｃｃのとき、そのレベルシフトされた電圧がインバー
タＩＶＩのロジックスレッショルド電圧とはり一致する
ようにレベルシフト量が設定される。これによって、上
記タイミング信号φＸのレベル検出動作を行うものであ
る。上記インバータＩＶＩの出力は、縦列形態のインバ
ータＩＶ２．ＩＶ３を通ずことによって時間ｔｄだけ遅
延させられたパルスφとして出力される。このパルス出
力φは、キャパシタＣの一方の電極に供給される。キャ
パシタＣの他方の電極と電源電圧Ｖｃｃとの間には、ダ
イオード形態のＭＯ３ＦＥＴＱ１２により構成されたプ
リチャージ手段が設けられる。また、上記キャパシタＣ
の他方の電極は、ＭＯ３ＦＥＴＱＩ ３のゲートに供給
され、このＭＯ３ＦＥＴＱＩ ３を通してそのブートス
トラップ電圧をワード線選択タイミング信号φＸ側に供
給する。
次に、この実施例回路の動作を第３図のタイミング図に
従って説明する。
従って説明する。
ブートストラップ回路φｘ−Ｂが動作して、ワード線選
択タイミング（ＩＮ号φＸを昇圧すると、その昇圧レベ
ルによって、ＭＯ３ＦＥＴＱＩＯ，Ｑｌｌによりレベル
シフトした電圧がインバータ■■１のロジックスレッシ
ョルド電圧より高くなるので、その出力がロウレベルに
なる。これにより、遅延時間ｔｄだけ遅れてパルスφが
ロウレベルなる。
択タイミング（ＩＮ号φＸを昇圧すると、その昇圧レベ
ルによって、ＭＯ３ＦＥＴＱＩＯ，Ｑｌｌによりレベル
シフトした電圧がインバータ■■１のロジックスレッシ
ョルド電圧より高くなるので、その出力がロウレベルに
なる。これにより、遅延時間ｔｄだけ遅れてパルスφが
ロウレベルなる。
１
したがって、プリチャージＭＯ３ＦＥＴＱ１２よリキャ
パシタＣ１にプリチャージが行われる。この場合、キャ
パシタＣには、Ｖｃｃ −Ｖｔｈ （ＭＯ５ＦＥＴＱ１
２のしきい値電圧）までプリチャージが行われる。この
電圧Ｖｃｃ−ＶｔｈがＭＯ５ＦＥＴＱ１３のゲートに供
給されるが、上記タイミング信号φＸが電源電圧Ｖｃｃ
以上の高レベルになっているので、この間ＭＯ３ＦＥ’
Ｉ’ＱＩ ３がオフ状態になる。これにより、ブートス
トランプ回路φＸ−Ｂにより形成した昇圧電圧がＭＯ５
ＦＥＴＱＩ３を通して逆流してしまうことはない。
パシタＣ１にプリチャージが行われる。この場合、キャ
パシタＣには、Ｖｃｃ −Ｖｔｈ （ＭＯ５ＦＥＴＱ１
２のしきい値電圧）までプリチャージが行われる。この
電圧Ｖｃｃ−ＶｔｈがＭＯ５ＦＥＴＱ１３のゲートに供
給されるが、上記タイミング信号φＸが電源電圧Ｖｃｃ
以上の高レベルになっているので、この間ＭＯ３ＦＥ’
Ｉ’ＱＩ ３がオフ状態になる。これにより、ブートス
トランプ回路φＸ−Ｂにより形成した昇圧電圧がＭＯ５
ＦＥＴＱＩ３を通して逆流してしまうことはない。
上記ワード線選択状態が長時間継続する動作モードにお
いては、そのリーク電流によって徐々に低下してしまう
。この場合、電源電圧Ｖｃｃ以下に低下すると、インバ
ータＩＶＩがこれを検出して、その出力をハイレベルと
する。すなわち、遅延時間ｔｄだけ遅れてパルスφがハ
イレベル（Ｖｃｃ）ニなる。したがって、キャパシタＣ
によるブートストラップ作用により、ＭＯ３ＦＥＴＱＩ
３のゲートが昇圧される。これにより、ＭＯ３ＦＥＴ
Ｑ１２ ３はオン状態となってキャパシタＣで形成した昇圧電圧
を上記タイミング信号φＸに伝えるので、再びタイミン
グ信号φＸは電源電圧Ｖｃｃ以上の高レベルに復旧する
。このレベル補償動作をインバータＩＶＩは検出するの
で、上記パルスφは遅延時間【ｄだけ遅れてロウレベル
になり、上記同様なプリチャージ動作を開始する。
いては、そのリーク電流によって徐々に低下してしまう
。この場合、電源電圧Ｖｃｃ以下に低下すると、インバ
ータＩＶＩがこれを検出して、その出力をハイレベルと
する。すなわち、遅延時間ｔｄだけ遅れてパルスφがハ
イレベル（Ｖｃｃ）ニなる。したがって、キャパシタＣ
によるブートストラップ作用により、ＭＯ３ＦＥＴＱＩ
３のゲートが昇圧される。これにより、ＭＯ３ＦＥＴ
Ｑ１２ ３はオン状態となってキャパシタＣで形成した昇圧電圧
を上記タイミング信号φＸに伝えるので、再びタイミン
グ信号φＸは電源電圧Ｖｃｃ以上の高レベルに復旧する
。このレベル補償動作をインバータＩＶＩは検出するの
で、上記パルスφは遅延時間【ｄだけ遅れてロウレベル
になり、上記同様なプリチャージ動作を開始する。
上記ワード線選択タイミング信号φＸのレベルが低下す
る毎に上記同様な動作を繰り返すので、ワード線選択レ
ベルを電源電圧Ｖｃｃ以上に補償することができる。
る毎に上記同様な動作を繰り返すので、ワード線選択レ
ベルを電源電圧Ｖｃｃ以上に補償することができる。
特に制限されないが、ワード線を選択状態にしておいて
、カラムスイッチを切り換えることにより、高速に多数
のデータを連続して書込み又は読み出しを行うような動
作モードにおいては、上記レベル補償動作は必要不可欠
なものとなる。
、カラムスイッチを切り換えることにより、高速に多数
のデータを連続して書込み又は読み出しを行うような動
作モードにおいては、上記レベル補償動作は必要不可欠
なものとなる。
〔実施例２〕
上記第２図に示されている実施例化においては、ブート
ストラップ回路φｘ−Ｈの出力がロウレベル（回路の接
地電位）のとき、ＭＯ３ＦＥＴＱＩ２、Ｑ１３を介して
電源電圧Ｖｃｃから回路の接地電位へと電流が流れてし
まい、消費電力が比較的大きくなってしまう。
ストラップ回路φｘ−Ｈの出力がロウレベル（回路の接
地電位）のとき、ＭＯ３ＦＥＴＱＩ２、Ｑ１３を介して
電源電圧Ｖｃｃから回路の接地電位へと電流が流れてし
まい、消費電力が比較的大きくなってしまう。
そこで、上記第２図において、ＭＯ５ＦＥＴＱ１２のソ
ース（そのゲートに接続されていない方の電極）と、上
記ＭＯ３ＦＥＴＱＩ ３のドレイン（そのゲートに接続
されている方の電極）とを切り離して、その間に主導電
路が形成されるように、そのソースとドレインを上記Ｍ
Ｏ３ＦＥＴＱ１３のドレインと上記ＭＯ５ＦＥＴＱＩ
２のソースにそれぞれ接続させ、そのゲートを上記ＭＯ
５ＦＥＴＱ１３のソースに接続させたＭＯ３ＦＥＴＱＩ
４ （図示しない）を新に設ける。これにより、上記ブ
ートストラップ回路φｘ−Ｂの出力がロウレベルのとき
、上記ＭＯ３ＦＥＴＱ１４がオフ状態となるため、上述
のような電流が流れるのを防ぐことができ、低消費電力
化を図ることができる。
ース（そのゲートに接続されていない方の電極）と、上
記ＭＯ３ＦＥＴＱＩ ３のドレイン（そのゲートに接続
されている方の電極）とを切り離して、その間に主導電
路が形成されるように、そのソースとドレインを上記Ｍ
Ｏ３ＦＥＴＱ１３のドレインと上記ＭＯ５ＦＥＴＱＩ
２のソースにそれぞれ接続させ、そのゲートを上記ＭＯ
５ＦＥＴＱ１３のソースに接続させたＭＯ３ＦＥＴＱＩ
４ （図示しない）を新に設ける。これにより、上記ブ
ートストラップ回路φｘ−Ｂの出力がロウレベルのとき
、上記ＭＯ３ＦＥＴＱ１４がオフ状態となるため、上述
のような電流が流れるのを防ぐことができ、低消費電力
化を図ることができる。
（１）ブートストラップ電圧のレベルが低下したことを
検出してハイレベルに立ち上がるパルスを形成すること
によって、昇圧電圧を形成するとともに上記ブートスト
ラップ出力側に伝えることによって、そのレベル補償を
行うことができるという効果が得られる。
検出してハイレベルに立ち上がるパルスを形成すること
によって、昇圧電圧を形成するとともに上記ブートスト
ラップ出力側に伝えることによって、そのレベル補償を
行うことができるという効果が得られる。
（２）レベルシフト回路と複数個の縦列形態とされたイ
ンバータ及びブートストラップ回路という帰還ループを
用いることによって、簡単な回路によりレベル補償動作
を行うことができるという効果が得られる。
ンバータ及びブートストラップ回路という帰還ループを
用いることによって、簡単な回路によりレベル補償動作
を行うことができるという効果が得られる。
（３）レベル補償回路をダイナミック型ＲＡＭのような
ワード線選択タイミング発生回路に適用することによっ
て、ロングサイクルのもとでもメモリセルの記憶用キャ
パシタに対してフルライトを行うことができ、次の読み
出し動作での記憶電荷置を多くすることができるという
効果が得られる。
ワード線選択タイミング発生回路に適用することによっ
て、ロングサイクルのもとでもメモリセルの記憶用キャ
パシタに対してフルライトを行うことができ、次の読み
出し動作での記憶電荷置を多くすることができるという
効果が得られる。
（４）上記（３）により、実質的な記憶情報量を大きく
できるから、α線等による情報電荷の喪失分を補うこと
ができるという作用によって、その動作マージンを大き
くできるという効果が得られる。
できるから、α線等による情報電荷の喪失分を補うこと
ができるという作用によって、その動作マージンを大き
くできるという効果が得られる。
以上本発明者によってなされた発明を実施例に５
基づき具体的に説明したが、この発明は上記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない０例えば、レベ
ル補償回路ＬＶの具体的構成は、ワード線の選択レベル
の低下を判定して、ハイレベルとなるパルスを発生させ
ることによって、ブートストラップ電圧を形成してレベ
ル補償用に用いる回路であれば何であってもよい。
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない０例えば、レベ
ル補償回路ＬＶの具体的構成は、ワード線の選択レベル
の低下を判定して、ハイレベルとなるパルスを発生させ
ることによって、ブートストラップ電圧を形成してレベ
ル補償用に用いる回路であれば何であってもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるダイナミック型ＲＡ
Ｍのワード線選択タイミング信号発生回路に適用した場
合について説明したが、それに限定されるものでなく、
この発明は、上記昇圧電圧を必要とするスタティック型
ＲＡＭ等のような各種記憶装置の他、ダイナミック型回
路により、昇圧電圧を形成して比較的長時間保持させる
必要のある回路に広（利用できるものである。
をその背景となった利用分野であるダイナミック型ＲＡ
Ｍのワード線選択タイミング信号発生回路に適用した場
合について説明したが、それに限定されるものでなく、
この発明は、上記昇圧電圧を必要とするスタティック型
ＲＡＭ等のような各種記憶装置の他、ダイナミック型回
路により、昇圧電圧を形成して比較的長時間保持させる
必要のある回路に広（利用できるものである。
第１図は、この発明をダイナミック型ＲＡＭに６
通用した場合の一実施例を示す回路図、第２図は、その
レベル補償回路の具体的一実施例を示す回路図、 第３図は、その動作を説明するためのタイミング図であ
る。 ＭＣ・・メモリセル、ＤＣ・・ダミーセル、ＣＷ・・カ
ラムスイッチ、ＳＡ・・センスアンプ、ＡＲ・・アクテ
ィブリストア回路、ＲＣ−ＤＣＲ・・ロウ／カラムデコ
ーダ、ＡＤＢ・・アドレスバッファ、ＤＯＢ・・データ
出カバソファ、ＤＩＢ・・データ人力バッファ、φｘ−
Ｂ・・ブートストラップ回路、ＬＶ・・レベル補償回路
代理人弁理士 高欄 明夫 第 １ 図 第 ２ 図 ７１／１−
レベル補償回路の具体的一実施例を示す回路図、 第３図は、その動作を説明するためのタイミング図であ
る。 ＭＣ・・メモリセル、ＤＣ・・ダミーセル、ＣＷ・・カ
ラムスイッチ、ＳＡ・・センスアンプ、ＡＲ・・アクテ
ィブリストア回路、ＲＣ−ＤＣＲ・・ロウ／カラムデコ
ーダ、ＡＤＢ・・アドレスバッファ、ＤＯＢ・・データ
出カバソファ、ＤＩＢ・・データ人力バッファ、φｘ−
Ｂ・・ブートストラップ回路、ＬＶ・・レベル補償回路
代理人弁理士 高欄 明夫 第 １ 図 第 ２ 図 ７１／１−
Claims (1)
- 【特許請求の範囲】 １、所定のタイミング信号により電源電圧以上の昇圧電
圧を形成するブートストラップ回路において、上記昇圧
電圧のレベル低下を検出するレベル検出回路と、この検
出出力を受けて電源電圧側レベルに立ち上がるパルスを
形成するパルス発生回路と、このパルス発生回路により
形成した出力パルスが一方の電極に供給され、他方の電
極に一方向性素子により構成されたプリチャージ手段が
設けられた容量素子と、この容量素子の他方の電極の電
圧を受けてその昇圧出力レベルをブートストラップ回路
の出力端子側に供給するスイッチ手段とを付加したこと
を特徴とするブートストラップ回路。 ２、上記レベル検出回路とパルス発生回路は、上記昇圧
電圧をレベルシフトするレベルシフト回路と、このレベ
ルシフト回路の出力信号を受けて反転出力信号を形成す
る遅延回路とにより構成されるものであることを特徴と
する特許請求の範囲第１項記載のブートストラップ回路
。 ３、上記ブートスＩ・ランプ回路は、ＭＯＳＦＥＴによ
り構成されるものであることを特徴とする特許請求の範
囲第１又は第２項記載のブートストラップ回路。 ４、上記ブートストラップ回路により形成される昇圧電
圧は、半導体記憶装置におけるワード線選択信号として
使用されるものであることを特徴とする特許請求の範囲
第１、第２又は第３項記載のブートストラップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58192388A JPS6085493A (ja) | 1983-10-17 | 1983-10-17 | ブ−トストラツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58192388A JPS6085493A (ja) | 1983-10-17 | 1983-10-17 | ブ−トストラツプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6085493A true JPS6085493A (ja) | 1985-05-14 |
Family
ID=16290466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58192388A Pending JPS6085493A (ja) | 1983-10-17 | 1983-10-17 | ブ−トストラツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6085493A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4811292A (en) * | 1985-07-01 | 1989-03-07 | Nec Corporation | Semiconductor memory in which data readout operation is carried out over wide power voltage range |
| US5265056A (en) * | 1989-12-28 | 1993-11-23 | International Business Machines Corporation | Signal margin testing system for dynamic RAM |
| US5521871A (en) * | 1993-11-17 | 1996-05-28 | Samsung Electronics Co., Ltd. | Voltage boosting circuit of a semiconductor memory circuit |
| WO2018143087A1 (ja) * | 2017-02-01 | 2018-08-09 | 株式会社デンソー | 超音波出力装置 |
-
1983
- 1983-10-17 JP JP58192388A patent/JPS6085493A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4811292A (en) * | 1985-07-01 | 1989-03-07 | Nec Corporation | Semiconductor memory in which data readout operation is carried out over wide power voltage range |
| US5265056A (en) * | 1989-12-28 | 1993-11-23 | International Business Machines Corporation | Signal margin testing system for dynamic RAM |
| US5521871A (en) * | 1993-11-17 | 1996-05-28 | Samsung Electronics Co., Ltd. | Voltage boosting circuit of a semiconductor memory circuit |
| WO2018143087A1 (ja) * | 2017-02-01 | 2018-08-09 | 株式会社デンソー | 超音波出力装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0173980B1 (en) | Semiconductor integrated circuit device | |
| USRE37176E1 (en) | Semiconductor memory | |
| US6118728A (en) | Circuit and method for memory device with defect current isolation | |
| JPS60234298A (ja) | 半導体集積回路装置 | |
| JPS62212997A (ja) | 半導体集積回路装置 | |
| JP2002298599A (ja) | 半導体装置 | |
| KR100280624B1 (ko) | 부트스트랩 디코더회로 및 그의 동작방법 | |
| JPS62223891A (ja) | 半導体記憶装置 | |
| KR950007141B1 (ko) | 의사 스태틱 ram의 제어회로 | |
| JPS6085493A (ja) | ブ−トストラツプ回路 | |
| EP0148364B1 (en) | Timing signal generator | |
| KR0154755B1 (ko) | 가변플레이트전압 발생회로를 구비하는 반도체 메모리장치 | |
| JPS61190794A (ja) | ダイナミツク型ｒａｍ | |
| JPH08297972A (ja) | ダイナミック形半導体記憶装置 | |
| JPS6196593A (ja) | ダイナミツク型ｒａｍ | |
| JPS63239673A (ja) | 半導体集積回路装置 | |
| US6133781A (en) | Semiconductor device utilizing unnecessary electric charge on complementary signal line pair | |
| JPH05314762A (ja) | 半導体装置 | |
| JPS61165886A (ja) | ダイナミツク型ｒａｍ | |
| JPS6013396A (ja) | ダイナミツク型ｒａｍ | |
| JPS62150586A (ja) | 半導体集積回路装置 | |
| JPS59152589A (ja) | ダイナミツク型ｒａｍ | |
| JP4427871B2 (ja) | 半導体装置 | |
| JPS5992492A (ja) | Ｍｏｓｒａｍ半導体装置 | |
| JPS59188885A (ja) | ダイナミツク型ｒａｍ |