JPS59188885A - ダイナミツク型ｒａｍ - Google Patents
ダイナミツク型ｒａｍInfo
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- JPS59188885A JPS59188885A JP58062167A JP6216783A JPS59188885A JP S59188885 A JPS59188885 A JP S59188885A JP 58062167 A JP58062167 A JP 58062167A JP 6216783 A JP6216783 A JP 6216783A JP S59188885 A JPS59188885 A JP S59188885A
- Authority
- JP
- Japan
- Prior art keywords
- level
- word line
- timing signal
- signal
- power supply
- Prior art date
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、グイナミソク型ＲＡＭ （ランダム・アク
セス・メモリ）に関するもので、例えば、ワード線ブー
トストラップ機能をもつものに有効な技術に関するもの
である。
セス・メモリ）に関するもので、例えば、ワード線ブー
トストラップ機能をもつものに有効な技術に関するもの
である。
アドレス選択用ＭＯ３ＦＥＴと情報記憶キャパシタとで
構成された１ＭＯ３型メモリセルを用いたグイナミソク
型ＲＡＭにおいては、上記アドレス選択用ＭＯＳ Ｆ
ＥＴのゲートに結合されるワード線の選択レベルを電源
電圧以上に昇圧するブートストランプ回路が設けられる
。この理由は、上記メモリセルにおけるアドレス選択用
ＭＯ３ＦＥＴのゲート（ワード線）レベルを電源電圧以
上に高くして、記憶用キャパシタへの書込み或いは再書
込みハイレベルが上記ＭＯ３ＦＥＴの闇値電圧により低
下してしまうのを防止するためである。
構成された１ＭＯ３型メモリセルを用いたグイナミソク
型ＲＡＭにおいては、上記アドレス選択用ＭＯＳ Ｆ
ＥＴのゲートに結合されるワード線の選択レベルを電源
電圧以上に昇圧するブートストランプ回路が設けられる
。この理由は、上記メモリセルにおけるアドレス選択用
ＭＯ３ＦＥＴのゲート（ワード線）レベルを電源電圧以
上に高くして、記憶用キャパシタへの書込み或いは再書
込みハイレベルが上記ＭＯ３ＦＥＴの闇値電圧により低
下してしまうのを防止するためである。
ところが、二交点方式のメモリアレイを用いたダイナミ
ック型ＲＡＭにおいては、センスアンプの増幅動作によ
り、メモリアレイの一方のデータ線がプリチャージレベ
ルからロウレベル（はゾＯＶ）に−斉に低下する。した
がって、ワード線とのカンプリングにより、上記ワード
線のブートストラップ電圧が低下してしまうため、上記
記憶用キャパシタへのハイレベル書込み或いは再書込み
レベルが低下してしまうという欠点が生じる。特に、６
４にビット、２５６にビットのような大記憶容量のダイ
ナミック型ＲＡＭにおいては、高密度にメモリアレイが
構成されるため、上記力・ノブリング容量が大きくなる
ので、そのワード線の昇圧レベルの低下が大きくなる。
ック型ＲＡＭにおいては、センスアンプの増幅動作によ
り、メモリアレイの一方のデータ線がプリチャージレベ
ルからロウレベル（はゾＯＶ）に−斉に低下する。した
がって、ワード線とのカンプリングにより、上記ワード
線のブートストラップ電圧が低下してしまうため、上記
記憶用キャパシタへのハイレベル書込み或いは再書込み
レベルが低下してしまうという欠点が生じる。特に、６
４にビット、２５６にビットのような大記憶容量のダイ
ナミック型ＲＡＭにおいては、高密度にメモリアレイが
構成されるため、上記力・ノブリング容量が大きくなる
ので、そのワード線の昇圧レベルの低下が大きくなる。
この発明の目的は、ワード線の昇圧レベルの低下を補償
したダイナミック型ＲＡＭを提供することにある。
したダイナミック型ＲＡＭを提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、ワード線選択レベルの落ち込みを検出して、
そのレベルを電源電圧レベルまで回復させるレベル補償
回路を付加することによって、ワード線の選択レベル補
償を達成するものである。
そのレベルを電源電圧レベルまで回復させるレベル補償
回路を付加することによって、ワード線の選択レベル補
償を達成するものである。
第１図には、この発明の一実施例の回路図が示されてい
る。
る。
同図に示した実施例回路では、ｎチャンネルＭＯ３ＦＥ
Ｔを代表とするＩ Ｇ Ｆ Ｅ Ｔ （Ｉ ｎ５ｕｌａ
ｔｅｄＧａｔｅ Ｆ １ｅｌｄ Ｅｆｆｅｃｔ Ｔｒ
ａｎｓｉｓｔｏｒ ）を例にして説明する。
Ｔを代表とするＩ Ｇ Ｆ Ｅ Ｔ （Ｉ ｎ５ｕｌａ
ｔｅｄＧａｔｅ Ｆ １ｅｌｄ Ｅｆｆｅｃｔ Ｔｒ
ａｎｓｉｓｔｏｒ ）を例にして説明する。
１ビツトのメモリセルＭＣは、その代表として示されて
いるように情報記憶キャパシタＣｓとアドレス選択用Ｍ
Ｏ３ＦＥＴＱｍとからなり、論理“１”、“０”の情報
はキャパシタＣｓに電荷が有るか無いかの形で記憶され
る。
いるように情報記憶キャパシタＣｓとアドレス選択用Ｍ
Ｏ３ＦＥＴＱｍとからなり、論理“１”、“０”の情報
はキャパシタＣｓに電荷が有るか無いかの形で記憶され
る。
情報の読み出しは、ＭＯ３ＦＥＴＱｍをオン状態にして
キャパシタＣｓを共通のデータ線ＤＬにつなぎ、データ
線ＤＬの電位がキャパシタＣｓに蓄積された電荷量に応
じてどのような変化が起きるかをセンスすることによっ
て行われる。
キャパシタＣｓを共通のデータ線ＤＬにつなぎ、データ
線ＤＬの電位がキャパシタＣｓに蓄積された電荷量に応
じてどのような変化が起きるかをセンスすることによっ
て行われる。
メモリセルＭＣを小さく形成し、かつ共通のデータ線Ｄ
Ｌに多くのメモリセルをつないで高集積大容量のメモリ
マトリックスにしであるため、上記キャパシタＣｓと、
共通データ線ＤＬの浮遊容量ｃｏ（図示せず）との関係
は、Ｃｓ ／ Ｃｏの比が非常に小さな値になる。した
がって、上記キャパシタＣｓに蓄積された電荷量による
データ線ＤＬの電位変化は、非常に微少な信号となって
いる。
Ｌに多くのメモリセルをつないで高集積大容量のメモリ
マトリックスにしであるため、上記キャパシタＣｓと、
共通データ線ＤＬの浮遊容量ｃｏ（図示せず）との関係
は、Ｃｓ ／ Ｃｏの比が非常に小さな値になる。した
がって、上記キャパシタＣｓに蓄積された電荷量による
データ線ＤＬの電位変化は、非常に微少な信号となって
いる。
このような微少な信号を検出するための基準としてダミ
ーセルＤＣが設けられている。このダミーセルＤＣは、
そのキャパシタＣｄの容量値がメモリセルＭＣのキャパ
シタＣｓのほぼ半分であることを除き、メモリセルＭＣ
と同じ製造条件、同じ設計定数で作られている。キャパ
シタＣｄは、アドレッシングに先立って、ＭＯ３ＦＥＴ
Ｑｄ’によって接地電位に充電される。
ーセルＤＣが設けられている。このダミーセルＤＣは、
そのキャパシタＣｄの容量値がメモリセルＭＣのキャパ
シタＣｓのほぼ半分であることを除き、メモリセルＭＣ
と同じ製造条件、同じ設計定数で作られている。キャパ
シタＣｄは、アドレッシングに先立って、ＭＯ３ＦＥＴ
Ｑｄ’によって接地電位に充電される。
上記のように、キャパシタＣｄは、キャパシタＣｓの約
半分の容量値に設定されているので、メモリセルＭＣか
らの読み出し信号のほぼ半分に等しい基準電圧を形成す
ることになる。
半分の容量値に設定されているので、メモリセルＭＣか
らの読み出し信号のほぼ半分に等しい基準電圧を形成す
ることになる。
センスアンプＳＡは、上記アドレッシングにより生じる
このような電位変化の差を、タイミング信号（センスア
ンプ制御信号）φｐａｌ＋φｐａ２で決まるセンス期間
に拡大するセンスアンプであり（その動作は後述する）
、１対の平行に配置された相補データ線ＤＬ、ＤＬにそ
の入出力ノードが結合されている。相補データ線ＤＬ、
ＤＬに結合されるメモリセルの数は、検出精度を上げる
ため等しくされ、ＤＬ、ＤＬのそれぞれに１個ずつのダ
ミーセルが結合されている。また、各メモリセルＭＣは
、１本のワード線ＷＬと相補対データ線の一方との間に
結合される。各ワード線ＷＬは双方のデータ線対と交差
しているので、ワード線ＷＬに生じる雑音成分が静電結
合によりデータ線にのっても、その雑音成分が双方のデ
ータ線対ＤＬ。
このような電位変化の差を、タイミング信号（センスア
ンプ制御信号）φｐａｌ＋φｐａ２で決まるセンス期間
に拡大するセンスアンプであり（その動作は後述する）
、１対の平行に配置された相補データ線ＤＬ、ＤＬにそ
の入出力ノードが結合されている。相補データ線ＤＬ、
ＤＬに結合されるメモリセルの数は、検出精度を上げる
ため等しくされ、ＤＬ、ＤＬのそれぞれに１個ずつのダ
ミーセルが結合されている。また、各メモリセルＭＣは
、１本のワード線ＷＬと相補対データ線の一方との間に
結合される。各ワード線ＷＬは双方のデータ線対と交差
しているので、ワード線ＷＬに生じる雑音成分が静電結
合によりデータ線にのっても、その雑音成分が双方のデ
ータ線対ＤＬ。
ＤＬに等しく現れ、差動型のセンスアンプＳＡによって
相殺される。
相殺される。
上記アドレッシングにおいて、相補データ線対ＤＬ、Ｄ
Ｌの一方に結合されたメモリセルＭＣが選択された場合
、他方のデータ線には必ずダミーセルＤＣが結合される
ように一対のダミーワード線ＤＷＬ、ＤＷＬの一方が選
択される。
Ｌの一方に結合されたメモリセルＭＣが選択された場合
、他方のデータ線には必ずダミーセルＤＣが結合される
ように一対のダミーワード線ＤＷＬ、ＤＷＬの一方が選
択される。
上記センスアンプＳＡは、一対の交差結線されたＭＯ３
ＦＥＴＱＩ、Ｑ２を有し、これらの正帰還作用により、
相補データ線ＤＬ、ＤＬに現れた微少な信号を差動的に
増幅する。この正帰還動作は、２段回に分けておこなわ
れ比較的小さいコンダクタンス特性にされたＭＯ３ＦＥ
ＴＱ７が比較的早いタイミング信号φｐａｌによって導
通し始めると同時に開始され、アドレッシングによって
相補データ線ＤＬ、ＤＬに与えられた電位差に基づき高
い方のデータ線電位は遅い速度で、低い方のそれは速い
速度で共にその差が広がりながら下降していく。この時
、上記差電位がある程度大きくなったタイミングで比較
的大きいコンダクタンス特性にされたＭＯ３ＦＥＴＱＢ
がタイミング信号φｐａ２によって導通するので、上記
低い方のデータ線電位が急速に低下する。このように２
段階にわけてセンスアンプＳＡの動作を行わせることに
ようて、上記高い方の電位落ち込みを防止する。
ＦＥＴＱＩ、Ｑ２を有し、これらの正帰還作用により、
相補データ線ＤＬ、ＤＬに現れた微少な信号を差動的に
増幅する。この正帰還動作は、２段回に分けておこなわ
れ比較的小さいコンダクタンス特性にされたＭＯ３ＦＥ
ＴＱ７が比較的早いタイミング信号φｐａｌによって導
通し始めると同時に開始され、アドレッシングによって
相補データ線ＤＬ、ＤＬに与えられた電位差に基づき高
い方のデータ線電位は遅い速度で、低い方のそれは速い
速度で共にその差が広がりながら下降していく。この時
、上記差電位がある程度大きくなったタイミングで比較
的大きいコンダクタンス特性にされたＭＯ３ＦＥＴＱＢ
がタイミング信号φｐａ２によって導通するので、上記
低い方のデータ線電位が急速に低下する。このように２
段階にわけてセンスアンプＳＡの動作を行わせることに
ようて、上記高い方の電位落ち込みを防止する。
こうして低い方の電位が交差結合ＭＯ５ＦＥＴのしきい
値電圧以下に低下したとき正帰還動作が終了し、高い力
の電位の下降は電源電圧Ｖｃｃより低（上記しきい値電
圧より高い電位に留まるとともに、低い方の電位は最終
的に接地電位（０■）に到達する。
値電圧以下に低下したとき正帰還動作が終了し、高い力
の電位の下降は電源電圧Ｖｃｃより低（上記しきい値電
圧より高い電位に留まるとともに、低い方の電位は最終
的に接地電位（０■）に到達する。
上記のアドレッシングの際、一旦破壊されかかったメモ
リセルＭＣの記憶情報は、このセンス動作によって得ら
れたハイレベル若しくはロウレ・＼ルの電位をそのまま
受は取ることによって回復する。しかしながら、前述の
ようにハイレー・ルが電源電圧Ｖｃｃに対して一定以上
落ち込むと、何回かの読め出し、再書込みを繰り返して
いるうちに論理“０”として読み取られるところの誤動
作が生しる。この誤動作を防ぐために設けられるのがア
クティブリストア回路ＡＲである。このアクティブリス
トア回路ＡＲは、ロウレベルの信号に対して何らＤ５
ａを与えすバー−レベルの信号にのみｉＩＩ択的に電源
電圧ＶＣＣの電位にプートストラップする働きがある。
リセルＭＣの記憶情報は、このセンス動作によって得ら
れたハイレベル若しくはロウレ・＼ルの電位をそのまま
受は取ることによって回復する。しかしながら、前述の
ようにハイレー・ルが電源電圧Ｖｃｃに対して一定以上
落ち込むと、何回かの読め出し、再書込みを繰り返して
いるうちに論理“０”として読み取られるところの誤動
作が生しる。この誤動作を防ぐために設けられるのがア
クティブリストア回路ＡＲである。このアクティブリス
トア回路ＡＲは、ロウレベルの信号に対して何らＤ５
ａを与えすバー−レベルの信号にのみｉＩＩ択的に電源
電圧ＶＣＣの電位にプートストラップする働きがある。
同図において代表として示されているデータ線対ＤＬ、
ＤＬば、カラムスイッチｃ１ｗを構成するＭＯ３ＦＥＴ
Ｑ３．Ｑ４を介してコモン相補データ線対ＣＤＬ、ＣＤ
Ｌに接続される。他の代表として示されているデータ線
対についても同様なＭ禎データ線対ＣＤＬ、 ♂ＤＬ
には、出方アンプを含むデータ出力バッファＤＯＢの大
刀端子とデータ人力バッファＤＩＨの出方端子に接続さ
れる。
ＤＬば、カラムスイッチｃ１ｗを構成するＭＯ３ＦＥＴ
Ｑ３．Ｑ４を介してコモン相補データ線対ＣＤＬ、ＣＤ
Ｌに接続される。他の代表として示されているデータ線
対についても同様なＭ禎データ線対ＣＤＬ、 ♂ＤＬ
には、出方アンプを含むデータ出力バッファＤＯＢの大
刀端子とデータ人力バッファＤＩＨの出方端子に接続さ
れる。
ロウデコーダ及びカラムデコーダＲＣ−ＯＣＲは、アド
レスバッファＡＤＨで形成された内部相補アドレス信号
を受けて、１本のワード線及びダミーワード線並びにカ
ラムスイッチ選択信号を形成してメモリセル及びダミー
セルのアドレッシングを行う。すなわち、ロウアドレス
ストローブ信号ＲＡＳにより形成されたタイミング信号
φａｒに同期して外部アドレス信号ＡＸＯ〜ＡＸｎをア
ドレスバッファＡＤＢに取込み、ロウデコーダＲ−ＤＣ
Ｒに伝えるとともに、ワード線選択タイミング信号φＸ
により所定のワード線及びダミーワード線選択動作を行
う。このタイミング信号φＸは、ブートストランプ回路
φｘ−Ｂに入力されることにより、特に制限されないが
、その遅延信号を用いて電源電圧Ｖｃｃ以上に昇圧され
る。
レスバッファＡＤＨで形成された内部相補アドレス信号
を受けて、１本のワード線及びダミーワード線並びにカ
ラムスイッチ選択信号を形成してメモリセル及びダミー
セルのアドレッシングを行う。すなわち、ロウアドレス
ストローブ信号ＲＡＳにより形成されたタイミング信号
φａｒに同期して外部アドレス信号ＡＸＯ〜ＡＸｎをア
ドレスバッファＡＤＢに取込み、ロウデコーダＲ−ＤＣ
Ｒに伝えるとともに、ワード線選択タイミング信号φＸ
により所定のワード線及びダミーワード線選択動作を行
う。このタイミング信号φＸは、ブートストランプ回路
φｘ−Ｂに入力されることにより、特に制限されないが
、その遅延信号を用いて電源電圧Ｖｃｃ以上に昇圧され
る。
また、カラムアドレスストローブ信号ＣＡＳにより形成
されたタイミング信号φ８ｃに同期して外部アドレス信
号ＡＹＯ−ＡＹｎをアドレスバッファＡＤＢに取込み、
カラムデコーダＣ−ＤＣＨに伝えるとともに、データ線
選択タイミング信号φｙによりデータ線の選択動作を行
うに の実施例においては、上記センスアンプＳＡが−斉に増
幅動作した時、上記ブートストラップ回路φｘ−Ｑによ
り形成した昇圧電圧がロウレベルにされる一方のデータ
線とのカンプリングにより低下してしまうのを防止する
ため、次の回路素子で構成されたレベル補償回路ＬＶが
設けられる。
されたタイミング信号φ８ｃに同期して外部アドレス信
号ＡＹＯ−ＡＹｎをアドレスバッファＡＤＢに取込み、
カラムデコーダＣ−ＤＣＨに伝えるとともに、データ線
選択タイミング信号φｙによりデータ線の選択動作を行
うに の実施例においては、上記センスアンプＳＡが−斉に増
幅動作した時、上記ブートストラップ回路φｘ−Ｑによ
り形成した昇圧電圧がロウレベルにされる一方のデータ
線とのカンプリングにより低下してしまうのを防止する
ため、次の回路素子で構成されたレベル補償回路ＬＶが
設けられる。
この実施例では、上記タイミング信号φＸの信号線と電
源電圧Ｖｃｃとの間にレベル補／ＸＭＯ３ＦＥＴＱＩＯ
が設けられる。このＭＯＳＦＥＴＱＩＯのゲートと、特
に制限されないが、上記センスアンプＳＡを活性化させ
るタイミング信号φｐａ２との間にブートストラップ容
量Ｃが設けられる。
源電圧Ｖｃｃとの間にレベル補／ＸＭＯ３ＦＥＴＱＩＯ
が設けられる。このＭＯＳＦＥＴＱＩＯのゲートと、特
に制限されないが、上記センスアンプＳＡを活性化させ
るタイミング信号φｐａ２との間にブートストラップ容
量Ｃが設けられる。
このブートストラップ容量Ｃは、例えば、公知のＭＯ３
容量によって形成される。
容量によって形成される。
また、上記ワード線選択タイミング信号φＸのレベル低
下を判定するために、このタイミング信号φｘを受ける
ＭＯＳＦＥＴＱＩ １が、上記ＭＯ３ＦＥＴＱＩＩのゲ
ートと電源電圧Ｖｃｃとの間に設けられる。そして、上
記ＭＯ３ＦＥＴＱＩ ｏと回路の接地電位との間には、
特に制限されないが、内部プリチャージ信号ＲＡＳ １
を受けるリセットＭＯ３ＦＥＴＱ１２が設けられるもの
である。
下を判定するために、このタイミング信号φｘを受ける
ＭＯＳＦＥＴＱＩ １が、上記ＭＯ３ＦＥＴＱＩＩのゲ
ートと電源電圧Ｖｃｃとの間に設けられる。そして、上
記ＭＯ３ＦＥＴＱＩ ｏと回路の接地電位との間には、
特に制限されないが、内部プリチャージ信号ＲＡＳ １
を受けるリセットＭＯ３ＦＥＴＱ１２が設けられるもの
である。
次に、この実施例回路の動作を第２図の夕・イミング図
に従って説明する。
に従って説明する。
ロウアドレスストローブ信号ＲＡＳがロウレベルに変化
すると、ロウアドレス信号ＡＸＯ〜ＡＸｉが取り込まれ
、ワード線選択タイミング信号φＸのハイレベルにより
１つのワード線及びダミーワード線が選択される。そし
て、少し遅れてブートストラップ回路φｘ−Ｇが動作す
るため、このタイミング信号φＸは電源電圧Ｖｃｃ以上
に昇圧される。上記ワード線の選択動作により、メモリ
セルのアドレス選択用Ｍ ＯＳ Ｆ ＥＴキャパシタＣ
ｍがオン状態にされるので、相補データ線ＤＬ、ＤＬに
は、メモリセルの記憶用キャパシタＣｓとダミーセルの
キャパシタＣｄの電荷に従ったレベル差ＶＨ，ＶＬが現
れる。この時、レベル補償回路ＬＶのブートストラップ
容ｆｆ１ｃには、上記ターｆ（ング信号φＸによりオン
状態となるＭ ＯＳ Ｆ ＥＴＱｌｌを通してプリチャ
ージがなされるので、ＭＯＳＦＥＴＱＩ Ｏのゲートで
あるノードＮがハイレベルになる。
すると、ロウアドレス信号ＡＸＯ〜ＡＸｉが取り込まれ
、ワード線選択タイミング信号φＸのハイレベルにより
１つのワード線及びダミーワード線が選択される。そし
て、少し遅れてブートストラップ回路φｘ−Ｇが動作す
るため、このタイミング信号φＸは電源電圧Ｖｃｃ以上
に昇圧される。上記ワード線の選択動作により、メモリ
セルのアドレス選択用Ｍ ＯＳ Ｆ ＥＴキャパシタＣ
ｍがオン状態にされるので、相補データ線ＤＬ、ＤＬに
は、メモリセルの記憶用キャパシタＣｓとダミーセルの
キャパシタＣｄの電荷に従ったレベル差ＶＨ，ＶＬが現
れる。この時、レベル補償回路ＬＶのブートストラップ
容ｆｆ１ｃには、上記ターｆ（ング信号φＸによりオン
状態となるＭ ＯＳ Ｆ ＥＴＱｌｌを通してプリチャ
ージがなされるので、ＭＯＳＦＥＴＱＩ Ｏのゲートで
あるノードＮがハイレベルになる。
次に、タイミング信号φｐａｌがハイレベルになると、
センスアンプＳＡが一斉に活性化され、上記相補データ
線ＤＬ、ＤＬのレベル差を増幅する。
センスアンプＳＡが一斉に活性化され、上記相補データ
線ＤＬ、ＤＬのレベル差を増幅する。
そして、遅れてハイレベルになるタイミング信号φｐａ
２により、比較的大きなコンダクタンス特性とされたＭ
ＯＳＦＥＴＱ８がオン状態となって、その増幅度を大き
くするのでロウレベルＶＬのデータ線は、悠遠にロウレ
ベルに変化する。上記センスアンプＳＡの動作開始によ
って−・一方のデータ線がロウレベルに変化するとき、
カップリングによりそのロウレベルがワード線に伝えら
れ昇圧電圧ＶＢが低下する。
２により、比較的大きなコンダクタンス特性とされたＭ
ＯＳＦＥＴＱ８がオン状態となって、その増幅度を大き
くするのでロウレベルＶＬのデータ線は、悠遠にロウレ
ベルに変化する。上記センスアンプＳＡの動作開始によ
って−・一方のデータ線がロウレベルに変化するとき、
カップリングによりそのロウレベルがワード線に伝えら
れ昇圧電圧ＶＢが低下する。
このようなレベル低下が発生ずると、上記タイミング信
号φｐａ２のハ１ルベルによりノードＮにブートストラ
ップ ＦＥＴｌ”Ｑｌｌがオフ状態となるので、ＭＯＳＦＥＴ
ＱＩＯのゲート電圧が電源電圧Ｖｃｃ以上のハイレベル
となって、上記タイミング信号φＸのレベルを電源電圧
Ｖｃｃまで回復させるものとなる。
号φｐａ２のハ１ルベルによりノードＮにブートストラ
ップ ＦＥＴｌ”Ｑｌｌがオフ状態となるので、ＭＯＳＦＥＴ
ＱＩＯのゲート電圧が電源電圧Ｖｃｃ以上のハイレベル
となって、上記タイミング信号φＸのレベルを電源電圧
Ｖｃｃまで回復させるものとなる。
次いで、タイミング信号φｒｅｓのハイレベルによりア
クティブリストア回路ＡＲが起動され、上記センスアン
プＳＡの動作により落ち込んだハイレベルを電源電圧Ｖ
ｃｃレベルまで回復させる。この回復されたハ・ｆレベ
ル信号は、上記レベル補償されたワード線の選択レベル
によりオフ状態となっているアドレス選択用へｆＯ Ｓ
Ｆ Ｅ Ｔ Ｑｍを通して記憶用キャパシタＣｓに再
書込みされる。
クティブリストア回路ＡＲが起動され、上記センスアン
プＳＡの動作により落ち込んだハイレベルを電源電圧Ｖ
ｃｃレベルまで回復させる。この回復されたハ・ｆレベ
ル信号は、上記レベル補償されたワード線の選択レベル
によりオフ状態となっているアドレス選択用へｆＯ Ｓ
Ｆ Ｅ Ｔ Ｑｍを通して記憶用キャパシタＣｓに再
書込みされる。
なお、上記タイミング信号ψ：（のし・＼ル回復により
ＭＯＳＦＥＴＱＩ １がオン状態となって上記ノードＮ
のレベルをはソ電源電圧Ｖｃｃまで引き抜くものとなる
。
ＭＯＳＦＥＴＱＩ １がオン状態となって上記ノードＮ
のレベルをはソ電源電圧Ｖｃｃまで引き抜くものとなる
。
また、上記データ線とワード線との力・７プリングによ
るワード線のレベル落ち込みが小さいとき、ブートスト
ラップ容量Ｃによりノート”Ｎを昇圧させる時、Ｍ（＞
ＳＦＥＴＱＩ １がオン状態となって電源電圧Ｖｃｅ側
に電荷を引き抜くのてＭ Ｏ Ｓ Ｆ ＥＴＱＩＯがオ
ン状態になって、電源電圧Ｖｃｃ以上の昇圧し・ベルを
低下させてしまうのを防止している。
るワード線のレベル落ち込みが小さいとき、ブートスト
ラップ容量Ｃによりノート”Ｎを昇圧させる時、Ｍ（＞
ＳＦＥＴＱＩ １がオン状態となって電源電圧Ｖｃｅ側
に電荷を引き抜くのてＭ Ｏ Ｓ Ｆ ＥＴＱＩＯがオ
ン状態になって、電源電圧Ｖｃｃ以上の昇圧し・ベルを
低下させてしまうのを防止している。
＋１１この実施例では、ワード線の選択レベルがデータ
線とのカンプリングによるレベル低下があった場合だけ
、上記レベル補償ＭＯ３ＦＥＴＱＩ Ｏをオン状態にし
てレベル補償を行うという作用によって、メモリセルの
記憶用キャパシタＣ３に対してフルライトを行うことが
でき、次の読み出し動作での記憶電荷量を多くすること
ができるという効果が得られる。
線とのカンプリングによるレベル低下があった場合だけ
、上記レベル補償ＭＯ３ＦＥＴＱＩ Ｏをオン状態にし
てレベル補償を行うという作用によって、メモリセルの
記憶用キャパシタＣ３に対してフルライトを行うことが
でき、次の読み出し動作での記憶電荷量を多くすること
ができるという効果が得られる。
（２）上記（２）により、実質的な記憶情報量を太き（
できるから、α線等による情報電荷の喪失分を補うこと
ができるとう作用によって、その動作マージンを大きく
できるという効果が得られる。
できるから、α線等による情報電荷の喪失分を補うこと
ができるとう作用によって、その動作マージンを大きく
できるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、レベル補償回
路ＬＶの具体的構成は、ワード線の選択レベルの低下を
判定して、レベル補償用ＭＯＳ Ｆ ＥＴをオン状態す
る回路であれば何であってもよい。また、メモリアレイ
の構成は、二交点方式のデータ線にである必要はなく、
センスアンプを中心として両方向に一対のデータ線が配
置されるものであってもこの発明を通用することによっ
て同様に効果を得ることができるものでる。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、レベル補償回
路ＬＶの具体的構成は、ワード線の選択レベルの低下を
判定して、レベル補償用ＭＯＳ Ｆ ＥＴをオン状態す
る回路であれば何であってもよい。また、メモリアレイ
の構成は、二交点方式のデータ線にである必要はなく、
センスアンプを中心として両方向に一対のデータ線が配
置されるものであってもこの発明を通用することによっ
て同様に効果を得ることができるものでる。
以上の説明では主として本発明腎によってなされた発明
をその背景となった利用分野であるグイナミソク型ＲＡ
Ｍに）所用した場合について説明したが、それに限定
されるものでなく この発明は、ワード線のプートスト
ラップ）型部と、データ線とワード線点のカップリング
とによシ〕ワー ド線のレベル低下が発生する形態のも
のに広く利用することができるものである。
をその背景となった利用分野であるグイナミソク型ＲＡ
Ｍに）所用した場合について説明したが、それに限定
されるものでなく この発明は、ワード線のプートスト
ラップ）型部と、データ線とワード線点のカップリング
とによシ〕ワー ド線のレベル低下が発生する形態のも
のに広く利用することができるものである。
第１図は、この発明の一実施例を示す回路図、第２１図
は、その動作を説明するためのタ’ｆＳング図である。
は、その動作を説明するためのタ’ｆＳング図である。
Claims (1)
- 【特許請求の範囲】 １６ダイナミソク型メモリアレイと、上記メモリアレイ
を構成する一対のデータ線にその入出力ノードが結合さ
れ所定のタイミング信号により動作状態にされる差動型
のセンスアンプと、ワード線選択タイミング信号を受け
、上記メモリアレイの選択されたワード線にブートスト
ランプ電圧を供給するブートストランプ回路と、上記ワ
ード線選択タイミング信号線と電源電圧との間に設けら
れたレベル補償ＭＯ３ＦＥＴＱＩＯと、このＭＯ３ＦＥ
ＴＱＩＯのゲートと上記センスアンプを動作状態とする
上記タイミング信号との間に設けられたブートストラッ
プ容量と、上記ＭＯ３ＦＥＴＱ１０と電源電圧との間に
設けられ、そのゲートに上記ワード線選択タイミング信
号が印加されたＭＯ５ＦＥＴＱＩ １と、上記ＭＯ３Ｆ
ＥＴＱＩ Ｏのゲートと回路の接地電位との間に設けら
れ、内部プリチャージ信号を受けるリセットＭＯ８ＦＥ
ＴＱ１２とを含むことを特徴とするグイナミソク型ＲＡ
Ｍ。 ２、上記メモリアレイは、二交点方式のワード線を含む
ものであることを特徴とする特許請求の範囲第１項記載
のダイナミ７り型ＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58062167A JPS59188885A (ja) | 1983-04-11 | 1983-04-11 | ダイナミツク型ｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58062167A JPS59188885A (ja) | 1983-04-11 | 1983-04-11 | ダイナミツク型ｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59188885A true JPS59188885A (ja) | 1984-10-26 |
Family
ID=13192291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58062167A Pending JPS59188885A (ja) | 1983-04-11 | 1983-04-11 | ダイナミツク型ｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59188885A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62501807A (ja) * | 1985-02-08 | 1987-07-16 | アメリカン テレフォン アンド テレグラフ カムパニ− | ブ−スト語ラインを有する半導体メモリ |
| KR100271652B1 (ko) * | 1998-04-21 | 2000-12-01 | 김영환 | 정적램의데이터리텐션전압보상회로 |
-
1983
- 1983-04-11 JP JP58062167A patent/JPS59188885A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62501807A (ja) * | 1985-02-08 | 1987-07-16 | アメリカン テレフォン アンド テレグラフ カムパニ− | ブ−スト語ラインを有する半導体メモリ |
| JPH0413796B2 (ja) * | 1985-02-08 | 1992-03-10 | Amerikan Terefuon Ando Teregurafu Co | |
| KR100271652B1 (ko) * | 1998-04-21 | 2000-12-01 | 김영환 | 정적램의데이터리텐션전압보상회로 |
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