JPH0413796B2 - - Google Patents

Description

請求の範囲 １ 電源電圧にて動作する行と列に配列されたメ
モリセルのアレイを含み、該メモリ セルがアク
セス トランジスタ（Ｍ１１，Ｍ１２…）及び情
報記憶コンデンサを含み、列の導線（Ｃ１…Cn）
が該メモリ セルの列に接続され、行の導線（Ｒ
０…Rm＋１）が該メモリ セルの行にある前記
アクセス トランジスタの制御端子に接続され； 更にその行電圧をその行の導線に加えることに
よつて任意の行を選択するための行選択手段を含
む集積回路において、 該集積回路が更に該行電圧を所定の行の該選択
に続いての初期期間（第３図の３０）に該電源電
圧を越えてブーストし、その後、該行電圧をメモ
リ サイクルのリフレツシユ部分より前にある当
該メモリ サイクルの１つの期間において該電源
電圧に等しいレベルまで落すための手段が含まれ
ることを特徴とする集積回路。

２ 請求の範囲第１項に記載の集積回路におい
て、更に 該行電圧を該メモリ サイクルの該リフレツシ
ユ部分３１において再びブーストするための手段
が含まれることを特徴とする集積回路。

３ 請求の範囲第１項に記載の集積回路におい
て、更に 該アレイの列の導線を該電圧レベルの概むね半
分のレベルに予チヤージするための手段が含まれ
ることを特徴とする集積回路。

４ 請求の範囲第１項に記載の集積回路におい
て、更に 相補型電界効果トランジスタ論理回路が含まれ
ることを特徴とする集積回路。

発明の背景 １ 発明の分野 本発明は情報記憶コンデンサ及びアクセス ト
ランジスタから成るメモリ セルアレイを持つ半
導体動的直接アクセス メモリに関する。

２ 先行技術の説明 集積回路動的直接アクセス メモリ（DRAM）
は行と列に配列されたメモリ セルアレイを含
む。このメモリ セル自体は、通常、ここでアク
セス トランジスタと呼ばれる電界効果形トラン
ジスタを通じて列の導線と通信する情報記憶コン
デンサを含む。コンデンサには、ここでは“１”
と呼ばれる高電圧レベル、あるいは“０”と呼ば
れる低電圧レベルが格納される。

このアレイ内の任意のメモリ セルにアクセス
するためには、列のデコーダがデータ入／出力ラ
インに接続されるべき列の導線を選択する。個々
の列の導線はアクセス トランジスタの一方の側
に接続し、アクセス トランジスタの他方の側は
記憶トランジスタに接続される。任意のメモリ
セルはそのメモリ セルに対する行の導線が行の
デコーダによつても選択されたとき選択される。
アクセス トランジスタのゲート電極に接続され
た行の導線の起動は、接続された行内のアクセス
トランジスタが通電するようにし、従つて、記
憶コンデンサを選択された列の導線と相互接続す
ることによつて行なわれる。

この構造の１つの問題はアクセス トランジス
タ間のいき値電圧降下によつて記憶コンデンサに
書込むことができる電圧が減少することである。
つまり、いき値電圧、Vthが1.5ボルトであり、
アクセスされた行の導線がアクセス トランジス
タ上のゲート電圧を５ボルトに上げるものとする
と、記憶コンデンサ上の５ボルトの書込み信号は
コンデンサ上にたつた５−1.5＝3.5ボルトを生成
する。セル内に書き込まれたデータのこの記憶規
模の減少は後にセルからデータを読み出す動作の
信頼性に悪影響を与える。

このいき値電圧降下の影響の対策として、先行
技術のメモリは“語ラインのブースト”を行な
う。つまり、選択された行の電圧が電源レベル以
上に上げられる。１つの先行技術による方法にお
いては、語ラインの電圧がメモリ サイクルの全
体を通じて正の電源電圧以上に上げられる。公称
上５ボルトの正の電源を使用するメモリでは、典
型的には電圧が７から８ボルトにブーストされ
る。ただし、この電圧のブーストはこれに接続さ
れたアクセス トランジスタに望ましくないスト
レスを加える。

もう１つの先行技術による方法はブーストされ
た電圧がメモリサイクルのリフレツシユ部分での
み加えられる。サイクルのその他の時間において
は、選択された語ラインは正の電圧レベルとさ
れ、これによつて電圧ストレスが最小限に押さえ
られる。

ただし、この後者の問題点として、ブーストさ
れた電圧を加えるタイミングのために（後に詳細
に説明される理由によつて）メモリ セルの読み
出しが不正確に遂行され、結果として誤つたデー
タが与えられることがしばしば発生することがあ
げられる。この問題は本発明によつて解決され
る。

発明の要約 本発明による動的直接アクセス メモリはメモ
リ サイクルの開始時に選択された語ラインに対
して一時的ブーストを行なう。このブーストされ
た電圧は少なくともメモリ サイクルの中間部分
において電源レベルまで落とされ、リフレツシユ
部分において再び選択的にブーストされる。

【図面の簡単な説明】

第１図は先行技術によるメモリ アレイを示す
図； 第２図はメモリ サイクルにおける典型的な先
行技術によるブースト期間を示す図； 第３図は本発明によるブースト期間を示す図； 第４図及び第５図は本発明を実現するために適
当な回路を示す図；そして 第６図はトランジスタＭ５０のゲート電圧を示
す図である。

詳細な説明 以下の詳細な説明は改良された半導体動的直接
アクセス メモリに関する。本発明は先行技術の
欠陥を認識することに端を発する。より具体的に
は、メモリ サイクルの全期間（第２図の曲線
Ａ）を通じて語ラインを継続してブーストするこ
となく、十分なレベルの記憶信号が確保できるよ
うに適当に語ラインをブーストすることが必要で
ある。ただし、リフレツシユ（曲線Ｂ）の間にの
みブーストした場合は、十分な信号余裕が確保で
きない可能性があり、このことは、特に電源電圧
の２分の１（Vcc／２）に予チヤージされたビツ
ト ラインを使用するメモリにおいては顕著であ
る。本発明においては、メモリ サイクルの開始
において選択された語ラインがブーストされる。

第１図には１つのメモリ アレイが示される
が、この列の導線Ｃ１及びそのコンプリメントＣ
１がメモリ サイクルの回復サイクルにおいて予
チヤージされる。この期間は、次のサイクルのた
めに新たなアクセスが受け入れられる前のメモリ
サイクルの後半に起こる（第２図参照）。図示
されるごとく、この予チヤージは予チヤージ ト
ランジスタＭ１３及びＭ１４のゲートに正のブー
ストされた電圧を加えることよつて達成される。
Ｍ１３及びＭ１４のドレインは、典型的には、
Vcc／２の値を持つ調節された電圧、Vcregに接
続される。従つて、公称上５ボルトVccレベルの
場合は、ここに使用される一例としてのケースに
おいては、この列は2.5ボルトに予チヤージされ
る。ただし、他のレベルへの予チヤージも可能で
ある。

任意の行の導線（例えば、Ｒ１）が選択される
と、正の高電圧レベル（例えば、５ボルト）がそ
の行内のｎ チヤネル アクセス トランジスタ
（例えば、Ｍ１１，Ｍ１２）のゲート上に置かれ
る。ｐ チヤネル アクセス トランジスタが使
用される場合は、アクセスのために低ゲート電圧
（例えば、０ボルト）が使用されるが、その他は、
以下の説明と同様である。ここで、ｐ チヤネル
ブーステイングはVssよりもさらに負の電圧を
加えることを意味する。いずれの場合もブースト
によつてこの行の導線上の電圧規模がこれに接続
された列の導線からこのメモリ セルに加えられ
る電圧より大きくされる。より具体的には、“１”
を格納するために使用される列の導線電圧は、典
型的には、Vcc（５ボルト）のレベルとされ、ブ
ーストされた電圧の規模は電源電圧より大きくさ
れる。

記憶コンデンサ１０内に格納された“１”を列
の導線に正常に伝送するための十分な余裕を確保
するためには、アクセス トランジスタＭ１１の
ゲートは、列の導線Ｃ１に接続されたそのソース
よりも少なくとも少し正の電圧であるべきであ
る。ただし、この列の予チヤージ動作は前のサイ
クルにおいて行なわれる。従つて、予チヤージの
後に電源の電圧が落ちると、存在するゲート電圧
が正常な伝送に不十分となる。例えば、予チヤー
ジの間にVcc＝5.5ボルトが存在するものとする
と、この場合は、列の導線Ｃ１が2.75ボルトに予
チヤージされる。当技術において、“スルー”と
呼ばれる急激な電源電圧の落下が発生し、次のア
クセス動作の間にゲート電圧が、通常、指定され
る最低の電源レベルである4.5ボルトに落ちるこ
とも考えられる。これはコンデンサに“１”が格
納されたセルの読み出しの際にアクセス トラン
ジスタＭ１１が4.5−2.7＝1.75ボルトのみ順バイ
アスされることを意味する。典型的なアクセス
トランジスタは、通常、約１から1.5ボルトのい
き値電圧を持ち、従つて、ゲートからソースへの
電圧、Vgsはいき値電圧を少し越えるのみであ
る。つまり、アクセス トランジスタは弱く通電
するのみであり、列の導線と記憶コンデンサとの
間の電荷の伝送が不十分となり、読み出し動作の
際のエラーの原因となる。

本発明はアクセス動作の初期の部分において選
択された行の導線をブーストすることによつてこ
の問題に対する向上された保護を提供する。第３
図に示されるように、初期ブースト期間３０に期
間３１が続づく。この期間３１において、行の導
線電圧と等しいＭ１１のゲート電圧が正の電源電
圧、Vccのレベルまで落とされる。特に改めて述
べない限り、ここでの電圧は負の電源電圧、Vss
を基準にして測定されることに注意する。次に、
このサイクルのリフレツシユ部分において、選択
的ブースト３２が行なわれる。つまり、この方法
は記憶コンデンサに情報を伝送あるいはこれから
情報を読み出すときの余裕を増加する。これに加
えて、この方法は、アクセス トランジスタに過
多の電気的ストレスを与え原因となるメモリ サ
イクル全体を通じてブーストを行なう必要性を回
避する。さらに、先行技術による語ラインを継続
してブーストする方法は、典型的には、語ライン
を最初にブーストし、その後、漏れ電流を低く保
つてメモリ サイクル全体を通じてこのブースト
電圧を保持することによつて達成される。上に説
明のように、この方法は必要な時にブーストし、
その他の時間では行の導線を電源レベルにする方
法と比較して本質的に動作の信頼性に劣とる。

第４図には本発明を実現するのに適する回路が
示される。ここでは、“初期ブースト”とも呼ば
れる本発明による語ラインのブーストは、信号
CRUが低電圧から高電圧に遷移したときに開始
される。このCRU信号は“行デコーダ クロツ
ク”（CRD）信号（第５図）から派生される。こ
のCRD信号は行のデコード動作の開始を示す。
このCRU信号の遷移は遅延インバータ段４０１
−４０３によつて決定される期間にNANDゲー
ト４０４の遅延を加えた継続期間を持つ負のパル
スに変換される。段４０５−４０７を通じての反
転の後、この信号は正のパルスCRBPとして出現
し、これはNANDゲート４０８−４１０に加え
られる。これらゲートは、後に詳細に説明される
選択的可変ブースト制御回路として機能する。１
つあるいは複数のゲート４０８−４１０を通過し
た後、パルスはインバータ４１１−４１３によつ
て反転され、１つあるいは複数のブースト コン
デンサ４１４−４１６に加えられる。これらコン
デンサの反対のプレートは一緒にブーストされた
ノード４１７に接続される。このブーストの程度
は後に詳細に説明されるようにこうして正のパル
スが加えられるブースト コンデンサの数によつ
て決定される。ノード４１７上のブーストされた
電圧、つまり、CRBは、次に選択された語ライ
ンに加えるために行のデコーダに向けられる。

第５図にはブーストされたレベルからの行の導
線の放電を制御するための回路が示される。ブー
ストされたノード４１７のVccへの放電は伝送ゲ
ートＭ５０を通じて達成される。行起動信号RE
が低値となると、クロツク行起動信号CREをそ
の後の一定期間高値となる。

CREが高値となると、正のブースト電圧がブ
ースト コンデンサ５０７を通じてＭ５０のゲー
トに送くられる。これによつて、Ｍ５０は通電
し、後に説明されるように、ノード４１７上の電
圧がトランジスタＭ５１及びＭ５２、並びにＭ５
３によつて制御される。第５図にはＭ５０のゲー
ト電圧が第３図の行の導線の電圧と関連させて示
される。Ｍ５０の最初のブーストの期間はノード
４２１上の電圧によつて制御される。一方、この
ノード４２１上の電圧はCRU信号（第４図）に
よつて制御され、これより遅延される。この最初
のブーストの間に行の導線（ノード４１７）上の
電圧は、最初、Ｍ５１を通じての通電によつて
VssからVccに上げられる（第３図参照）。この
通電はNORゲート５１４のCRD入力上の高値の
電圧に起因するが、このNORゲート５１４はｐ
チヤネル トランジスタＭ５１のゲート上に低
値の電圧を置く。この時点以前においては、
CRDは低値とされ、これによつて、行のライン
が起動される前に、行のアドレス デコーデイン
グが遂行される。

こうして行の導線がVccに予チヤージされた
後、この“初期ブースト”信号CRUは高値とな
り、これによつて、ノード４２１も高値となる
（第４図参照）。上に説明したように、このCRU
信号によつて初期ブーストが起こる。ノード４２
１上の高レベルはＭ５０のゲート上の電圧をVcc
に戻どす。これは以下のように起こる。つまり、
ノード４２１上に高値のレベルが存在すると、ゲ
ート５０４−５０５によつてコンデンサ５０８上
に正のブースト電圧が置かれる。このブーストに
よつてトランジスタＭ５４が通電し、これによつ
て、Ｍ５０のブーストされたゲートがVccに放電
する（第６図参照）。この動作はＭ５０によるブ
ーストされた行の導線からの通電を阻止し、初期
ブースト期間を通じて電圧がブーストされたまた
にとどまるようにする。（さらに、Ｍ５７−Ｍ５
９がこれに接続された回路を予チヤージするため
に含まれることに注意する）。

インバータ４０１−４０３を通じての伝送遅延
によつて決定される高値のCRUから一定の遅延
の後に、CRBP信号は低値となり、これによつて
行の導電（ノード４１７）がVccに放電する。ノ
ード４２１も低値となり、これによつてゲート５
０６及びコンデンサ５０７が再びＭ５０のゲート
電圧がブーストする。このためＭ５０はトランジ
スタＭ５１を通じて行の導線（ノード４１７）を
Vccに能動的に固定し、結果として、初期ブース
ト期間が終端される（第３図参照）。

メモリ サイクルの終端においてメモリに加え
られるRE信号が高値となると、CRE信号はその
後一定の遅延の後に低値となる。このCREの遷
移は、第３図及び第４図との関連で上に説明のよ
うに、“リフレツシユ ブースト”期間を開始さ
せる。このリフレツシユ ブースト期間の終端に
おいて、CRB２及びCRBP信号（第４図）は低
値となる。第５図に示されるように、CRB２の
低値への遷移によつて、ゲート５１２の出力の所
に高電圧レベルが出現する。すると、この時点ま
でにはCRD信号も低値となるため、ゲート５１
３は低出力レベルに変化し、ゲート５１４は高出
力レベルに変化する。ゲート５１４からの高レベ
ルによつて、ｎ チヤネル トランジスタＭ５２
及びＭ５３は通電し、一方、Ｍ５１はオフされ
る。Ｍ５３は次に行の導線（ノード４１７）を
Vssに放電する（第３図参照）。これはこのレベ
ルにRE信号が再び低値となり、新たなサイクル
が開始されるまでとどまる。トランジスタＭ５２
はＭ５０の行の導線の反対側を放電し、この完全
な放電を確保する。トランジスタＭ５２−Ｍ５３
はそれぞれトランジスタＭ５５−Ｍ５６によつて
過多の電圧から保護される。ゲート５０９−５１
１によつて決定される一定の遅延の後に、ゲート
５１２の出力が低値となることにも注意する。こ
れによつて、ゲート５１３の出力は、CRD信号
が再び高値となるまでゲート５１４の出力に応答
し、結果として、前述のように行の導線をVccに
チヤージする。

前述のごとく、行の電圧がブーストされる量は
選択的に変化させることができる。第４図に示さ
れるごとく、これは、ブースト コンデンサ４１
４−４１６のスイツチによつて達成される。この
動作は異なるスイツチいき値を持つ一連のインバ
ータ段（Ｍ４００−Ｍ４０８）の制御下で行なわ
れる。これら段は比較器として動作し、正の電源
電圧、Vccが所定の値を越える時期を検出する。
次に、ブースト信号に対する論理制御、つまり、
ゲート４０８−４１０が対応するブースト コン
デンサを起動する。Vccが任意のレベル以上とな
ると、ブースト コンデンサのいずれも起動され
ず、行の導線は初期及びリフレツシユ ブースト
期間においてのみVccにチヤージされる。

この機能を実現するために、トランジスタＭ４
０９及びＭ４１０を含む分圧器によつてVccの値
が落とされる。このVccレベルはメモリ サイク
ルの機動部分においてDE信号が低値となつたと
きインバータ４１９から派生される。ノード４２
０の所の割られた電圧は、典型的には、約２ボル
トの値を持つ。この割られた電圧は、この落とさ
れた値でもVccの変化を追跡し、これはインバー
タ トランジスタのゲートに加えられる。任意の
インバータのｐ チヤネル トランジスタとｎ
チヤネル トランジスタとの間のトランジスタ利
得の差によつてスイツチいき値が変化される。例
えば、これらチヤネルの幅及び長さが両方のトラ
ンジスタが等しい利得を得るような値にされる
と、スイツチいき値はこのペア間に加えられる電
圧の約２分の１となる。この電圧は、Vref、つ
まりトランジスタＭ４００，Ｍ４０３、及びＭ４
０６に加えられるゲート電圧より１いき値電圧降
下だけ低くい。つまり、Vref＝5.5ボルトでいき
値が1.5ボルトの場合、これは個々のインバータ
ペア間に４ボルトが現れることを意味する。一
例としてのケースにおいては、このトランジスタ
利得は、これら一連のコンデンサを4.7、5.3、及
び６ボルトのVccレベルにて起動するいき値を生
成するように選択される。これはVccが４から７
ボルトに変動したとき１ボルト以内の変動に調節
される（例えば、６から７ボルトの範囲内に調節
される）ブーストされた行の電圧を提供する。要
約すると、本発明による方法の長所として、低
Vccレベルでのブーストの向上、記憶コンデンサ
への信号伝送の向上、並びに高Vccレベルにてア
クセス トランジスタ及び選択されたジヤンクシ
ヨンを損傷する危険のある過多のブースト電圧の
回避を挙げることができる。