JPH10228773A - ダイナミック型ram - Google Patents

ダイナミック型ram

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JPH10228773A
JPH10228773A JP4699797A JP4699797A JPH10228773A JP H10228773 A JPH10228773 A JP H10228773A JP 4699797 A JP4699797 A JP 4699797A JP 4699797 A JP4699797 A JP 4699797A JP H10228773 A JPH10228773 A JP H10228773A
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JP
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voltage
circuit
word line
signal
selection
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Application number
JP4699797A
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English (en)
Inventor
Yoshitaka Kinoshita
Kenji Nishimoto
Hitoshi Tanaka
Kazumasa Yanagisawa
嘉隆 木下
一正 柳沢
田中  均
賢二 西本
Original Assignee
Hitachi Ltd
Hitachi Vlsi Eng Corp
日立超エル・エス・アイ・エンジニアリング株式会社
株式会社日立製作所
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    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408Address circuits
    • G11C11/4085Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
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    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
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Abstract

(57)【要約】 【課題】 高速化を図りつつ、ゲート酸化膜の経時的な
絶縁破壊を防止したダイナミック型RAMを提供する。 【解決手段】 ダイナミック型メモリセルが接続されて
なるワード線を第1電圧に対応した選択レベルと第2電
圧に対応した非選択レベルとするワード線選択回路に対
して、上記メモリセルが接続されたビット線のハイレベ
ルに対して上記アドレス選択用MOSFETのしきい値
電圧とほぼ同じ大きさの差を持つようにされたブートス
トラップ電圧を形成して上記選択されたワード線に供給
するブートストラップ回路を設け、SDRAMにおける
コマンドにより指定された動作モードに対応し、プリチ
ャージ動作前のタイミングにおいて上記ブートストラッ
プ回路をクロック信号に同期させて動作させてワード線
の選択レベルを上記第1電圧からブートストラップ電圧
に変化させる。

Description

【発明の詳細な説明】

【0001】

【発明の属する技術分野】この発明は、ダイナミック型
RAM(ランダム・アクセス・メモリ)に関し、主とし
てシンクロナスダイナミック型RAM(以下、単にSD
RAMという)におけるワード線選択技術に利用して有
効な技術に関するものである。

【0002】

【従来の技術】記憶キャパシタとアドレス選択MOSF
ETからなるダイナミック型メモリセルにビット線のハ
イレベルを書き込むとき、ワード線の選択レベルを上記
ビット線のハイレベルに対して、上記アドレス選択MO
SFETのしきい値電圧分だけ昇圧された高電圧とする
必要がある。素子の微細化に伴い、上記アドレス選択M
OSFETのゲート酸化膜も薄膜化され、それに伴いゲ
ート酸化膜の電界強度が問題となる。このようなゲート
酸化膜の経時的な絶縁破壊を防止するために、RASサ
イクルが終了したプリチャージ期間に、上記ワード線の
選択レベルを上記昇圧電圧に高くするようにした技術が
特開平1−162296号公報によって開示されてい
る。

【0003】

【発明が解決しようとする課題】上記公報のダイナミッ
ク型RAMでは、RASサイクルの終了により、言い換
えるならば、RAS信号がロウレベルからハイレベルに
変化したタイミングで、リストア信号φRSTを発生さ
せ、上記ワード線の昇圧を行ってメモリセルに対するリ
ライトを実施するものである。すなわち、プリチャージ
期間に入る直後にリライト動作が挿入されるため、上記
リライト動作の終了を待ってからワード線の選択レベル
から非選択レベルにリセットし、かかる後に、実質的な
ビット線のハーフプリチャージ動作が行われるものであ
る。つまり、上記のようなリライト動作は、プリチャー
ジ期間そのものを長くしてしまうことが避けられず、そ
の分メモリサイクルタイムを長くしてしまうという問題
を引き起こすものである。

【0004】この発明の目的は、高速化を図りつつ、ゲ
ート酸化膜の経時的な絶縁破壊を防止したダイナミック
型RAMを提供することにある。この発明の他の目的
は、低電圧動作に好適なワード線選択回路を備えたダイ
ナミック型RAMを提供することにある。この発明の前
記ならびにそのほかの目的と新規な特徴は、本明細書の
記述および添付図面から明らかになるであろう。

【0005】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、ダイナミック型メモリセル
が接続されてなるワード線を第1電圧に対応した選択レ
ベルと第2電圧に対応した非選択レベルとするワード線
選択回路に対して、上記メモリセルが接続されたビット
線のハイレベルに対して上記アドレス選択用MOSFE
Tのしきい値電圧とほぼ同じ大きさの差を持つようにさ
れたブートストラップ電圧を形成して上記選択されたワ
ード線に供給するブートストラップ回路を設け、SDR
AMにおけるコマンドにより指定された動作モードに対
応し、プリチャージ動作前のタイミングにおいて上記ブ
ートストラップ回路をクロック信号に同期させて動作さ
せてワード線の選択レベルを上記第1電圧からブートス
トラップ電圧に変化させる。

【0006】

【発明の実施の形態】図1には、この発明に係るSDR
AM(シンクロナスDRAM)の一実施例の概略ブロッ
ク図が示されている。同図に示されたSDRAMは、特
に制限されないが、公知の半導体集積回路の製造技術に
よって単結晶シリコンのような1つの半導体基板上に形
成される。

【0007】この実施例のSDRAMは、メモリバンク
0(Bank0)を構成するメモリアレイ(Memory Array)2
00Aと、メモリバンク1(Bank1)を構成するメモリ
アレイ(Memory Array)200Bとを備える。上記それ
ぞれのメモリアレイ200A,200Bは、マトリクス
配置されたダイナミック型メモリセルを備え、図に従え
ば同一列に配置されたメモリセルの選択端子は列毎のワ
ード線(図示せず)に結合され、同一行に配置されたメ
モリセルのデータ入出力端子は行毎に相補ビット線(図
示せず)に結合される。

【0008】メモリアレイ200Aの図示しないワード
線は、ロウデコーダ(Row Decoder)及びマット制御回路
(Mat Control) 201Aによるロウアドレス信号のデコ
ード結果、及びロウ系タイミング信号に従って実質的に
1本が選択レベルに駆動される。メモリアレイ200A
の図示しない相補ビット線はセンスアンプ及びカラム選
択回路(Sense Amplifier&I/O BUS) 202Aに結合され
る。センスアンプびカラム選択回路202Aにおけるセ
ンスアンプ(Sense Amplifier) は、メモリセルからのデ
ータ読出しによって夫々の相補ビット線に現れる微小電
位差を検出して増幅する増幅回路である。それにおける
カラムスイッチ回路は、相補ビット線を各別に選択して
相補共通入出力線(I/O BUS) 204に導通させるための
スイッチ回路である。カラムスイッチ回路はカラムデコ
ーダ(Column Decoder)203Aによるカラムアドレス信
号のデコード結果に従って選択動作される。

【0009】メモリアレイ200B側においても上記メ
モリアレイ200A側と同様にロウデコーダ(Row Deco
der)及びマット制御回路(Mat Control) 201B,セン
スアンプ及びカラム選択回路(Sense Amplifier&I/O BU
S) 202B及びカラムデコーダ(Column Decoder)20
3Bが設けられる。上記メモリバンク200Aと200
Bの相補共通入出力線(I/O BUS) 204は、入力バッフ
ァ(Input Buffer)210の出力端子及び出力バッファ(O
utput Buffer) 211の入力端子に接続される。入力バ
ッファ210の入力端子及び出力バッファ211の出力
端子は、特に制限されないが、8ビットのデータ入出力
端子I/O0〜I/O7に接続される。

【0010】アドレス入力端子A0〜A11から供給さ
れるロウアドレス信号とカラムアドレス信号はカラムア
ドレスバッファ(Column Address Buffer) 205とロウ
アドレスバッファ(Row Address Buffer)206にアドレ
スマルチプレクス形式で取り込まれる。供給されたアド
レス信号はそれぞれのバッファ205と206が保持す
る。ただし、ロウアドレスバッファ206は、従来のよ
うに1つのメモリサイクル期間ラッチするものとは異な
り、クロック信号CLKの1周期だけ保持する。これに
対してカラムアドレスバッファ205は、従来のように
1つのメモリサイクル期間だけ取り込まれたカラムアド
レス信号を保持する。

【0011】上記ロウアドレスバッファ206はリフレ
ッシュ動作モードにおいてはリフレッシュカウンタ(Ref
resh Counter) 208から出力されるリフレッシュアド
レス信号をロウアドレス信号として取り込む。カラムア
ドレスバッファ205の出力はカラムアドレスカウンタ
(Column Address Counter)207のプリセットデータと
して供給され、カラムアドレスカウンタ207は後述の
コマンドなどで指定される動作モードに応じて、上記プ
リセットデータとしてのカラムアドレス信号、又はその
カラムアドレス信号を順次インクリメントした値を、カ
ラムデコーダ203A,203Bに向けて出力する。

【0012】コントローラ(Control Logic & Timing Ge
nerator)212は、特に制限されなが、クロック信号C
LK、クロックイネーブル信号CKE、チップセレクト
信号/CS、カラムアドレスストローブ信号/CAS
(記号/はこれが付された信号がロウイネーブルの信号
であることを意味する)、ロウアドレスストローブ信号
/RAS、ライトイネーブル信号/WE、データ入出力
マスクコントロール信号DQMなどの外部制御信号と、
アドレス入力端子A11からの制御データとが供給さ
れ、それらの信号のレベルの変化やタイミングなどに基
づいてSDRAMの動作モード及び上記回路ブロックの
動作を制御するための例示的に示されている内部タイミ
ング信号形成するもので、そのためのコントロールロジ
ックとモードレジスタを備える。

【0013】クロック信号CLKは、SDRAMのマス
タクロックとされ、その他の外部入力信号は当該内部ク
ロック信号の立ち上がりエッジに同期して有意とされ
る。チップセレクト信号/CSはそのロウレベルによっ
てコマンド入力サイクルの開始を指示する。チップセレ
クト信号/CSがハイレベルのとき(チップ非選択状
態)やその他の入力は意味を持たない。但し、後述する
メモリバンクの選択状態やバースト動作などの内部動作
はチップ非選択状態への変化によって影響されない。/
RAS,/CAS,/WEの各信号は通常のDRAMに
おける対応信号とは機能が相違され、後述するコマンド
サイクルを定義するときに有意の信号とされる。

【0014】クロックイネーブル信号CKEは次のクロ
ック信号の有効性を指示する信号であり、当該信号CK
Eがハイレベルであれば次のクロック信号CLKの立ち
上がりエッジが有効とされ、ロウレベルのときには無効
とされる。さらに、リードモードにおいて、出力バッフ
ァ211に対するアウトプットイネーブルの制御を行う
外部制御信号DQMもコントローラ212に供給され、
その信号DQMが例えばハイレベルのときには出力バッ
ファ211は高出力インピーダンス状態にされる。

【0015】上記ロウアドレス信号は、クロック信号C
LK(内部クロック信号)の立ち上がりエッジに同期す
る後述のロウアドレスストローブ・バンクアクティブコ
マンドサイクルにおけるA0〜A10のレベルによって
定義される。A11からの入力は、上記ロウアドレスス
トローブ・バンクアクティブコマンドサイクルにおいて
バンク選択信号とみなされる。即ち、A11の入力がロ
ウレベルの時はメモリバンク0が選択され、ハイレベル
の時はメモリバンク1が選択される。メモリバンクの選
択制御は、特に制限されないが、選択メモリバンク側の
ロウデコーダのみの活性化、非選択メモリバンク側のカ
ラムスイッチ回路の全非選択、選択メモリバンク側のみ
の入力バッファ210及び出力バッファ211への接続
などの処理によって行うことができる。

【0016】後述のプリチャージコマンドサイクルにお
けるA10の入力は相補ビット線などに対するプリチャ
ージ動作の態様を指示し、そのハイレベルはプリチャー
ジの対象が双方のメモリバンクであることを指示し、そ
のロウレベルは、A11で指示されている一方のメモリ
バンクがプリチャージの対象であることを指示する。上
記カラムアドレス信号は、クロック信号CLK(内部ク
ロック)の立ち上がりエッジに同期するリード又はライ
トコマンド(後述のカラムアドレス・リードコマンド、
カラムアドレス・ライトコマンド)サイクルにおけるA
0〜A8のレベルによって定義される。そして、この様
にして定義されたカラムアドレスはバーストアクセスの
スタートアドレスとされる。

【0017】次に、コマンドによって指示されるSDR
AMの主な動作モードを説明する。 (1)モードレジスタセットコマンド(Mo) モードレジスタをセットするためのコマンドであり、/
CS,/RAS,/CAS,/WE=ロウレベルによっ
て当該コマンド指定され、セットすべきデータ(レジス
タセットデータ)はA0〜A11を介して与えられる。
レジスタセットデータは、特に制限されないが、バース
トレングス、CASレイテンシイ、ライトモードなどと
される。特に制限されないが、設定可能なバーストレン
グスは、1,2,4,8,フルページ(256)とさ
れ、設定可能なCASレイテンシイは1,2,3とさ
れ、設定可能なライトモードは、バーストライトとシン
グルライトとされる。

【0018】上記CASレイテンシイは、後述のカラム
アドレス・リードコマンドによって指示されるリード動
作において/CASの立ち下がりから出力バッファ21
1の出力動作までに内部クロック信号の何サイクル分を
費やすかを指示するものである。読出しデータが確定す
るまでにはデータ読出しのための内部動作時間が必要と
され、それを内部クロック信号の使用周波数に応じて設
定するためのものである。換言すれば、周波数の高い内
部クロック信号を用いる場合にはCASレイテンシイを
相対的に大きな値に設定し、周波数の低い内部クロック
信号を用いる場合にはCASレイテンシイを相対的に小
さな値に設定する。特に制限されないが、後述するよう
な画像処理動作において、必要ならばワード線の切り換
え時間を確保するためにCASレイテンシイを大きな値
に設定するよう用いるようにできる。

【0019】(2)ロウアドレスストローブ・バンクア
クティブコマンド(Ac) これは、ロウアドレスストローブの指示とA11による
メモリバンクの選択を有効にするコマンドであり、/C
S,/RAS=ロウレベル、/CAS,/WE=ハイレ
ベルによって指示され、このときA0〜A10に供給さ
れるアドレスがロウアドレス信号として、A11に供給
される信号がメモリバンクの選択信号として取り込まれ
る。取り込み動作は上述のように内部クロック信号の立
ち上がりエッジに同期して行われる。例えば、当該コマ
ンドが指定されると、それによって指定されるメモリバ
ンクにおけるワード線が選択され、当該ワード線に接続
されたメモリセルがそれぞれ対応する相補ビット線に導
通される。

【0020】(3)カラムアドレス・リードコマンド
(Re) このコマンドは、バーストリード動作を開始するために
必要なコマンドであると共に、カラムアドレスストロー
ブの指示を与えるコマンドであり、/CS,/CAS=
ロウレベル、/RAS,/WE=ハイレベルによって指
示され、このときA0〜A8に供給されるカラムアドレ
スがカラムアドレス信号として取り込まれる。これによ
って取り込まれたカラムアドレス信号はバーストスター
トアドレスとしてカラムアドレスカウンタ207に供給
される。これによって指示されたバーストリード動作に
おいては、その前にロウアドレスストローブ・バンクア
クティブコマンドサイクルでメモリバンクとそれにおけ
るワード線の選択が行われており、当該選択ワード線の
メモリセルは、内部クロック信号に同期してカラムアド
レスカウンタ207から出力されるアドレス信号に従っ
て順次選択されて連続的に読出される。連続的に読出さ
れるデータ数は上記バーストレングスによって指定され
た個数とされる。また、出力バッファ211からのデー
タ読出し開始は上記CASレイテンシイで規定される内
部クロック信号のサイクル数を待って行われる。

【0021】(4)カラムアドレス・ライトコマンド
(Wr) ライト動作の態様としてモードレジスタにバーストライ
トが設定されているときは当該バーストライト動作を開
始するために必要なコマンドとされ、ライト動作の態様
としてモードレジスタにシングルライトが設定されてい
るときは当該シングルライト動作を開始するために必要
なコマンドとされる。更に当該コマンドは、シングルラ
イト及びバーストライトにおけるカラムアドレスストロ
ーブの指示を与える。当該コマンドは、/CS,/CA
S,/WE=ロウレベル、/RAS=ハイレベルによっ
て指示され、このときA0〜A8に供給されるアドレス
がカラムアドレス信号として取り込まれる。これによっ
て取り込まれたカラムアドレス信号はバーストライトに
おいてはバーストスタートアドレスとしてカラムアドレ
スカウンタ207に供給される。これによって指示され
たバーストライト動作の手順もバーストリード動作と同
様に行われる。但し、ライト動作にはCASレイテンシ
イはなく、ライトデータの取り込みは当該カラムアドレ
ス・ライトコマンドサイクルから開始される。

【0022】(5)プリチャージコマンド(Pr) これは、A10,A11によって選択されたメモリバン
クに対するプリチャージ動作の開始コマンドとされ、/
CS,/RAS,/WE=ロウレベル、/CAS=ハイ
レベルによって指示される。

【0023】(6)オートリフレッシュコマンド このコマンドはオートリフレッシュを開始するために必
要とされるコマンドであり、/CS,/RAS,/CA
S=ロウレベル、/WE,CKE=ハイレベルによって
指示される。

【0024】(7)バーストストップ・イン・フルペー
ジコマンド フルページに対するバースト動作を全てのメモリバンク
に対して停止させるために必要なコマンドであり、フル
ページ以外のバースト動作では無視される。このコマン
ドは、/CS,/WE=ロウレベル、/RAS,/CA
S=ハイレベルによって指示される。

【0025】(8)ノーオペレーションコマンド(No
p) これは実質的な動作を行わないこと指示するコマンドで
あり、/CS=ロウレベル、/RAS,/CAS,/W
Eのハイレベルによって指示される。

【0026】SDRAMにおいては、一方のメモリバン
クでバースト動作が行われているとき、その途中で別の
メモリバンクを指定して、ロウアドレスストローブ・バ
ンクアクティブコマンドが供給されると、当該実行中の
一方のメモリバンクでの動作には何ら影響を与えること
なく、当該別のメモリバンクにおけるロウアドレス系の
動作が可能にされる。

【0027】したがって、データ入出力端子I/O0〜
I/O7においてデータが衝突しない限り、処理が終了
していないコマンド実行中に、当該実行中のコマンドが
処理対象とするメモリバンクとは異なるメモリバンクに
対するプリチャージコマンド、ロウアドレスストローブ
・バンクアクティブコマンドを発行して、内部動作を予
め開始させることが可能である。

【0028】SDRAMは、クロック信号CLK(内部
クロック信号)に同期してデータ、アドレス、制御信号
を入出力できるため、DRAMと同様の大容量メモリを
SRAMに匹敵する高速動作させることが可能であり、
また、選択された1本のワード線に対して幾つのデータ
をアクセスするかをバーストレングスによって指定する
ことによって、内蔵カラムアドレスカウンタ207で順
次カラム系の選択状態を切り換えていって複数個のデー
タを連続的にリード又はライトできることが理解されよ
う。

【0029】電圧発生回路(Voltage Generator)213
は、上記のような各内部回路の動作に必要な各種電圧を
発生させる。例えば、VPLはメモリセルを構成するキ
ャパシタのプレートに与えるバイアス電圧であり、VM
Pは相補ビット線等のプリチャージ電圧であり、VCW
は上記ワード線の選択レベルを決める第1の電圧とさ
れ、ロウ系のアドレス選択回路の動作電圧である。上記
電圧発生回路213は、後述するように複数種類の電圧
発生回路からなり、例示的に示された上記の各電圧VP
L,VMP及びVCWの他に、必要に応じて基板バック
バイアス電圧VBB、センスアンプに供給される動作電
圧等を発生させる。

【0030】図2には、この発明に係るSDRAMにお
けるメモリアレイ部とそれに関連するアドレス選択部を
説明するための一実施例の概略ブロック図が示されてい
る。同図においては、2つのメモリバンク(Bank0, B
ank1) 200A及び200Bと、それに対するロウ系と
カラム系のアドレス選択回路を主にして示されており、
前記図1おけるタイミング制御回路等は省略されてい
る。

【0031】上記1つのメモリバンク200Aを例に説
明すると、そのメモリアレイは複数のメモリマット#0
〜#nに分割されて構成される。ロウデコーダ202A
は、上記メモリマット#0〜#nのうち、いずれか1つ
のメモリマットを選択し、かかる選択された1つのメモ
リマットのワード線を選択させる。記憶容量が増大する
と、1つのワード線に接続されるメモリセルの数が増大
する。そこで、公知のようにワード線をメインワード線
と分割されてなるサブワード線に分け、サブワード線に
メモリセルを接続する構成とした場合、上記メインワー
ド線は一種のアドレス選択線と見做される。

【0032】上記ワード線は、上記のようにメインワー
ド線とサブワード線からなる構成のものにあっては、実
際にメモリセルが接続されたサブワード線に相当するも
のとされる。つまり、同図におけるメモリマット#0〜
#nの構成は、実際の半導体チップ上における幾何学的
な配置とは無関係であり、それを機能的に表現したもの
である。それ故、実際には上記のようなメインワード線
が存在しても、それはアドレス選択線と見做して上記ロ
ウデコーダに含ませ、ロウデコーダが直接にメモリマッ
ト毎に設けられた複数のワード線(サブワード線)のう
ちの1本のワード線を選択するように描かれている。ロ
ウデコーダ202Aは、マット制御回路201Aにより
選択されたメモリマットに対して、1本のワード線を選
択する。各メモリマット#0〜#nのそれぞれには、ワ
ード線昇圧回路(ブートストラップ回路)が一対一に対
応して設けられる。ワード線昇圧回路は、後述するよう
に選択されたメモリマットに対応したものみのが作動
し、ワード線の電位をクロック信号CLKに同期して間
欠的、あるいは上記クロック信号の1クロックの半周期
だけ昇圧レベルにさせるものである。

【0033】同図において、センスアンプ及びカラム選
択回路202Aは、上記複数のメモリマットメモリマッ
ト#0〜#nに対して共通に設けられるというように示
されているが、公知のようにダイナミック型RAMにお
いては、ワード線を選択してメモリセルをビット線に接
続すると、選択されたメモリセルの記憶電荷が実質的に
破壊されてしまうために、ワード線を選択するとそれに
対応したセンスアンプを動作させて、ビット線に現れた
読み出し信号を増幅してメモリセルの記憶電荷をもとの
状態に戻す必要がある。そのために、実際には上記メモ
リマット毎にセンスアンプ及びカラム選択回路202A
が設けられるのもであるが、同図では上記のように機能
的に表現したために、センスアンプ及びカラム選択回路
202Aは1つの回路ブロックとして纏めて示されてい
る。

【0034】上記の構成は、他方のメモリバンク200
Bにおいても同様である。また、各メモリバンク200
Aと200Bに関連する周辺回路としてのロウアドレス
バッファ206、カラムアドレスカウンタ207、入力
バッファ210及び出力バッファ211は、前記図1の
説明と重複するので、その説明を省略する。

【0035】図3には、上記1つのメモリマットのメモ
リアレイ部、ワード線駆動回路及びワード線昇圧回路の
一実施例の回路図が示されている。同図のメモリマット
は、上記メモリマット#0〜#nのうちの1つのメモリ
マット#jが代表として例示的に示されている。メモリ
マット#jに設けられる複数の相補ビット線及び複数の
ワード線のうち、一対の相補ビット線BLm,/BLm
と1本のビット線BLn、ワード線WL0,WLm、W
Lm+1,WLnが代表として例示的に示されている。

【0036】ワード線WL0とビット線BLmとの交点
に設けられたメモリセルを例にして説明すると、アドレ
ス選択MOSFETQmのゲートは、ワード線に接続さ
れる。上記MOSFETQmの一方のソース,ドレイン
は、ビット線BLmに接続される。上記MOSFETQ
mの他方のソース,ドレインは、記憶キャパシタCsの
一方の電極である蓄積ノードNsに接続される。そし
て、記憶キャパシタCsの他方の電極は、他のメモリセ
ルの記憶キャパシタの他方の電極と共通化されて、プレ
ート電圧VPLが印加される。

【0037】上記のようなメモリセルは、ワード線と相
補ビット線のうちの一方との交点にマトリッス配置され
る。例えば、ワード線WLmとそれと隣接するワード線
WLm+1においては、ワード線WLmと相補ビット線
のうちの一方のビット線BLmとの交点にメモリセルが
設けられ、ワード線WLm+1と相補ビット線のうちの
他方のビット線/BLmとの交点にメモリセルが設けら
れる。このようにワード線の奇数と偶数毎に相補ビット
線の一方と他方に交互にメモリセルを配置することの
他、互いに隣接する2本のワード線を一対として、かか
る2本のワード線毎にそれぞれ設けられる2個ずつのメ
モリセルを相補ビット線の一方と他方に交互に配置する
ようにしてもよい。

【0038】上記相補ビット線BLm,/BLmには、
イコライズ&プリチャージ回路を構成するNチャンネル
型MOSFETQ14〜Q16が設けられる。MOSF
ETQ14は、相補ビット線BLm,/BLmを短絡し
て、相補ビット線BLmと/BLmのハイレベルとロウ
レベル(又はロウレベルとハイレベル)を短絡して、ハ
ーフ電位に設定する。MOSFETQ15とQ16は、
相補ビット線BLm,/BLmの上記短絡によるハーフ
電位がリーク電流等により変動するのを防止するための
ものであり、ハーフプリチャージ電圧VMPを上記相補
ビット線BLm,/BLmに供給する。これらのMOS
FETQ14〜Q16のゲートは、共通に接続されてプ
リチャージ&イコライズ信号BLEQjが供給される。
つまり、ワード線が選択レベルから非選択レベルにリセ
ットされた後に、上記信号BLEQjがハイレベルに変
化し、上記MOSFETQ14〜Q16をオン状態にし
て相補ビット線BLm,/BLmのプリチャージとイコ
ライズ動作を行わせる。

【0039】上記複数のワード線WL0〜WLnに対応
して複数のワード線駆動回路WD0〜WDnが設けられ
る。上記複数のワード線駆動回路WD0〜WDnは、メ
モリマット#jに一対一に対応して設けられるサブ電源
線SVCWjに供給される電圧を動作電圧とする。同図
では、そのうちワード線WLmに対応したワード線駆動
回路WDmの具体的回路が代表として例示的に示されて
いる。上記ワード線駆動回路WDmには、そのソースが
上記サブ電源線SVCWjに接続されたPチャンネル型
MOSFETQ6と、回路の接地電位にソースが接続さ
れたNチャンネル型MOSFETQ7によりるCMOS
インバータ回路が用いられる。上記MOSFETQ6と
Q7のドレインが共通接続され出力端子を構成し、上記
ワード線WLmに接続される。上記MOSFETQ6と
Q7のゲートは、共通接続されて入力端子を構成し、X
デコーダX−decからの選択信号が供給される。

【0040】上記CMOSインバータ回路(Q6とQ
7)の入力端子とサブ電源線SVCWjとの間には、そ
のソース−ドレイン経路が接続されたプリチャージ用の
Pチャンネル型MOSFETQ9と、非選択ラッチ用の
Pチャンネル型MOSFETQ8が並列形態に設けられ
る。上記非選択ラッチ用のPチャンネル型MOSFET
Q8のゲートは、上記CMOSインバータ回路(Q6と
Q7)の出力端子に接続される。上記プリチャージ用の
Pチャンネル型MOSFETQ9のゲートには、プリチ
ャージ信号WPHが供給される。このプリチャージ信号
WPHを形成する信号発生回路は、上記サブ電源供給線
SVCWjの電圧を動作電圧としてかかる信号WPHを
形成する。

【0041】この実施例において、ワード線昇圧回路
(ブートストラップ回路)は、Nチャンネル型MOSF
ETQ10〜Q14、キャパシタCB,CBP及びイン
バータ回路IV2〜IV4とゲート回路G1,G2から
構成される。ワード線昇圧回路は、第1電圧に対応した
内部電圧VCWを動作電圧として動作する。ダイオード
接続のMOSFETQ11は、キャパシタCBPをプリ
チャージさせるプリチャージMOSFETとして動作す
る。これと並列に接続されたダイード接続のMOSFE
TQ10は、リミッタMOSFETとして動作する。つ
まり、MOSFETQ11は、ゲートが電源電圧VCW
に接続されることにより、ゲート回路G1の出力信号が
回路の接地電位のようなロウレベルのときに、キャパシ
タCBPをVCW−Vth11(Vth11はMOSFETQ1
1のしきい値電圧)にプリチャージさせる。MOSFE
TQ10は、ゲートが上記キャパシタCBP側に接続さ
れることによって、上記ゲート回路G1の出力信号がハ
イレベルにされたとき、キャパシタCBPにより昇圧さ
れた電位が上記VCW+Vth10(Vth10はMOSFET
Q10のしきい値電圧)以上にならないように制限す
る。

【0042】上記のように間欠的に昇圧電圧(VCW+
Vth10)が発生されるために、MOSFETQ12を通
して上記サブ電源線SVCWjの電位が上記内部電圧V
CWと等しくなるように維持される。つまり、マット#
jが選択されると、マット選択信号Matj がハイレベル
となりインバータ回路IV2の出力信号をロウレベルに
してノアゲート回路G1のゲートを開くので、発振パル
スOscとクロック信号φに同期して、その出力信号がハ
イレベル/ロウレベルに変化し、上記のような間欠的な
昇圧動作を行いものである。非選択のメモリマットで
は、上記マット選択信号Matj がロウレベルのままとな
り、インバータ回路IV2の出力信号がハイレベルに固
定されるから、ノアゲート回路G1がゲートを閉じて出
力をロウレベルに固定する。キャパシタCBPはプリチ
ャージ状態のままとされる。

【0043】選択されたメモリマット#jのサブ電源線
SVCWjの上記電圧VCWによりキャパシタCBのプ
リチャージが行われる。つまり、クロック信号φがロウ
レベルのとき、インバータ回路IV3の出力信号もロウ
レベルとなり、キャパシタCBにはVCWによるプリチ
ャージが行われる。上記クロック信号φがハイレベルに
変化すると、上記キャパシタCBにより2VCWのよう
な昇圧電圧が形成される。これにより、上記サブ電源線
SVCWjの電位は、上記クロック信号φに同期して間
欠的に上記昇圧電圧2VCWが伝えら、サブ電源線SV
CWjにおける寄生容量との容量比に対応して、上記動
作電圧VCW以上の昇圧電圧とされる。

【0044】MOSFETQ14は、レベルリミッタ用
のMOSFETである。センスアンプが電源電圧VCC
で動作する場合、相補ビット線BLm又は/BLmの電
位のハイレベルは電源電圧VCCに対応したものとな
り、上記サブ電源線SVCWjの電位が、上記電源電圧
VCC+Vth14以上に高くなるのを制限する。つまり、
上記サブ電源線SVCWjによりCMOSインバータ回
路(Q6とQ7)が動作して、かかるサブ電源線SVC
Wjの電位に対応して選択ワード線WLmの選択レベル
を決める。上記MOSFETQ14とアドレス選択MO
SFETQmを同一の条件で設計することにより、相補
ビット線BLm又は/BLmの電位のハイレベルをレベ
ル損失なくキャパシタCsに伝えることができる。

【0045】この実施例では、後述するようにワード線
の電位は、クロック信号φに同期して上記ビット線電位
に対してアドレス選択MOSFETのしきい値電圧分だ
け高い電位にされる。上記クロック信号φのパルスディ
ーティを50%にすると、ワード線の選択期間のうちの
半分の期間だけ上記高電圧が印加されないから、アドレ
ス選択MOSFETのゲート絶縁膜における経時的な絶
縁破壊を防止する上に有効となる。クロック信号φは、
図示しないがワード線の選択タイミング信号と前記外部
端子から供給されたクロック信号CLKの論理積により
形成されたパルスとされ、ワード線の選択期間において
供給される。

【0046】同図の非選択のメモリマットでは、それに
対応したワード線昇圧回路のキャパシタCBに対してM
OSFETQ13によるVCW−Vth13にしかプリチャ
ージが行われないために、ワード線駆動回路のサブ電源
線SVCWは選択メモリマット#jのサブ電源線SVC
Wjの昇圧電圧に対して小さい電圧しか上がらない。か
かる非選択メモリマットに対応したサブ電源線SVCW
の電位変化は、それ自体が無意味であるので、無駄な動
作を避けるために上記マット選択信号Matのロウレベル
により非選択メモリマットのワード線昇圧回路の動作も
停止させるようにしてもよい。

【0047】図4には、上記ワード線昇圧回路の他の一
実施例の回路図が示されている。同図においては、図3
と同様にワード線昇圧回路と関連する1つのメモリマッ
トのメモリアレイ部及びワード線駆動回路も合わせて描
かれている。かかるメモリアレイ部及びワード線駆動回
路は、前記図3と同様な回路であるので、その説明を省
略する。

【0048】この実施例のワード線昇圧回路は、1回の
メモリサイクル中に1回だけ動作させられる。つまり、
ワード線をビット線のハイレベルに対してアドレス選択
MOSFETのしきい値電圧以上にするのは、上記のよ
うにセンスアンプで増幅した信号をメモリセルに再書き
込み(リライト)する際に、メモリセルのキャパシタに
上記ハイレベルをフルライトするためだけであり、かか
るフルライトに要する時間は極く短くてよいから、クロ
ック信号φに同期して1回だけ発生させられるパルス1
φにより上記ワード線昇圧回路を動作させるものであ
る。そして、かかるパルス1φによる上記昇圧時間は、
上記のようなメモリサイクル時間に比べて極めて短くで
きるから、上記のようにアドレス選択MOSFETのゲ
ート絶縁膜に対する経時的な絶縁破壊を防止する上でい
っそう効果的となる。

【0049】この実施例では、メモリマット#jが非選
択にされたとき、ワード線昇圧回路の動作も停止させる
ようにするため、上記パルス1φをナンドゲート回路G
2を通してインバータ回路IV3に供給する。そして、
上記マット選択信号Matj により上記ゲート回路G2を
制御するものである。つまり、マット選択信号Matjが
ロウレベルの非選択状態のときには、ナンドゲート回路
G2の出力信号を上記パルスφに無関係にハイレベルに
固定する。これにより、インバータ回路IV3の出力信
号がロウレベルに維持されて、キャパシタCBをプリチ
ャージ状態に維持させるようにするものである。このよ
うなゲート回路は、上記図3の実施例に用いるようにす
れば、図3に示した実施例においても上記のように非選
択マットに対応したワード線昇圧回路の動作を停止させ
ることができる。

【0050】SDRAMにおいては、コマンドにより指
定された動作モードに対応して、そのリード動作及びラ
イト動作の終了サイクルを知ることができる。このこと
は、従来のダイナミック型RAMのようにRAS信号を
ハイレベルがリセットされることによりプリチャージ動
作が開始されることにより結果的にメモリサイクルが終
了したことが判明するものと根本的に異なる。本願発明
では、このことを利用して、特に制限されないが、プリ
チャージ動作に移行する前のメモリサイクルの最終タイ
ミングで上記ワード線昇圧回路を動作させるパルス1φ
を発生させるものである。このようにメモリサイクルの
最後に上記パルス1φを発生させる理由は、特に書き込
みサイクルにおいて書き込みデータが確定したことを保
証する意味で重要である。つまり、後述するようにバー
ストライトモードでは、クロック信号に同期して最後に
入力されたライトデータの取り込みを待って、それ以前
に各相補ビット線に対応して設けられたラッチ型のセン
スアンプに取り込まれた書き込みデータを一斉にメモリ
セルに書き込む必要があるからである。

【0051】図5には、上記ロウデコーダとそれに設け
られるワードドライバの一実施例の具体的回路図が示さ
れている。AX20〜27は、3ビットからなるアドレ
ス信号A2〜A4をプリデコーダによりプリデコードし
て形成された信号であり、AX50〜57は、3ビット
からなるアドレス信号A5〜A7をプリデコーダにより
プリデコードして形成された信号である。上記プリデコ
ード信号AX20〜A27のうち、1つがゲートに供給
されたMOSFETQ3と、上記プリデコード信号AX
50〜57のうち、1つがゲートに供給されたMOSF
ETQ4とが直接形態に接続されて上記ロウデコーダ
(X−DEC)が構成され、選択タイミング信号XDG
Bが供給される。

【0052】上記ロウデコーダ(X−dec)は、ダイ
ナミック型論理回路から構成され、プリチャージ信号X
DPによりスイッチ制御されるPチャンネル型のプリチ
ャージMOSFETQ1と、非選択レベルのラッチを行
うインバータ回路とPチャンネル型MOSFETQ2が
設けられる。上記プリチャージMOSFETQ1により
ハイレベルにプリチャージされたノードが、上記MOS
FETQ3及びQ4を通してタイミング信号XDGBの
ロウレベルによりディスチャージされるか否かで選択/
非選択のデコード信号が形成される。

【0053】上記インバータ回路の出力信号を受けて、
その入力にハイレベル側の信号を帰還させるPチャンネ
ル型MOSFETQ2が設けられる。このMOSFET
Q2は、プリデコード出力AX2iとAX5iによりM
OSFETQ3又はQ4がオフ状態にされたデコード出
力は、上記プリチャージMOSFETQ1によりプリチ
ャージされたハイレベルである。このハイレベルは、上
記プリチャージ期間の終了によりMOSFETQ1がオ
フ状態にされ、上記プリデコード出力AX2i又はAX
5iによりMOSFETQ3又はQ4がオフ状態にされ
るためにフローティング状態となり、カップリングやリ
ーク電流によりハイレベルから不所望にロウレベルの選
択レベルにされる虞れが生じる。そこで、インバータ回
路IV1のロウレベルを受けて、帰還用のPチャンネル
型MOSFETQ2がオン状態となってインバータ回路
の入力レベルを電源電圧VCCに維持させる。

【0054】上記インバータ回路の出力信号は、特に制
限されないが、4本のワード線WL0〜WL3に対応さ
れた選択信号である。このような4つのワード線WL0
〜WL3の中から、下位ビットのアドレス信号A0とA
1をデコードし、それに選択タイミング信号を加えた4
通りのワード線選択タイミング信号X0MB〜X3MB
により指定された1つのワード線が選択される。

【0055】つまり、上記インバータ回路の出力信号が
ハイレベルの選択レベルであるときMOSFETQ5が
オン状態となっており、上記1つのワード線選択タイミ
ング信号X3MBがハイレベルからロウレベルに変化す
ると、サブ電源線SVCWの電圧で動作するPチャンネ
ル型MOSFETQ6とNチャンネル型MOSFETQ
7からなるワードドライバにロウレベルの入力信号が供
給され、その出力端子に接続されたワード線WL3をロ
ウレベルから上記サブ電源線電圧SVCWの電圧に対応
したハイレベルに立ち上げる。

【0056】上記インバータ回路の出力信号がハイレベ
ルの選択レベルであるときMOSFETQ5とともに、
他のMOSFETもオン状態になっているが、上記ワー
ド線選択タイミング信号X0MB〜X2MBがハイレベ
ルのままとなっており、ワードドライバのNチャンネル
型MOSFETがオン状態になってワード線WL0〜W
L2をロウレベルの非選択状態のままにする。Pチャン
ネル型MOSFETQ8は、非選択レベルのラッチ用の
MOSFETであり、ワード線WL3が非選択のロウレ
ベルのときにオン状態になって、上記ワードドライバの
入力端子をサブ電源電圧SVCWにしてPチャンネル型
MOSFETQ6をオフ状態にさせる。Pチャンネル型
MOSFETQ9は、プリチャージMOSFETであ
り、プリチャージ信号WPHのロウレベルによりオン状
態になってワードドライバの入力端子を上記サブ電源線
SVCWの電圧にプリチャージさせる。

【0057】上記インバータ回路の出力信号がロウレベ
ルの非選択レベルであるときMOSFETQ5を代表と
するMOSFETがオフ状態になっている。したがっ
て、上記ワード線選択タイミング信号X0MB〜X3M
Bのいずれか1つがハイレベルからロウレベルに変化し
ても、それに応答せず上記プリチャージレベルに対応し
たワード線WL0〜WL3のロウレベルにより、Pチャ
ンネル型MOSFETQ8がオン状態になって、ワード
ドライバの入力端子にSVCHに対応したハイレベルを
帰還させるというラッチがかかり、ワード線WL0〜W
L3等の非選択状態が維持される。

【0058】冗長ワード線RWL0にも、上記同様なワ
ードドライバ、ラッチ用MOSFET及びプリチャージ
MOSFETが設けられる。この冗長ワード線RWL0
は、上記タイミング信号XDGBと、図示しない不良ア
ドレス記憶用のヒューズ回路と、不良アドレスと入力さ
れたXアドレスとの比較を行うアドレス比較回路からな
る冗長回路により形成された冗長ワード線選択信号XR
0Bに同期して選択される。このとき、不良アドレスの
比較一致信号により、正規回路であるプリデコーダAX
20〜27及びAX50〜57又はワード線選択タイミ
ング信号X0MB〜X3MBが非選択レベルにされの
で、不良ワード線に対する選択動作は行われない。

【0059】特に制限されないが、この実施例のメモリ
アレイは、上記のように複数のメモリマットに分割され
る。メモリマットMATの両側には、センスアンプS
A、プリチャージ回路PC及び入出力線が設けられる。
特に制限されないが、上記ワード線WL0〜WL3等と
直交するように配置される相補ビット線のピッチと、セ
ンスアンプやプリチャージ回路のピッチを合わせるため
に、奇数番目の相補ビット線と偶数番目の相補ビット線
に対応されたセンスアンプが左右に振り分けられる。こ
のようなセンスアンプSAの配置により、相補ビット線
の2倍のピッチに1つのセンスアンプを配置できる。

【0060】この実施例では、特に制限されないが、セ
ンスアンプはシェアードセンスアンプ方式とされ、信号
SHLとSHRは、シェアード選択信号である。同図で
は、一見すると左右が逆になっているが、センスアンプ
SAを中心にみると、右側のセンスアンプSAからみる
と同図のメモリマットは左側に配置されるので、SHL
のような選択信号が供給され、左側のセンスアンプSA
からみると同図のメモリマットは右側に配置されるの
で、SHRのような選択信号が供給される。上記選択信
号SHLとSHRは、相補ビット線とセンスアンプの入
出力ノードとを接続するスイッチMOSFETを制御す
る信号であり、そのしきい値電圧によりレベル損失が無
いように、ワード線と同期して上記のような昇圧電圧に
される。そのため、かかる選択信号SHLとSHRを形
成する駆動回路の動作電圧は、上記サブ電源線SVCW
から供給される。

【0061】図6には、マットコントロール部の一実施
例の回路図が示されている。上位のアドレス信号を解読
してマット選択信号MS000、MS001及びMS0
02等が形成される。図5に示されたメモリマットMA
Tは、MS001により選択される。このマット選択信
号MS001は、2つの縦列形態のインバータ回路を介
して4個のナンドゲート回路に供給される。これら4個
のナンドゲート回路には、それぞれ上記アドレス信号A
0とA1を解読して形成されたデコード信号と、ワード
線選択タイミング信号とを組み合わせたタイミング信号
X0〜X3がインバータ回路を介して供給される。これ
により、各ナンドゲート回路の出力から上記ワード線選
択タイミング信号X0MB〜A3MBが形成される。こ
のことは、上記プリデコード信号AX20〜27、AX
50〜57及び上記タイミング信号X0〜X3を、上記
複数のメモリマットに対して共通に用いるようにするこ
とを意味している。

【0062】ロウ系のタイミング信号R1とR2に、上
記マット選択信号MS001とを組み合わせることによ
り、上記プリチャージ信号XDP、WPH及びロウデコ
ーダの動作タイミング信号XDGBが形成される。上記
プリチャージ信号WPHは、上記のようなサブ電源線S
VCWの電圧により動作させられるPチャンネル型MO
SFETのゲートに供給される信号であるので、レベル
変換回路によりレベル変換されてSVCW電源MOSで
動作するインバータ回路を介して出力される。電源電圧
VCCのような信号振幅を持つマット選択信号MS00
0とMS002も上記同様にレベル変換回路により上記
電圧SVCWに対応した信号振幅にレベル変換されて上
記シェアード選択信号SHRとSHLが形成される。そ
して、上記サブ電源線SVCWの電圧が、上記ワード線
昇圧回路により昇圧されると、それに従って上記各信号
WPH及びSHLとSHRは、ワード線と同期した昇圧
電圧とされる。

【0063】図7には、図1の電圧発生回路213に含
まれる電圧発生部の一実施例のブロック図が示されてい
る。この実施例では、特に制限されないが、6通りの電
圧を発生させる電圧発生部と、エージング時の動作切り
替えを行う制御信号を発生する切り替え回路から構成さ
れる。ワード線昇圧用電源VCW発生回路は、上記ワー
ド線選択回路に供給される動作電圧VCWを発生させ
る。

【0064】メモリアレイ電源VBU,VBL発生回路
は、センスアンプに供給される動作電圧VBU(ハイレ
ベル側)とVBL(ロウレベル)を発生させる。センス
アンプが上記電圧VBUとVBLで動作して、ビット線
BLと/BLのハイレベルとロウレベルが決定され、結
果としてメモリセルの記憶キャパシタに書き込まれる電
圧は、上記電圧VBUとVBLに対応したものとされ
る。上記VBLは、回路の接地電位VSSにしてもよい
し、回路の接地電位に対してハイレベル側にレベルシフ
トされたものであってもよい。このようにビット線のロ
ウレベルにオフセットを持たせた場合には、ワード線の
非選択レベルが接地電位のようなロウレベルのとき、ア
ドレス選択MOSFETQmのゲート,ソース間が逆バ
イアス状態となり、アドレス選択MOSFETが形成さ
れる基板にバックバイアスVBBを印加さないでも、実
効的なしきい値電圧を高くし、ゲート,ソース間が同電
位のときにドレイン,ソース間に流れるリーク電流を減
少させることができる。

【0065】基板電圧VBB発生回路は、上記メモリセ
ルのアドレス選択MOSFETが形成されるP型基板又
はP型ウェル領域に供給される負のバックバイアス電圧
VBBを発生させる。上記のようにビット線電位をワー
ド線の選択レベルに対して高く設定してオフセットを持
たせた場合には、上記基板電圧VBB発生回路を省略す
ることができる。メモリセルプレート用電源VPLは、
上記メモリセルの記憶キャパシタの共通電極側に供給さ
れるプレート電圧VPLを発生させる。この電圧は、特
に制限されないが、上記ビット線のVBUとVBLとの
中間電圧にされる。ビット線供給用内部電源VMPは、
上記相補ビット線に与えられるプリチャージ電圧VMP
を発生させる。上記のようにプレート電圧VPLをビッ
ト線のVBUとVBLとの中間電位にした場合、上記プ
レート電圧VPLと等しく形成される。つまり、上記電
圧VPLとVMPとは、同じ電圧発生回路で形成された
電圧を、別々の出力回路を通して形成するようにしても
よい。

【0066】切り替え回路は、ノーマルモード/エージ
ングモードの切り替え信号VBiを発生させる。この切
り替え回路は、電源電圧VCCをモニタし、その電位が
通常の動作電源電圧以上のエージング用の高電圧にされ
たことを検出し、上記信号VBiを発生させるようにし
てもよいし、レジスタを内蔵しており、そこにエージン
グモードを指定するコマンドをセットすることにより上
記信号VBiを発生させるようにしてもよい。上記信号
VBiは、上記ワード線昇圧用電源VCW発生回路、メ
モリアレイ電源VBU,VBL発生回路に供給され、上
記電圧VCWやVBUが電源電圧VCCの上昇に従った
高電圧になるように切り替える。

【0067】図8には、この発明に係るダイナミック型
RAMの一実施例を説明するための要部概略回路図が示
されている。同図には、一対の相補ビット線BL,/B
Lとワード線WL、上記一方の相補ビット線BLとワー
ド線WLの交点に設けられたダイナミック型メモリセル
MC、上記相補ビット線BL,/BLに設けられるセン
スアンプSA及び上記ビット線、入出力線及びコモンソ
ース線のイコライズ&プリチャージ回路及びシェアード
選択スイッチ回路が代表として例示的に示されている。
同図の各素子は、前記図3ないし図6に用いられた回路
記号と重複しているが、それぞれは別個の回路機能を持
つものであると理解されたい。

【0068】上記一方の相補ビット線BLとワード線W
Lの交点には、前記説明したようなアドレス選択MOS
FETQmと記憶キャパシタCsからなるダイナミック
型メモリセルMCが設けられる。上記ビット線BLと/
BLは、センスアンプSAを中心にして左側に配置され
るメモリマットに配置されるものであり、シェアード選
択スイッチMOSFETQ1とQ2を介してPチャンネ
ル型MOSFETQ5、Q6及びNチャンネル型MOS
FETQ7、Q8から構成されるセンスアンプSAの入
出力ノードが接続される。かかるセンスアンプの入出力
ノードは、シェアード選択スイッチMOSFETQ3と
Q4を介して右側に配置される相補ビット線BL,/B
Lに接続される。上記シェアード選択スイッチMOSF
ETQ1とQ2のゲートには、左側選択信号SHLが供
給され、上記スイッチMOSFETQ3とQ4のゲート
には、右側選択信号SHRが供給される。

【0069】上記センスアンプの入出力ノードには、N
チャンネル型MOSFETQ9、Q10、Q11で構成
されたビット線用のプリチャージ回路PCCが設けられ
る。Nチャンネル型MOSFETQ17、Q18、Q1
9は、上記センスアンプSAのコモンソース線CSN,
CSP、すなわち前記動作電圧VBUとVBLが供給さ
れる電源供給線にCSN、CSPにプリチャージ電圧を
供給するためのコモンソース線プリチャージ回路を構成
する。また、上記センスアンプSAの入出力ノードは、
カラム選択スイッチMOSFETQ12とQ13を介し
て相補の入出力線IOに接続される。かかる相補の入出
力線IOにおいても、上記同様なNチャンネル型MOS
FETQ14〜Q16からなるイコライズ&プリチャー
ジ回路が設けられる。これらのコイライズ&プリチャー
ジ回路には、前記プリチャージ電圧VMPが共通に供給
され、それぞれのプリチャージ動作に対応したプリチャ
ージ信号PC、CSPC及びIOPCが供給される。

【0070】上記ワード線WLの選択レベル、左側選択
信号SHL又は右側選択信号SHRの選択レベルは、前
記のようにクロック信号φ、又は1ショットパルス1φ
に同期して形成された昇圧電圧SVWCに従った電圧と
される。これにより、かかる昇圧期間において、センス
アンプSAにより増幅されたハイレベル、つまり、コモ
ンソース線CSPに与えられた電圧VBUのようなハイ
レベルが、例えば上記センスアンプのPチャンネル型M
OSFETQ7−上記シェアード選択スイッチMOSF
ETQ1−ビット線BL−アドレス選択MOSFETQ
mの経路を通ってレベル損失なく、そのままの電圧がキ
ャパシタCQsに伝えられて、フルライトが実施され
る。

【0071】図9には、メモリセルの一実施例の回路図
が示され、図10にはその概略素子構造断面図が示され
ている。メモリセルは、前記のようにアドレス選択MO
SFETQmと情報記憶キャパシタCsからなる。情報
記憶キャパシタCsは、蓄積ノードNSとプレート(V
PL)との間に形成される。つまり、図10の断面図に
おいて、aは第1層目ポリシリコン層からなるワード線
又はサブワード線であり、bは第2層目ポリシリコン層
からなるメモリセルの蓄積ノードNSであり、cは第3
層目ポリシリコン層からなるプレート電極である。そし
て、dはMOSFETQmのゲート酸化膜であり、eは
キャパシタの誘電体としての酸化膜である。fは1層目
ポリシリコン層と2層目ポリシリコン層との間に形成さ
れた酸化膜(層間絶縁膜)である。

【0072】上記図10において、iは第1層目メタル
層からなり、ビット線BLmを構成する。lはMOSF
ETのソース,ドレイン領域を構成するN型拡散層であ
り、上記ビット線BLmは、2つのメモリセルを構成す
るアドレス選択MOSFETの共通化されたN型拡散層
lに対して接続される。gは上記プレート電極cと上記
1層目メタル層との間を絶縁分離する層間絶縁膜であ
り、hは上記第1層目メタル層とその上に形成される第
2層目メタル層jとを絶縁分離する層間絶縁膜である。
kはP型基板又はP型ウェル領域であり、前記のような
バックバイアス電圧VBBが印加される。mはパッシベ
ーション膜である。上記素子の微細化により、上記ゲー
ト酸化膜dの膜厚が薄く形成され、長時間にわたり高電
圧が印加されることによる経時的な絶縁破壊が問題にな
るものである。

【0073】図11には、上記ワード線昇圧用電源回路
の一実施例のブロック図が示されている。オシレータ回
路では、周期的な発振パルスOSCwを発生させる。こ
の発振パルスOSCwを受けてチャージポンプ回路から
なるVCW発生回路により電圧VCWが形成される。こ
の電圧VCWを所望の定電化するめたに、VCWレベル
センサが設けられる。このVCWレベルセンサは、上記
電圧VCWが設定されて電位より高くなると、オアゲー
ト回路G4を通して信号VENをハイレベルにし、オシ
レータ回路の発振動作を停止させる。上記電圧VCWが
所望の電圧より低下すると、上記VCWレベルセンサが
これを検知して上記オアゲート回路G4の出力信号VE
Nをロウレベルにし、上記オシレータ回路の発振動作を
再開させる。このような発振パルスOSCwの制御によ
りチャージポンプ回路を間欠的に動作させて所望の定電
圧VCWを発生させる。

【0074】この実施例では、前記のようにワード線昇
圧電圧は、上記ビット線のハイレベルに対応したメモリ
アレイ電源VBUを基準にして決められる。それ故、V
CWレベルセンサでは、VBU発生回路で形成された電
圧VBUを基準にし、それに設定値を加算して基準値と
し上記電圧VCWとの比較を行うものである。つまり、
VCW−VBU≧設定値のときにセンサ出力をハイレベ
ルとし、上記オアゲート回路G4の出力VENをハイレ
ベルにする。VCW−VBU<設定値のときにセンサ出
力をロウレベルとし、上記オアゲート回路G4の出力V
ENをロウレベルにするものである。これらの動作は、
後述するモード切り替え信号VBiがロウレベルにされ
るノーマルモードのときである。

【0075】上記のような電圧発生回路では、電源電圧
VCCに無関係に一定電圧となるために動作が安定化さ
れる。半導体集積回路装置では初期不良の洗い出しのた
めエージング(又はバーイン)を行う必要がある。つま
り、半導体集積回路装置を高温度中において高電圧で動
作させて初期不良の洗い出しを行うときには、上記定電
圧動作を解除させて高電圧を供給する必要がある。上記
のノーマル動作時の定電圧動作とエージング動作の切り
替えは信号VBiによって行われる。この信号VBi
は、モード切り替え電圧検出回路により形成される。モ
ード切り替え電圧検出回路は、電源電圧VCCが後述す
るような通常動作モードに対して十分高い電圧にされた
ことを検出し信号VBiをハイレベルにする。この信号
VBiのハイレベルにより、上記オアゲート回路G4の
出力VENがハイレベルとなり、オシレータ回路は常に
動作状態になって発振パルスOSCwを停止させて、V
CW発生回路を停止状態にする。

【0076】VBU電圧発生回路は、それを形成する基
準電圧Vref が電源電圧VCC依存性を持つ基準電圧V
refBi に切り替えられる。上記ワード線選択回路等の動
作電圧を電源電圧VCCに切り替えるために、スイッチ
回路が設けられる。スイッチ回路は、MOSFETQ2
0〜Q22、インバータ回路IV5〜IV8、ノアゲー
ト回路G3から構成される。インバータ回路IV5の入
力に上記信号VBiが供給される。それ故、バーイン時
にはインバータ回路IV5の出力信号がロウレベルにさ
れて、接地側のMOSFETQ21をオフ状態にし、イ
ンバータ回路IV6の出力信号がハイレベルになり、電
源VCC側のMOSFETQ20をオン状態にする。こ
の結果、MOSFETQ22のゲートにハイレベルの信
号が供給されてMOSFETQ22がオン状態にされ
る。このMOSFETQ22のゲート電圧は、上記MO
SFETQ22及びキャパシタCbとインバータ回路I
V8によるブートストップ回路により昇圧電圧とされ
る。

【0077】つまり、ワード線昇圧用のオシレータ回路
出力から供給される発振パルスOscが上記信号VBiの
ロウレベルによりゲートを開いているノアゲート回路G
3を通してインバータ回路IV7とIV8を通してキャ
パシタCbにハイレベル/ロウレベルの信号を供給す
る。上記信号がロウレベルときにはキャパシタCbには
MOSFETQ20を通して電源電圧VCC−Vthがチ
ャージアップされ、上記信号がハイレベルときには、そ
の昇圧電圧がMOSFETQ20のソース,ドレインが
逆転し、電源電圧VCC側がソースとなって動作してV
CC+Vthにレベル制限する。これにより、MOSFE
TQ22を通して電源電圧VCCと内部電圧VCWが等
しくされる。

【0078】上記電圧VCWは、図3又は図4に示され
たマット選択回路の動作電圧VCWとされる。組み合わ
せ論理回路では、クロック信号CLKと制御用入力ピン
からの制御信号を受け、上記制御入力ピンの組み合わせ
からリート、ライトの動作モードやCASレイテンシ
ィ、バースト長をデコードし、ワード線昇圧制御信号発
生回路を通して、ワード線選択的に発生するパルスφ又
は1ショットパルス1φを発生させる。この信号φ又は
1φは、上記バーイン動作ときには信号VBiののハイ
レベルによって停止させられるものである。

【0079】図20には、上記図11の実施例回路の電
圧特性図が示されている。電源電圧VCCが電圧V1以
下のとき、つまり、識別を行う電圧V1に対して電源電
圧VCCが低い領域ではノーマルモードと判定される。
かかるノーマルモードのときのワード線の電位は、一旦
電圧VCWに昇圧され、かかる電圧VCWからΔVBだ
けパルスφ又は1φによって昇圧され、結果としてビッ
ト線のハイレベルVBUに対してMOSFETのしきい
値電圧Vthより高い昇圧される。上記電源電圧VCCに
対して、上記電圧VBUを定電圧化した場合には、電源
電圧VCCに依存しないでセンスアンプやワード線選択
回路が安定的に動作を行うものとなる。そして、動作範
囲では、上記内部電圧VBUが電源電圧VCCに対して
降圧されたものとなり、結果としてワード線の選択レベ
ルも相対的に低い電位にされる。このような低い電圧で
の動作によって、低消費電力化を実現する上でも有益な
ものとなる。

【0080】電源電圧VCCが電圧V1以上のとき、つ
まり、識別を行う電圧V1に対して電源電圧VCCが高
い領域ではバーインモードと判定される。かかるバーイ
ンモードでは、実際のバーイン電圧VBiを供給する
と、上記のようにVCWとVCCとが等しくなり、VB
U+VthがVCW(VCC)になるように上記基準電圧
VrefBi の切り替えが行われる。

【0081】図12には、上記ワード線昇圧用電源回路
の他の一実施例のブロック図が示されている。この実施
例では、VCW発生回路で形成された電圧VCWがバー
インモードでも利用される。バーインモードのときに図
11の実施例のようにスイッチ回路によりVCW発生回
路で形成された電圧から電源電圧VCCに切り替えるも
のではなく、上記VCW発生回路で形成された電圧VC
Wがそのまま利用される。つまり、図12の実施例で
は、図11のスイッチ回路が省略されたものであり、そ
れに代えて上記VCWレベルセンサ(Bi動作用)及び
センサ切り替え回路が付加されたものである。バーイン
モードのときには、センサ切り替え回路により上記VC
Wレベルセンサ(Bi動作用)の出力によりオシレータ
回路を制御して、電圧VBUに追従して変化する内部電
圧VCWを発生させる。

【0082】図21には、上記図12の実施例回路の電
圧特性図が示されている。電源電圧VCCが電圧V1以
下のとき、つまり、識別を行う電圧V1に対して電源電
圧VCCが低い領域ではノーマルモードと判定される。
かかるノーマルモードのときの各電圧は、前記図20
(図11の回路)と同様である。

【0083】電源電圧VCCが電圧V1以上のとき、つ
まり、識別を行う電圧V1に対して電源電圧VCCが高
い領域ではバーインモードと判定される。かかるバーイ
ンモードでは、電圧VBUが電源電圧VCCに追従して
変化するようになり、かかる電圧VBUに対して電圧V
CWが形成され、結果としてVCWも電源電圧VCCに
追従して変化するものとなる。この場合、VCWレベル
センサの設定値は、Bi設定値がノーマル時の設定値に
比べて大きくされる。

【0084】図13には、上記ワード線昇圧用電源回路
の更に他の一実施例のブロック図が示されている。この
実施例では、内部電圧VBUと電源電圧VCCと同じく
され、電源電圧VCCがそのままセンスアンプを動作電
圧として利用される。それ故、前記説明した図12にお
けるVBU電圧発生回路が省略され、それに伴い2つの
参照電圧発生回路及び切り替え回路も削除される。この
他の構成は前記の図12の説明と同様である。

【0085】図22には、上記図13の実施例回路の電
圧特性図が示されている。電源電圧VCCが電圧V1以
下のとき、つまり、識別を行う電圧V1に対して電源電
圧VCCが低い領域ではノーマルモードと判定される。
かかるノーマルモードのときの各電圧は、電源電圧VC
Cに従って電圧VCWが発生され、かかる電圧に対して
ΔVBだけφ又は1φに同期してワード線の昇圧動作が
行われる。

【0086】電源電圧VCCが電圧V1以上のとき、つ
まり、識別を行う電圧V1に対して電源電圧VCCが高
い領域ではバーインモードと判定される。かかるバーイ
ンモードでは、VCWが定常的に動作して電源電圧VC
Cに対して昇圧された電圧によりバーイン動作が実施さ
れる。この場合も上記のようにVCWレベルセンサの設
定値は、Bi設定値がノーマル時の設定値に比べて大き
くされる。

【0087】図23には、他の一実施例の電圧特性図が
示されている。この実施例の回路ブロックは図示しない
けれども、内部電圧VBUと上記電圧VCWが等しくさ
れる。つまり、ワード線昇圧回路では、電圧VBUを基
準にしてMOSFETのしきい値電圧Vthに相当する電
圧だけ昇圧させるものである。電源電圧VCCが電圧V
1以下のとき、つまり、識別を行う電圧V1に対して電
源電圧VCCが低い領域ではノーマルモードと判定され
る。かかるノーマルモードのときの各電圧は、VBU=
VCWとされ、かかる電圧VCWに対してVthだけφ又
は1φに同期してワード線の昇圧動作が行われる。

【0088】電源電圧VCCが電圧V1以上のとき、つ
まり、識別を行う電圧V1に対して電源電圧VCCが高
い領域ではバーインモードと判定される。かかるバーイ
ンモードでは、VCWがVCCに等しくされ、かかる電
圧VCWに対してしきい値電圧Vthだけ低い電位にされ
てVBUが形成される。つまり、VBU=VCW(VC
C)−Vthにされる。

【0089】図24には、更に他の一実施例の電圧特性
図が示されている。この実施例の回路ブロックは図示し
ないけれども、内部電圧VBUと上記電圧VCW及び電
源電圧VCCが等しくされる。特に制限されないが、図
13の実施例を一部変更して、VCW発生回路により電
圧VBU(VCC)に等しい電圧を発生させるようにす
ればよい。ワード線昇圧回路では、電圧電圧VCCを基
準にしてMOSFETのしきい値電圧Vthに相当する電
圧だけ昇圧させるものである。電源電圧VCCが電圧V
1以下のとき、つまり、識別を行う電圧V1に対して電
源電圧VCCが低い領域ではノーマルモードと判定され
る。かかるノーマルモードのときの各電圧は、VBU=
VCW=VCCとされ、かかる電圧VCCに対してVth
だけφ又は1φに同期してワード線の昇圧動作が行われ
る。

【0090】電源電圧VCCが電圧V1以上のとき、つ
まり、識別を行う電圧V1に対して電源電圧VCCが高
い領域ではバーインモードと判定される。かかるバーイ
ンモードでは、VCWレベルセンサが切り替えられ、V
CW発生回路ではVCC+Vthに等しくされた昇圧電圧
を形成する。これにより、バーンインモードでは、選択
ワード線には上記昇圧された選択レベルVCWが選択期
間にわたって印加されてアドレス選択MOSFETに十
分なストレスを与えることができる。

【0091】図14には、上記図3の実施例回路の動作
を説明するためのタイミング図が示されている。クロッ
ク信号CLKに同期して制御信号の組み合わせからなる
コマンドCommとロウアドレス信号Rowが取り込ま
れ、ワード線WLmの選択動作が行われる。このワード
線WLmの選択された後にパルスφがクロック信号CL
Kに同期して発生され、ワード線昇圧回路が動作してサ
ブ電源線SVCWjが間欠的にVCW+ΔVBだけ昇圧
される。この期間twの間、メモリセルのキャパシタに
対してフルライトが実施される。

【0092】上記ロウアドレスRowの取り込みから2
クロック後にカラムアドレスColが取り込まれ、ライ
トモードなら上記カラムアドレスに同期して入力された
書き込み信号により相補ビット線BLと/BLの電位が
変化され、その次のクロックによって上記フルライトが
実施される。この実施例では、ワード線WLmに対する
最大電界強度が印加される期間は、少なくともtw/t
CLKに短縮される。ここで、tCLKは、クロック信
号CLKの1周期期間である。これにより、ゲート酸化
膜の経時的な絶縁破壊を防止することができる。この構
成は、パルスφをワード線が選択された期間において発
生させればよいので簡単な回路で構成できる。

【0093】図15には、上記図4の実施例回路の読み
出し動作を説明するためのタイミング図が示されてい
る。前記同様にクロック信号CLKに同期してロウアド
レス信号Rowが取り込まれ、ワード線WLmの選択動
作が行われる。この実施例では図14のようにワード線
WLmの選択された後にパルスφがクロック信号CLK
に同期して複数回発生されるのではなく、プリチャージ
開始直前のリードサイクルの終わり(Read End)にお
いて1回のパルス1φが発生される。このパルス1φが
発生される前までの間、メモリセルの蓄積ノードNSの
電位はビット線のハイレベルVBUより低いVCW−V
thにされる。そして、上記パルス1φに同期して、ワー
ド線昇圧回路が動作して、メモリセルの蓄積ノードNS
の電位がビット線BLmのハイレベルVBUにされる。

【0094】図16には、上記図4の実施例回路の書き
込み動作を説明するためのタイミング図が示されてい
る。前記同様にクロック信号CLKに同期してロウアド
レス信号Rowが取り込まれ、ワード線WLmの選択動
作が行われる。書き込み動作には前記のようにCASレ
イテンシイはなく、ライトデータの取り込みは当該カラ
ムアドレス・ライトコマンドサイクルから開始されるの
で、かかるデータの取り込み後のプリチャージ開始直前
のライトサイクルの終わり(Write End)において1
回のパルス1φが発生される。このパルス1φが発生さ
れる前までの間、メモリセルの蓄積ノードNSの電位は
書き込みデータに対応したビット線のハイレベルVBU
より低いVCW−Vthにされる。そして、上記パルス1
φに同期して、ワード線昇圧回路が動作して、メモリセ
ルの蓄積ノードNSの電位がビット線BLmのハイレベ
ルVBUにされる。

【0095】この実施例の上記読み出し動作及び書き込
み動作においては、上記のようにメモリセルのアクティ
ブ期間(tRAS)に対して、ワード線に最大電界強度
が印加される期間twが極く短く、tw/tRASのよ
うに大幅に短縮される。そして、上記ワード線の昇圧動
作がプリチャージ期間tRPの前のメモリセルのアクテ
ィブ期間に行われるから、メモリサイクルが長くなるこ
とはない。上記のような1パルスに同期してワード線の
昇圧動作が行われ、ワード線WLmがロウレベルにリセ
ットされるプリチャージ期間では、ワード線の電位は昇
圧電圧からロウレベルにリセットさせるのではなく、上
記動作電圧VCWから回路の接地電位のようなロウレベ
ルにすればよく、ワード線のリセット動作の高速化が可
能になる。また、ワード線の選択/非選択に費やされる
消費電流は、上記ワード線のVCWにプリチャージとデ
ィスチャージによる費やされる消費電流となって低消費
電力化が可能になる。

【0096】図17には、上記図4の実施例回路の読み
出し動作を説明するためのタイミング図が示されてい
る。この実施例では、バーストリードが指定された場合
が示されている。CASレイテンシイ(CL)は、カラ
ムアドレス・リードコマンドによって指示されるリード
動作において/CASの立ち下がりから出力バッファ2
11の出力動作までに内部クロック信号の何サイクル分
を費やすかを指示するものであり、同図ではCL=2が
指定された場合であり、バースト長BLが4に指定され
た場合が示されている。このようなバーストリードモー
ドでは、3回目と4回目のデータ出力動作がプリチャー
ジ期間tRPに跨がって実施されるために、その前のサ
イクル、例えば/CASの立ち下がりから4サイクル目
でパルス1φを発生させるようにするものである。この
パルス1φに同期して選択されたワード線WLmに接続
されたメモリセルのリライト動作が一斉に行われる。

【0097】図18には、上記図4の実施例回路の書き
込み動作を説明するためのタイミング図が示されてい
る。この実施例では、バーストライトが指定され、バー
スト長BL=4の場合が示されている。ライトデータの
取り込みは当該カラムアドレス・ライトコマンドサイク
ルから4サイクルにわたって書き込みデータDin−1〜
Din−4が入力される。上記4サイクル目の書き込みデ
ータDin−4が入力された後に上記ワード線の昇圧動作
を行う必要があるために、上記のようにBL=4にされ
たときには、5サイクル目にパルス1φが発生される。
このパルス1φに同期して選択されたワード線WLmの
電位がVBU+Vthのように高くされてメモリセルのリ
ライト動作が一斉に行われる。

【0098】図19には、上記図4の実施例回路の2バ
ンクにまがる読み出し動作を説明するためのタイミング
図である。SDRAMでは、2つのメモリバンクのメモ
リセルを前記のように独自にアクセスすることができ
る。つまり、バンク0を指定してリードコマンドを実行
し、その途中でバンク1を指定し、コマンドやアドレス
入力を行う。つまり、バンク0のメモリサイクルtRA
Sの最後のサイクルとバンク1のメモリサイクルtRA
Sの最初のサイクルとが重複して行われる。このように
2つのバンクをアクセスする際においても、それぞれの
メモリバンクが上記のように独自にアクセスすることが
でき、それぞれのバンクにおけるリードモードならCA
Sレイテンシとバースト長に対応してリードエンドを識
別しパルス1φを発生させる。同図の例では、バンク0
に対してリードを行い、バンク1に対してライト動作を
行う例が示されている。

【0099】図25には、この発明に係るSDRAMに
おけるエージングモードを説明するためのタイミング図
が示されている。電源電圧VCCを識別電圧V1以上の
高電圧に設定することによりエージングモードにされ
る。このエージングモードにおいては、前記のようにワ
ード線昇圧回路を動作させるパルスφ又は1φの発生が
停止させられ、ワード線選択回路の動作電圧VCWは電
源電圧VCCに等しくされ、あるいはVBU+Vthのよ
うにVBUに追従して変化する電圧とされる。これに対
応して、ワード線WLmの選択レベルも上記VCC又は
VBU+Vthのような高電圧にされて効率のよいエージ
ング動作が実施される。同図では、読み出し動作が例と
して示されている。書き込み動作についのタイミング図
は省略するが、ワード線の選択動作に関しては上記読み
出し動作と同様であり、ビット線BLmと/BLmのレ
ベルが書き込み信号に対応して変化する。

【0100】図26には、この発明に係るSDRAMの
他の一実施例のブロック図が示されている。同図のSD
RAMは、ロジック部とともに1つの半導体集積回路装
置LSIに搭載される。特に制限されないが、ロジック
部は、メモリコントローラ又はCPU(マイクロプロセ
ッサ)により構成される。この実施例のSDRAMは、
前記のように2バンク構成ではなく、4バンク構成とさ
れ、前記のような各種の内部電源回路を備えている。各
メモリバンクを構成するメモリアレイには、前記同様に
マット分割されており、それぞれに対応してワード線昇
圧回路が設けられる。

【0101】この実施例のSDRAMは、上記メモリコ
ントローラとして機能するロジック部又はCPUを介し
てメモリアクセスが行われる。そのため、入出力インタ
ーフェイスとしては、制御信号ピン、アドレスピン、I
/O(入出力)ピン及びCLKピンから構成される。ロ
ジック部では、特に制限されないが、SDRAMに対す
るコマンドに対応して、内部CLK信号に同期してパル
スφ又は1φを発生させる。この構成では、SDRAM
自身において、前記のようなパルスφ又は1φを発生さ
せる組み合わせ論理回路を省略することができる。この
ようにSDRAMは、それ自体が1つの半導体集積回路
装置で構成されるメモリ装置の他、上記のように1チッ
プのメモリシステムを構成するものや、1チップマイク
ロコンピュータに搭載されるものであってもよい。

【0102】図27には、前記図26のSDRAMの動
作を説明するためのタイミング図が示されている。同図
(A)にはリードモードが示され、同図(B)にはライ
トモードが示されている。同図(A)に示したようなリ
ードモードにおいては、のサイクルでコントローラが
SDRAMからの全てのデータを取り込んだことを判定
し、そのタイミングでパルス1φを発生させてメモリセ
ルのリライト動作を実施する。同図(B)に示したライ
トモードにおいては、のサイクルでコントローラがS
DRAMに全ての書き込みデータを出力したらパルス1
φを発生させてメモリセルに対するフルライト動作を実
施する。このようなリライト又はフルライト動作後にプ
リチャージコマンドが発行される。

【0103】図28には、上記図11〜図13の実施例
回路における組み合わせ論理回路及びワード線昇圧制御
信号発生回路の動作を説明するための状態遷移図が示さ
れている。同図の状態遷移図においては、アクティブ
(Active)命令、ライト(Write) 命令、及びリード
(Read)命令及びプリチャージ(Precharge)とアイド
リング(Idle)の各状態の遷移を示している。上記リー
ド(Read)命令、ライト(Write) 命令及びアクティブ
(Active)命令は、次の表1ないし表3に示した真理値
表に従って実行される。

【0104】表1においては、バースト長BL=4、C
ASレイテンシィCL=2の場合を示している。

【0105】

【表1】

【0106】表3においては、上記同様にバースト長B
L=4、CASレイテンシィCL=2の場合を示してい
る。

【0107】

【表3】

【0108】表2においては、バースト長BL=4、t
RWL=2の場合を示している。tRWLは、最終デー
タ入力プリチャージリード時間である。つまり、上記の
ようにBL=4、tRWL=2の場合には、BL+tR
L−1=4+2−1=5のように5サイクル目でパルス
1φが発生される。

【0109】

【表2】

【0110】このように動作モードを指定するコマンド
から上記ワード線昇圧回路を動作させるタイミングを決
めることができる。すなわち、従来のダイナミック型R
AMのように/RASのロウレベルからハイレベルへの
リセットを待ってメモリサイクルの終了を判定するので
はなく、上記コマンドの入力から何サイクル目でワード
線の昇圧動作をすればよいか識別できるので、プリチャ
ージ動作に移行する前にメモリセルのリライト又はフル
ライトが実施できる。

【0111】ダイナミック型RAMにおいては、動作電
圧VCCが益々低電圧化される傾向にある。電源電圧V
CCを3.3V以下の例えば2.5V〜2Vまで低下さ
せることも検討されている。このように電源電圧VCC
が低くされるとMOSFETのしきい値電圧Vthが相対
的に高くされる。つまり、ブートストラップ回路は、ワ
ード線等の負荷容量とブートストラップ容量との容量比
に対応して昇圧電圧が決定される。上記のように電源電
圧VCCが低くなると、上記ブートストラップ容量にプ
リチャージできる電荷そのものが少なくされ、結果とし
て昇圧効率が悪くなる。

【0112】したがって、ビット線のハイレベルを電源
電圧に対応した電圧とした場合、上記ワード線の選択レ
ベルを上記電源電圧に対してアドレス選択MOSFET
のしきい値電圧Vthだけ昇圧しなければならないが、例
えブースト容量を電源電圧VCCにプリチャージしたと
しても、1回のブースト動作によって2V程度の低い電
源電圧VCCにより上記ワード線の電位3.2Vもの高
電圧に設定するには上記ブースト容量の容量値をワード
線の負荷容量値に対して大きな容量値にしなければなら
ず、大きな回路面積を必要とするために実際的ではな
い。

【0113】そこで、チャージポンプ回路により電源電
圧VCCに対してMOSFETのしきい値電圧Vth分だ
け昇圧した高電圧VCHを形成しておき、これを電源電
圧としてワード線駆動回路を動作させるようにしなけれ
ばならない。しかしながら、かかるチャージポンプ回路
により昇圧電圧VCHを形成する方式では、上記昇圧電
圧VCHを形成するチャージポンプ回路の効率が悪く、
其れ自体の動作のために比較的大きな消費電流が費やさ
れてしまう。その上に、ワード線の選択レベルを昇圧電
圧VCHにすると、かかる高電圧VCHによりワード線
の寄生容量のチャージアップとディスチャージが行われ
消費電流も増加するとともにVCHのような高電圧から
接地電位のようなロウレベルにリセットするのに時間が
かかり、その分プリチャージ動作が遅くなってしまう。

【0114】そこで、この発明のようにチャージポンプ
回路により内部電圧VCWを形成し、ワード線選択回路
を動作させるものでは、上記電圧VCWを電源電圧VC
C又はビット線のハイレベルVBUより高く、しかもビ
ット線のハイレベル(VBU)+Vthよりも小さな電圧
にすると、昇圧電圧ΔVBを上記しきい値電圧Vthより
も小さくできる。すなわち、比較的低い電源電圧VCC
と、比較的小さなブースト容量を用いてワード線昇圧回
路を構成することができる。この構成では、上記電圧V
CWを発生させるチャージポンプ回路の電圧変換効率を
高くできるとともに、ワード線の昇圧電圧はブースト動
作が終了するとブースト容量に戻り電流消費が行われな
いからワード線のチャージ/プリチャージに費やされる
電流の削減とワード線のリセット動作を速くできるとい
う効果が生じる。

【0115】つまり、この発明に係るワード線昇圧回路
は、SDRAMの他に通常のダイナミック型RAMにも
適用できることを意味する。この場合、ワード線昇圧回
路は、SDRAMのようにクロック信号CLKが入力さ
れないから、ワード線の選択タイミング信号を遅延させ
た信号でブートストラップ回路を起動させ、/RAS信
号のハイレベルへのリセットにより上記ブートス動作を
終了させてプリチャージ動作に移行させるように制御す
ればよい。

【0116】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 (1) ダイナミック型メモリセルが接続されてなるワ
ード線を第1電圧に対応した選択レベルと第2電圧に対
応した非選択レベルとするワード線選択回路に対して、
上記第1電圧に対応した選択レベルにされたワード線の
電位を上記メモリセルが接続されたビット線のハイレベ
ルに対して上記アドレス選択用MOSFETのしきい値
電圧とほぼ同じ大きさの差を持つようにされた高電圧に
するブートストラップ回路を設け、SDRAMにおける
コマンドにより指定された動作モードに対応し、プリチ
ャージ動作前のタイミングにおいて上記ブートストラッ
プ回路をクロック信号に同期させて動作させてワード線
の選択レベルを上記第1電圧からブートストラップ電圧
に変化させることにより、プリチャージ期間を長くする
ことなく、ワード線に最大電界強度が印加される期間を
短くできるという効果が得られる。

【0117】(2) メモリアレイを複数のメモリマッ
トに分割し、かかるメモリマット毎に対応して上記ワー
ド線選択回路が複数に分割して設け、上記ワード線選択
回路に対応して上記ブートストラップ回路を複数個設
け、選択されたメモリマットのブートストラップ回路に
対してのみ上記クロック信号を供給することにより、高
速で効率のよい昇圧動作を行わせることができるという
効果が得られる。

【0118】(3) 上記ブートストラップ回路により
ワード線選択回路のうちのワード線駆動回路の動作電圧
を形成することにより、ワード線駆動回路それ自体を複
雑にすることがなく簡単な回路で実現できるという効果
が得られる。

【0119】(4) 上記第1の電圧は、外部端子から
供給された電源電圧と内部で形成されたパルス信号とを
受け、上記電源電圧に対して所望の定電圧となるように
間欠的に動作制御されるチャージポンプ回路により形成
することにより任意の電圧が得られるから設計の自由度
を高くすることができるという効果が得られる。

【0120】(5) 上記第1の電圧と第3の電圧は、
同一の電圧発生回路で形成された同一の電圧とし、上記
第2の電圧と第4の電圧は、共に回路の接地電位とする
ことにより電源回路の簡素化ができるという効果が得ら
れる。

【0121】(6) 上記第1の電圧は、下限の電源電
圧よりも高い電圧に設定することにより、ワード線のブ
ースト電圧ΔVBを電源電圧VCCが低いときでも小さ
くでき、比較的小さな回路規模でブートストラップ回路
を構成することができるという効果が得られる。

【0122】(7) 上記第1の電圧と第3の電圧を外
部端子から供給された電源電圧とすることにより簡単な
電源回路により高速化とゲート絶縁膜の経時的な破壊を
防止することができるという効果が得られる。

【0123】(8) 上記第1の電圧は、バーインモー
ドのときには電源電圧に対応して変化する電圧とするこ
とにより効率的なバーイン(エージング)が実施できる
という効果が得られる。

【0124】(9) ダイナミック型メモリセルが接続
されてなるワード線を第1電圧に対応した選択レベルと
第2電圧に対応した非選択レベルとするワード線選択回
路に対して、上記第1電圧に対応した選択レベルにされ
たワード線の電位を上記メモリセルが接続されたビット
線のハイレベルに対して上記アドレス選択用MOSFE
Tのしきい値電圧とほぼ同じ大きさの差を持つようにさ
れた高電圧にするブートストラップ回路を設けるととも
に、上記第1の電圧を外部端子から供給された電源電圧
と内部で形成されたパルス信号とを受け、上記電源電圧
に対して所望の定電圧となるように間欠的に動作制御さ
れるチャージポンプ回路により形成し、かつ、第1の電
圧の電圧値を少なくとも下限の電源電圧よりも高く設定
することにより、低電源電圧においても小さな回路規模
のブートストラップ回路によりワード線の昇圧電圧を得
ることができるという効果が得られる。

【0125】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図1
のSDRAMにおいて、バンクは2つの他、図25の実
施例のように4つとしてもよい。メモリセルの構造は、
電源及び信号バスにより引き起こされる如何なる結合雑
音をも避けるために、記憶キャパシタがビット線の上に
あるCOB(capacitor on bit line)構造とされてもよ
い。この構造は、上記プレートのシールド効果によっ
て、ビット線がメモリセルの上に配置された3層目金属
層M3からなる電源線やY選択線、2層目金属層M2か
らなるメインワード線等からの容量結合雑音などによる
有害な影響を受けずに安定に動作する。

【0126】ワード線昇圧回路(ブートストラップ回
路)を動作させるパルスφ又は1φを形成する回路は、
種々の実施形態を採ることができる。リードモードのと
きにはセンスアンプが動作を開始した後の1サイクル期
間を利用すればよく、ライトモードのときには書き込み
データが入力された直後に行うものであってもよい。バ
ーストライトのときには複数回にわたって昇圧動作が行
われるが、それでもワード線に最大電界強度が印加され
る時間を短くできる。この場合、バースト長BLや最終
データ入力プリチャージリード時間tRWLを識別する
論理回路が不要となり回路の簡素化ができる。この発明
は、SDRMやDRAMに広く利用でき、かかるSDR
AMやDRAMは、他の論理回路と1つの半導体集積回
路装置に形成されてもよい。

【0127】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ダイナミック型メモリセル
が接続されてなるワード線を第1電圧に対応した選択レ
ベルと第2電圧に対応した非選択レベルとするワード線
選択回路に対して、上記第1電圧に対応した選択レベル
にされたワード線の電位を上記メモリセルが接続された
ビット線のハイレベルに対して上記アドレス選択用MO
SFETのしきい値電圧とほぼ同じ大きさの差を持つよ
うにされた高電圧にするブートストラップ回路を設け、
SDRAMにおけるコマンドにより指定された動作モー
ドに対応し、プリチャージ動作前のタイミングにおいて
上記ブートストラップ回路をクロック信号に同期させて
動作させてワード線の選択レベルを上記第1電圧からブ
ートストラップ電圧に変化させることにより、プリチャ
ージ期間を長くすることなく、ワード線に最大電界強度
が印加される期間を短くできる。

【図面の簡単な説明】

【図1】この発明に係るSDRAMの一実施例を示す概
略ブロック図である。

【図2】この発明に係るSDRAMにおけるメモリアレ
イ部とそれに関連するアドレス選択部を説明するための
一実施例の概略ブロック図である。

【図3】図2の1つのメモリマットのメモリアレイ部、
ワード線駆動回路及びワード線昇圧回路の一実施例を示
す回路図である。

【図4】図2の1つのメモリマットのメモリアレイ部、
ワード線駆動回路及びワード線昇圧回路の他の一実施例
を示す回路図である。

【図5】図3及び図4のロウデコーダとそれに設けられ
るワードドライバの一実施例を示す具体的回路図であ
る。

【図6】図3及び図4のマットコントロール部の一実施
例を示す回路図である。

【図7】図1の電圧発生回路213に含まれる電圧発生
部の一実施例を示すブロック図である。

【図8】この発明に係るダイナミック型RAMの一実施
例を説明するための要部概略回路図である。

【図9】メモリセルの一実施例を示す回路図である。

【図10】メモリセルの概略素子構造断面図である。

【図11】図7等のワード線昇圧用電源回路の一実施例
を示すブロック図である。

【図12】図7等のワード線昇圧用電源回路の他の一実
施例を示すブロック図である。

【図13】図7等のワード線昇圧用電源回路の更に他の
一実施例を示すブロック図である。

【図14】図3の実施例回路の動作を説明するためのタ
イミング図である。

【図15】図4の実施例回路の読み出し動作を説明する
ためのタイミング図である。

【図16】図4の実施例回路の書き込み動作を説明する
ためのタイミング図である。

【図17】図4の実施例回路の読み出し動作を説明する
ためのタイミング図である。

【図18】図4の実施例回路の書き込み動作を説明する
ためのタイミング図である。

【図19】図4の実施例回路の2バンクにまたがる読み
出し動作を説明するためのタイミング図である。

【図20】図11の実施例回路の電圧特性図である。

【図21】図12の実施例回路の電圧特性図である。

【図22】図13の実施例回路の電圧特性図である。

【図23】この発明の他の一実施例を説明するための電
圧特性図である。

【図24】この発明の更に他の一実施例を説明するため
の電圧特性図である。

【図25】この発明に係るSDRAMにおけるエージン
グモードを説明するためのタイミング図が示されてい
る。

【図26】この発明に係るSDRAMの他の一実施例を
示すブロック図である。

【図27】図26のSDRAMの動作を説明するための
タイミング図である。

【図28】図11〜図13における組み合わせ論理回路
及びワード線昇圧制御信号発生回路の動作を説明するた
めの状態遷移図である。

【符号の説明】

200A,200B…メモリアレイ、201A,201
B…ロウデコーダ、202A,202B…センスアンプ
及びカラム選択回路、203A,203B…カラムデコ
ーダ、204…共通入出力線、205…カラムアドレス
バッファ、206…ロウアドレスバッファ、207…カ
ラムアドレスカウンタ、208…リフレッシュカウン
タ、209…プリデコーダ、210…入力バッファ、2
11…出力バッファ、212…コントローラ、213…
電源回路、Qm…アドレス選択MOSFET、Cs…記
憶キャパシタ、SN…蓄積ノード、VPL…プレート、
Q1〜Q22…MOSFET、G1〜G4…ゲート回
路、IV1〜1V8…インバータ回路、a…第1層目ポ
リシリコン層(ワード線)、b…第2層目ポリシリコン
層(蓄積ノード)、c…第3層目ポリシリコン層(プレ
ート)、d…ゲート酸化膜、e…酸化膜、f〜h…酸化
膜(層間絶縁膜)、i…第1層目メタル層(ビット
線)、j…第2層目メタル層、k…P基板(P型ウェル
領域)、l…N型拡散層(ソース,ドレイン)、m…パ
ッシベーション膜。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 西本 賢二 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体事業部内 (72)発明者 柳沢 一正 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体事業部内 (72)発明者 田中 均 東京都小平市上水本町5丁目20番1号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (11)

    【特許請求の範囲】
  1. 【請求項1】 ゲートがワード線に接続され、一方のソ
    ース,ドレインが上記ワード線と交差する相補ビット線
    の一方に接続され、他方のソース,ドレインが情報記憶
    用キャパシタの蓄積ノードと接続されてなるダイナミッ
    ク型メモリセルと、 上記ワード線に対して第1電圧に対応した選択レベルと
    第2電圧に対応した非選択レベルを供給するワード線選
    択回路と、 上記一方のビット線プリチャージ電荷とダイナミック型
    メモリセルの記憶電荷との電荷分散により形成された上
    記一方のビット線に読み出された信号電圧と他方のビッ
    ト線のプリチャージ電圧との電位差を受けて、それを増
    幅して第3電圧に対応したハイレベル又は第4電圧に対
    応したロウレベルに増幅するセンスアンプと、 上記第1電圧のレベルにされた選択ワード線の電位を上
    記第3電圧に対して上記アドレス選択用MOSFETの
    しきい値電圧とほぼ同じ大きさの差を持つようにされた
    高電圧にするブートストラップ回路と、 クロック信号に同期して入力された制御信号により指定
    されたコマンドにより動作モードが指示され、上記クロ
    ック信号に同期して書き込み信号又は読み出し信号が出
    力される入出力インターフェイス回路とを備え、 上記ブートストラップ回路を上記クロック信号に同期さ
    せて動作させてワード線の選択レベルを間欠的に上記第
    1電圧からブートストラップ電圧に変化させてなること
    を特徴とするダイナミック型RAM。
  2. 【請求項2】 上記ダイナミック型RAMは、メモリア
    レイが複数のメモリマットに分割されて構成され、かか
    るメモリマット毎に対応して上記ワード線選択回路が複
    数に分割して設けられるものであり、 上記ワード線選択回路に対応して上記ブートストラップ
    回路が複数個設けられるものであり、 上記選択されたメモリマットに対応したブートストラッ
    プ回路に対してのみ上記クロック信号が供給されるもの
    であることを特徴とする請求項1のダイナミック型RA
    M。
  3. 【請求項3】 ゲートがワード線に接続され、一方のソ
    ース,ドレインが上記ワード線と交差する相補ビット線
    の一方に接続され、他方のソース,ドレインが情報記憶
    用キャパシタの蓄積ノードと接続されてなるダイナミッ
    ク型メモリセルと、 上記ワード線に対して第1電圧に対応した選択レベルと
    第2電圧に対応した非選択レベルを供給するワード線選
    択回路と、 上記一方のビット線プリチャージ電荷とダイナミック型
    メモリセルの記憶電荷との電荷分散により形成された上
    記一方のビット線に読み出された信号電圧と他方のビッ
    ト線のプリチャージ電圧との電位差を受けて、それを増
    幅して第3電圧に対応したハイレベル又は第4電圧に対
    応したロウレベルに増幅するセンスアンプと、 上記第1電圧のレベルにされた選択ワード線の電位を上
    記第3電圧に対して上記アドレス選択用MOSFETの
    しきい値電圧とほぼ同じ大きさの差を持つようにされた
    高電圧にするブートストラップ回路と、 クロック信号に同期して入力された制御信号により指定
    されたコマンドにより動作モードが指示され、上記クロ
    ック信号に同期して書き込み信号又は読み出し信号が出
    力される入出力インターフェイス回路とを備え、 上記コマンドにより指定された動作モードに対応し、プ
    リチャージ動作前のタイミングにおいてブートストラッ
    プ回路を上記クロック信号に同期させて動作させてワー
    ド線の選択レベルを上記第1電圧からブートストラップ
    電圧に変化させてなることを特徴とするダイナミック型
    RAM。
  4. 【請求項4】 上記ダイナミック型RAMは、メモリア
    レイが複数のメモリマットに分割されて構成され、かか
    るメモリマット毎に対応して上記ワード線選択回路が複
    数に分割して設けられるものであり、 上記ワード線選択回路に対応して上記ブートストラップ
    回路が複数個設けられるものであり、 上記選択されたメモリマットに対応したブートストラッ
    プ回路に対してのみ上記クロック信号が供給されるもの
    であることを特徴とする請求項3のダイナミック型RA
    M。
  5. 【請求項5】 上記ブートストラップ回路は、ワード線
    選択回路のうちのワード線駆動回路の動作電圧を形成す
    るものであることを特徴とする請求項3又は請求項4の
    ダイナミック型RAM。
  6. 【請求項6】 上記第1の電圧は、外部端子から供給さ
    れた電源電圧と内部で形成されたパルス信号とを受け、
    上記電源電圧に対して所望の定電圧となるように間欠的
    に動作制御されるチャージポンプ回路により形成される
    ものであることを特徴とする請求項3、請求項4又は請
    求項5のダイナミック型RAM。
  7. 【請求項7】 上記第1の電圧と第3の電圧は、同一の
    電圧発生回路で形成された同一の電圧とされ、 上記第2の電圧と第4の電圧は、共に回路の接地電位で
    あることを特徴とする請求項3、請求項4、請求項5又
    は請求項6のダイナミック型RAM。
  8. 【請求項8】 上記第1の電圧は、下限の電源電圧より
    も高い電圧に設定されるものであることを特徴とする請
    求項3、請求項4、請求項5又は請求項6のダイナミッ
    ク型RAM。
  9. 【請求項9】 上記第1の電圧と第3の電圧は、外部端
    子から供給された電源電圧であることを特徴とする請求
    項3、請求項4又は請求項5のダイナミック型RAM。
  10. 【請求項10】 上記第1の電圧は、バーインモードの
    ときには電源電圧に対応して変化する電圧とされるもの
    であることを特徴とする請求項6、請求項7又は請求項
    8のダイナミック型RAM。
  11. 【請求項11】 ゲートがワード線に接続され、一方の
    ソース,ドレインが上記ワード線と交差する相補ビット
    線の一方に接続され、他方のソース,ドレインが情報記
    憶用キャパシタの蓄積ノードと接続されてなるダイナミ
    ック型メモリセルと、 上記ワード線に対して第1電圧に対応した選択レベルと
    第2電圧に対応した非選択レベルを供給するワード線選
    択回路と、 上記一方のビット線プリチャージ電荷とダイナミック型
    メモリセルの記憶電荷との電荷分散により形成された上
    記一方のビット線に読み出された信号電圧と他方のビッ
    ト線のプリチャージ電圧との電位差を受けて、それを増
    幅して第3電圧に対応したハイレベル又は第4電圧に対
    応したロウレベルに増幅するセンスアンプと、 上記第1電圧のレベルにされた選択ワード線の電位を上
    記第3電圧に対して上記アドレス選択用MOSFETの
    しきい値電圧とほぼ同じ大きさの差を持つようにされた
    高電圧にするブートストラップ回路とを備え、 上記第1の電圧は、外部端子から供給された電源電圧と
    内部で形成されたパルス信号とを受け、上記電源電圧に
    対して所望の定電圧となるように間欠的に動作制御され
    るチャージポンプ回路により形成し、かつ、第1の電圧
    の電圧値を少なくとも下限の電源電圧よりも高く設定し
    てなることを特徴とするダイナミック型RAM。
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