KR950014256B1 - 낮은 전원전압을 사용하는 반도체 메모리장치 - Google Patents

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Abstract

내용 없음.

Description

낮은 전원전압을 사용하는 반도체 메모리장치
제1도는 종래의 반도체 메모리장치에서 센싱에 사용되는 회로를 보여주는 도면.
제2도는 제1도에 따른 동작상태를 보여주는 파형도면.
제3도는 본 발명에 따른 반도체 메모리장치에서 셴싱에 사용되는 회로를 보여주는 도면.
제4도 제3도의 승압전압 Vpp을 발생하는 회로의 일예를 보여주는 도면.
제5도는 제3도에 따른 동작상태를 보여주는 파형도면.
본 발명은 낮은 전원전압을 사용하는 고집적 반도체 메모리장치에 관한 것으로, 특히 메모리셀로부터 방전된 전위를 증폭시키고 이를 다시 상기 방전된 메포리셀의 캐패시터를 충전시키는 센스앰프(senseamplifier) 및 레스토아(restore)장치에 관한 것이다.
반도체 메모리장치의 집적화가 가속화됨에 따라 사용되는 전원전압의 전위도 낮게 가져가지 않으면 안되게 되었다. 제한된 면적의 칩내에 보다 많은 정보를 수용할 수 있도록 하기 위한 집적화는 모오스트랜지스터등의 게이트산화막의 두께는 물론 신호전도선간의 간격을 좁게 만들어 가고 있다. 그리하여, 점점 미세하게 축소되는 구성요소들에 적당한 전원전압을 설정하기 위하여 예를들어 64Mb급의 다이나믹램에서는 1.5V정도의 전원전압을 채용하기에 이르고 있다.
이러한 전원전압의 저하로 인해, 잘 알려진 바와 같이 CMOS형의 반도체 메모리장치의 고유특성인 α 입자에 의한 소프트에러율(soft-error rate)의 증가와, 리이드동작 후 메모리셀로부터 방전된 전하량을 갱생시키기 위한 리프레쉬(fefresh) 또는 레스토아에 필요한 충전전압의 레벨의 불안이 예상되었다. 또한 전원전압과 접지전압간의 전압차이가 줄어들었기 때문에, 센스앰프에 의해 메모리셀에 저장된 데이타를 비트라인에 나타내는 과정에서 센싱마진(sensing margin)이 떨어져서 정확한 데이타를 읽을 수 없게 된다. 특히 메모리셀에 데이타 "1"이 저장된 경우는 더욱 그러하다. 예를들어 다이나믹램에 있어서, 메모리셀의 스토리지캐패시터에 "1"이 저장되어 있는 경우, 센스앰프가 동작함에 의해 한쌍의 비트라인이 각각 전원전압과 접지전압으로 향하면서 전하분배(charge sharing)가 일어난다. 충분히 증폭된 비트라인상의 전위가 입출력라인으로 빠져 나간후에는 방전된 메모리셀의 캐패시터를 다시 충전시켜주게 된다. 그러나, 전원전압의 레벨이 낮기 때문에, 재충전 즉, 레스토아에 필요한 충분한 비트라인 전위를 확보하기가 힘들다. 결과적으로 메모리셀의 스토리지캐패시터에 저장된 전하량이 충분하지 못하므로, 전술한 소프트에러에 대한 면역기능이 저하되는 것이다.
이러한 단점을 해결하기 위한 종래 기술로서, 본원출원인에 의한 미국특허 4,855,628호에 개시된 센스앰프와 그 주변회로가 제1도에 도시되어 있다. 제1도에서, n형모오스트랜지스터(20) 및 (21)로 구성된 n형래치는 비트라인의 전위를 감지하기 위한 센스앰프로 동작하고, p형모오스트랜지스터(28) 및 (29)로 구성된 p형래치는 비트라인의 전위를 감지하기 위한 센스앰프로 동작하며, n형모오스트랜지스터(25),(26) 및 (27)은 비트라인 BL 및의 전위를 기준전압 Vref의 레벨로 프리차아지 및 등화시킨다. 그리고, n형 모오스트랜지스터(31) 및 (32)와 n형모오스트랜지스터(33) 및 (34)는 메모리셀에 충전되는 전압의 레벨은 전원전압 Vcc의 레벨보다 높은 Vcc+α의 레벨(이 레벨은 소프트에러에 의한 전하의 유실을 고려한 것임)로 만들기 위한 수단들이다.
제2도의 타이밍도를 참조하여 제1도의 종래의 회로의 동작을 설명할 것이다. 메모리셀(1)에 "1의 데이타가 저장된 경우를 가정한다. 칩이 액티브(active) 상태로 되면 즉, 로우어드레스스트로우브신호가 "로우" 상태로 인에이블(enable)하면, 로우어드레스에 의해 선택된 워드라인이 인에이블되어 메모리셀에 저장된 전하와 비트라인 BL 및상에 있던 전하 사이에 전하분배 동작이 시작된다. 그후에 Φ1이 "하이"상태로 됨에 의해 n형 래치가 동작한다.
그러면, 비트라인 BL의 전위는 접지전압의 레벨(0V)로 향한다. 일정시간 후에, Φ2가 "로우", Φ3가 "하이"상태로 되면, p형 모오스트랜지스터(30)가 턴온(tum-on)됨에 의해 p형 래치가 동작한다. 그러면, 비트라인 BL의 전위는 상승하기 시작하여 전원전압 Vcc의 레벨로 향한다. 상기가 "하이"상태로 디스에이블(disable) 되어프리차아지 싸이클로 들어서게 되면, Φ2는 "하이 ", Φ3는 "로우"상태로 된다. 따라서 노드(39)는 p형 모오스트랜지스터(30)를 턴오프(tum-off)시킨다. 그후에, Φ4가 "하이"상태로 되면 n형모오스트랜지스터(33) 및 (34)에 의해 노드(41)은 Vcc+α의 레벨로 상승하고, 이 상승된 전압 Vcc+α는 메모리셀의 패스트랜지스터(10) 및 (11)을 통하여 각각의 스트리지캐패시터(14) 및 (15)에 각각 저장된다.
상기 종래의 구성은, 제1도에 도시된 바와 같이, 메모리셀에 저장되는 전압의 레벨을 높이기 위하여 n형 모오스트랜지스터(33,34)를 사용한다. 그러나, 이 n형 모오스트랜지스터는 선택되지 않은 센스앰프에대하여도 각각 필요하다. 즉, 센스앰프마다 n형 모오스트랜지스터를 각각 설치하여야 하기 때문에 칩의 면적을 많이 차지하게 되어 메모리장치의 고집적화에 장애가 될 수 있다. 또한, 고집적의 다이나믹램등에서는 비트라인의 캐패시턴스가 증가되는 추세에 있기 때문에, 큰 용량의 비트라인에 필요한 전압 예를들어 Vcc+α의 전압을 만들어 주기 위해서 상기 승압용의 모오스트랜지스터의 크기도 커져야 한다. 이는 또다른 원하지 않는 면적증가의 원인 내지는 고집적화에 대한 장애요소가 되는 것이다.
따라서, 본 발명의 목적은 낮은 전원전압을 채용하는 고집적반도체 메모리장치에 있어서 면적을 증가시키지 않고도 메모리셀에 충분한 전하를 공급시킬 수 있는 반도체 메모리장치를 제공함에 있다.
본 발명의 다른 목적은 소프트에러에 대하여 안정한 저전원전압의 고집적반도체 메모리장치를 제공함에있다.
본 발명의 또다른 목적은 낮은 전원전압을 사용하더라도 충분한 센싱마진을 가지고 레스토아에 필요한 전압을 만들기 위한 고집적의 반도체 메모리장치를 제공함에 있다.
본 발명의 또다른 목적은 다수의 센스앰프에 하나의 전원전압 발생회로 및 하나의 승압전압 발생회로를 연결하여 모든 데이타 센싱 및 레스토아에 필요한 전원을 공급하는 반도체 메모리장치를 제공함에 있다.
상기 본 발명의 목적을 달성하기 위하여 본 발명은, 패스트랜지스터 및 스토리지캐패시터로 구성된 메모리셀 어레이들과, 풀엎노드와 풀다운노드를 갖으며 비트라인의 전위를 감지하는 센스앰프와, 공통열(Common Row)에 배열된 복수의 메모리셀의 각 페스트랜지스의 게이트 전극에 각각 연결된 복수의 워드라인들과, 행(Columns)에 대응하여 배열된 상기 복수의 메모리셀들중 하나가 패스트랜지스터의 전극과 센스앰프의 제1 및 제 2 단자에 각각 접속된 쌍들로 이루어진 비트라인을 구비한 낮은 전원전압을 사용하는 반도체 메모리장치에 있어서, 상기 전원전압과 상기 센스앰프의 풀엎노드 사이에 연결되어 있으며, 상기 전원전압을 상기 풀엎노드로 결합시키는 동작모드와 상기 전원전압을 상기 풀엎노드로부터 분리시키는 동작모드를 가지는 제1풀엎수단과, 승압전압과 상기 센스앰프의 풀엎노드 사이에 연결되어 있으며, 상기 승압전압을 상기 풀엎노드로 결합시키는 동작모드와 상기 승압전압을 상기 풀엎노드로부터 분리시키는 동작모드를가지는 제2풀엎수단과, 상기 전원전압을 상기 풀엎노드로 결합시키는 동작모드와 상기 전원전압을 상기 풀엎노드로부터 분리시키는 동작모드를 선택적으로 스위칭하기 위한 제1풀엎제어수단과, 상기 승압전압을 상기 풀엎노드로 결합시키는 동작모드와 상기 승압전압을 상기 풀엎노드로부터 분리시키는 동작모드를 선택적으로 스위칭하기 위한 제2풀엎제어수단을 구비함을 특징으로 한다.
그러면 상술한 본 발명의 목적과 요지에 부합하는 본 발명의 바람직한 실시예에 관하여 본 발명에 관련하여 첨부된 도면을 참조하여 상세히 설명할 것이다.
제 3도를 참조하면, 패스트랜지스터(64,66)와 스토리지캐패시터(65,67)로 구성된 메모리셀과, n형모오스트랜지스터들(71,72,73)으로 구성된 프리차아지 및 등화회로와, n형모오스트랜지스터(68,69,70)으로 구성된 n형래치(또는 n형센스앰프)와, p형모오스트랜지스터(62,63)으로 구성된 p형래치(또는 p형센스앰프)와 전달게이트(74,75)는 상기 제1도의 것과 동일한 구성으로 이루어져 있다. 상기 n형래치의 풀다운노드(77)과 접지전압 사이를 연결하는 n형모오스트랜지스터(70)의 게이트에는 제어신호 Φ6가 인가된다. 그리고, 상기 프리차아지 및 등화회로를 구성하는 n형모오스트랜지스터(71),(72) 및 (73)의 게이트에는 공통으로 기준전압 Vref가 공급된다.
p형래치를 구성하는 p형모오스트랜지스터(62) 및 (63)의 공통소오스노드(76)은 전원전압풀엎용으로 사용되는 p형모오스트랜지스터(50)을 통하여 전원전압 Vcc에 연결되어 있고, 또한 상기 공동소오스노드(76)은 승압전압풀엎용으로 사용되는 p형모오스트랜지스터(51)을 통하여 승압전압 Vpp에 연결되어 있다. 상기 전원전압풀엎용의 p형모오스트랜지스터(50)의 게이트는 전원전압풀엎제어회로(80)의 출력에 연결되어 있으며, 상기 승압전압풀엎용의 p형모오스트랜지스터(51)의 게이트는 승압전압풀엎제어회로(81)의 출력에 연결되어 있다.
상기 전원전압풀엎제어회로(80)은, 승압전압 Vpp에 소오스가 공통으로 연결되고 서로 래치형으로 구성된 두개의 p형모오스트랜지스터(52) 및 (53)과, 상기 p형모오스트랜지스터(52) 및 (53)의 드레인과 접지전압사이에 각각 연결된 두개의 n형모오스트랜지스터(54) 및 (55)로 구성되어 있다. 상기 n형모오스트랜지스터(54)의 게이트는 제어신호 Φ7를 인가받으며, 상기 n형모오스트랜지스터(55)의 게이트는 인버터(56)에 의해 제어신호 Φ7의 반전된 신호를 받는다.
한편, 상기 승압전압풀엎제어회로(81)은, 승압전압 Vpp에 소오스가 공통으로 연결되고 서로 래치형으로 구성된 두개의 p형모오스트랜지스터(57) 및 (58)과, 상기 p형모오스트랜지스터(57) 및 (58)의 드레인과 접지전압 사이에 각각 연결된 두개의 n형모오스트랜지스터(59) 및 (60)으로 구성되어 있다. 상기 n형모오스트랜지스터(60)의 게이트는 제어신호 Φ8을 인가받으며, 상기 n형모오스트랜지스터(59)의 게이트는 인버터(61)에 의해 제어신호 Φ8의 반전된 신호를 받는다.
제4도에 도시된 승압전압 Vpp를 발생하는 회로는 칩의 외부에서 공급되는 전원전압 Vcc를 입력하여 이를 승압전압 Vpp로 만들어 출력한다. 이러한 승압전압발생회로의 실예로는, 본원 출원인에 의해 특허출원된 특허번호 91-19740호, 91-20137호 또는 91-22108호, 또는 92-11242호에 개시된 승압회로가 있으며, 이들중 어느 것을 사용하여도 본 발명의 목적을 달성하는데에는 지장이 없을 것이다.
그러면, 제3도의 실시회로와 제5도의 동작타이밍도를 참조하여 본 발명에 따른 센싱 및 레스토아동작을 설명한다. 로우어드레스 스토로우브신호가 "로우"상태의 액티브싸이클로 들어서면, 선택된 워드라인WL1은 승압된 레벨인 Vpp+VT이상으로 높아진다. 여기서, Vpp는 제4도의 승압전압발생회로로부터 출력되는 승압전압이며, VT는 모오스트랜지스터의 드레쉬홀드전압이다. 워드라인 WL1의 전위가 상승된 후, 비트라인 BL과 스토리지캐패시터(65) 사이에서 t6-t7의 기간동안 전하분배가 시작된다. 그후, Φ6가 "하이"상태로 되면 n형모오스트랜지스터(70)이 탄온되고, 이것에 의해 n형모오스트랜지스터(68) 및 (69)가 턴온되어 센싱동작이 시작된다. Φ7이 "로우"상태로 되는 t8이후에는, 전원전압풀엎제어회로(80)의 출력노드(78)이 "로우"상태로 되어 p형모오스트랜지스터(50)이 턴온됨에 의해 비트라인 BL의 전위는 점차 높아지게된다.
그리고가 "하이"상태로 되어 프리차아지싸이클로 들어서면, Φ7은 "하이"상태로 되며, 이후에 Φ8이"로우"상태로 된다. 그러면, 승압전압풀엎제어회로(81)의 출력노드(79)가 "로우" 상태로 됨에 의해 p형모오스트랜지스터(51)이 턴온된다. 따라서, 승압전압 Vpp는 p형모오스트랜지스터(51)의 채널을 통하여 비트라인 BL로 전달된다.
상기 전원전압풀엎제어회로(80)은, Φ7이 "하이"상태로 된후 p형센스앰프의 공통소오스노드(76) 이 Vpp의 전위로 상승하더라도 전원전압풀엎용인 p형모오스트랜지스터(50)이 턴오프상태를 유지하도록 한다. 또한, 상기 승압전압풀엎제어회로(81)은, Φ8이 "하이"상태일 때 출력노드(79)의 전위를 Vpp로 유지시켜 승압전압풀엎용인 p형모오스트랜지스터(51)이 턴오프상태를 유지할 수 있도록 한다.
메모리셀의 스토리지캐패시터(65)에 Vpp레벨의 레스토아전압(또는 재충전전압)이 저장된후에는, 상기 선택된 워드라인 WL1의 전위는 "로우"상태로 된다. 또한, 프리차아지 및 등화제어신호인 Φ7은 "하이"상태로되어 비트라인 BL 및의 전위를 기준전압 Vref로 등화시킨다.
상술한 바와 같이, 본 발명은 다수의 센스앰프에 하나의 전원전압 발생회로 및 하나의 승압전압 발생회로를 연결하여 모든 데이타의 센싱 및 레스토아에 필요한 회로구성을 최소화함으로써, 반도체 메모리장치의면적을 줄이는 효과가 있다.

Claims (4)

  1. 패스트랜지스터 및 스토리지캐패시터로 구성된 메모리셀 어레이들과, 풀엎노드와 풀다운노드를 갖으며 비트라인의 전위를 감지하는 센스앰프와, 공통열(Common Row)에 배열된 복수의 메모리셀의 각 패스트랜지스의 게이트 전극에 각각 연결된 복수의 워드라인들과, 행(Columns)에 대응하여 배열된 상기 복수의 메모리셀들중 하나가 패스트랜지스터의 전극과 센스앰프의 제1 및 제2단자에 각각 접속된 쌍들로 이루어진 비트라인을 구비한 낮은 전원전압을 사용하는 반도체 메모리장치에 있어서, 상기 전원전압과 상기 센스앰프의 풀엎노드 사이에 연결되어 있으며, 상기 전원전압을 상기 풀엎노드로 결합시키는 동작모드와 상기 전원전압을 상기 풀엎노드로부터 분리시키는 동작모드를 가지는 제1풀엎수단과, 승압전압과 상기 센스앰프의풀엎노드 사이에 연결되어 있으며, 상기 승압전압을 상기 풀엎노드로 결합시키는 동작모드와 상기 승압전압을 상기 풀엎노드로부터 분리시키는 동작모드를 가지는 제2풀엎수단과, 상기 전원전압을 상기 풀엎노드로 결합시키는 동작모드와 상기 전원전압을 상기 풀업노드로부터 분리시키는 동작모드를 선택적으로 스위칭하기 위한 제1풀엎제어수단과, 상기 승압전압을 상기 풀엎노드로 결합시키는 동작모드와 상기 승압전압을 상기 풀엎노드로부터 분리시키는 동작모드를 선택적으로 스위칭하기 위한 제2풀엎제어수단올 구비함을 특징으로 하는 낮은 전원전압을 사용하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 제1 및 제2풀엎제어수단이 상기 승압전압발생수단의 출력에 연결되어 있음을 특징으로 하는 낮은 전원전압을 사용하는 반도체 메모리장치.
  3. 제2항에 있어서, 상기 제1풀엎수단은, 상기 전원전압에 연결된 제1전극과 상기 센스앰프의 풀엎노드에 연결된 제2전극과 상기 제1풀엎제어수단에 연결된 게이트 전극을 포함하는 p형모오스트랜지스터로 구성함을 특징으로 하는 낮은 전원전압을 사용하는 반도체 메모리장치.
  4. 제2항에 있어서, 상기 제2풀엎수단은, 상기 승압전압에 연결된 제1전극과 상기 센스앰프의 풀엎노드에 연결된 제2전극과 상기 제2풀엎제어수단에 연결된 게이트 전극을 포함하는 p형모오스트랜지스터로 구성함을 특징으로 하는 낮은 전원전압을 사용하는 반도체 메모리장치.
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