JP2830800B2 - 電流差動増幅回路 - Google Patents
電流差動増幅回路Info
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356182—Bistable circuits using complementary field-effect transistors with additional means for controlling the main nodes
- H03K3/356191—Bistable circuits using complementary field-effect transistors with additional means for controlling the main nodes with synchronous operation
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
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Description
【０００１】
【発明の属する技術分野】本発明は２つの電流の大小比
較を行う電流差動増幅回路に関し、特に出力を電源電圧
レベルでフるスイングし、かつ非動作時での検出結果の
保持を可能にした電流差動増幅回路に関する。
較を行う電流差動増幅回路に関し、特に出力を電源電圧
レベルでフるスイングし、かつ非動作時での検出結果の
保持を可能にした電流差動増幅回路に関する。
【０００２】
【従来の技術】一般に、ＵＶＥＰＲＯＭ、フラッシュメ
モリ等の記憶装置では、選択したメモリセルトランジス
タのソース・ドレイン間を流れる電流を、センスアンプ
回路において参照電流と大小比較し、その結果を出力す
ることでメモリセルの情報の読み出しを行っている。こ
の種のセンスアンプは、通常電流電圧変換回路と、電圧
差動増幅回路とを組み合わせた構成とされ、メモリセル
トランジスタを流れる電流は、一旦電流電圧変換回路で
電圧に変換され、この電圧を同様に参照電流から変換さ
れた電圧と電圧差動増幅回路で比較し、比較結果を増幅
して出力するように構成されている。
モリ等の記憶装置では、選択したメモリセルトランジス
タのソース・ドレイン間を流れる電流を、センスアンプ
回路において参照電流と大小比較し、その結果を出力す
ることでメモリセルの情報の読み出しを行っている。こ
の種のセンスアンプは、通常電流電圧変換回路と、電圧
差動増幅回路とを組み合わせた構成とされ、メモリセル
トランジスタを流れる電流は、一旦電流電圧変換回路で
電圧に変換され、この電圧を同様に参照電流から変換さ
れた電圧と電圧差動増幅回路で比較し、比較結果を増幅
して出力するように構成されている。
【０００３】近年、より高速な読み出し動作を行うため
に、センスアンプ回路に代えて電流差動増幅回路が用い
られており、前記したメモリセルの電流と参照電流の２
つの電流を直接入力してその大小を比較することが行わ
れている。例えば、ＩＥＥＥＩＮＴＥＲＮＡＴＩＯＮＡ
Ｌ ＳＯＬＩＤＳＴＡＴＥ ＣＩ１２ＣＵＩＴ ＳＬＩ
ＤＥ ＳＵＰＰＬＥＭＥＮＴ，１９９４，ｐｐ１１２
“Ａ３．３Ｖ １６Ｍｂ Ｆｌａｓｈ Ｍｅｍｏｒｙ
ｗｉｔｈ Ａｄｖａｎｃｅｄ Ｗｒｉｔｅ Ａｕｔｏｍ
ａｔｉｏｎ”には、図３に示す電流差動増幅回路が提案
されている。
に、センスアンプ回路に代えて電流差動増幅回路が用い
られており、前記したメモリセルの電流と参照電流の２
つの電流を直接入力してその大小を比較することが行わ
れている。例えば、ＩＥＥＥＩＮＴＥＲＮＡＴＩＯＮＡ
Ｌ ＳＯＬＩＤＳＴＡＴＥ ＣＩ１２ＣＵＩＴ ＳＬＩ
ＤＥ ＳＵＰＰＬＥＭＥＮＴ，１９９４，ｐｐ１１２
“Ａ３．３Ｖ １６Ｍｂ Ｆｌａｓｈ Ｍｅｍｏｒｙ
ｗｉｔｈ Ａｄｖａｎｃｅｄ Ｗｒｉｔｅ Ａｕｔｏｍ
ａｔｉｏｎ”には、図３に示す電流差動増幅回路が提案
されている。
【０００４】すなわち、図３において、ｐチャネルＭＯ
Ｓトランジスタ（以下、ｐＭＯＳと略称する）Ｐ１１，
Ｐ１２及びＰ１３，Ｐ１４をそれぞれソース・ドレイン
を並列接続し、各一端を電源に接続し、各他端をそれぞ
れノードＷ１１，Ｗ１２に接続する。また、Ｐ１１とＰ
１２の各ゲート間にｐＭＯＳ Ｐ１５のソース・ドレイ
ンを接続し、かつこれらＰ１２とＰ１３の各ゲートはそ
れぞれ対向するノードＷ１２，Ｗ１１にたすき掛け接続
する。そして、各ノードＷ１１，Ｗ１２にそれぞれ比較
対象する電流源Ｉ１１，Ｉ１２の電流を通流し得るよう
に接続し、かつ一方のノードＷ１２には論理否定ゲート
ＮＯＴを接続し、このＮＯＴの出力を検出出力としてい
る。
Ｓトランジスタ（以下、ｐＭＯＳと略称する）Ｐ１１，
Ｐ１２及びＰ１３，Ｐ１４をそれぞれソース・ドレイン
を並列接続し、各一端を電源に接続し、各他端をそれぞ
れノードＷ１１，Ｗ１２に接続する。また、Ｐ１１とＰ
１２の各ゲート間にｐＭＯＳ Ｐ１５のソース・ドレイ
ンを接続し、かつこれらＰ１２とＰ１３の各ゲートはそ
れぞれ対向するノードＷ１２，Ｗ１１にたすき掛け接続
する。そして、各ノードＷ１１，Ｗ１２にそれぞれ比較
対象する電流源Ｉ１１，Ｉ１２の電流を通流し得るよう
に接続し、かつ一方のノードＷ１２には論理否定ゲート
ＮＯＴを接続し、このＮＯＴの出力を検出出力としてい
る。
【０００５】この従来の電流差動増幅回路では、Ｐ１
１，Ｐ１４とＰ１５の各ゲートにプリチャージ信号／Ｐ
Ｃ（／は負論理を示す）をロウレベルで入力してＰ１
１，Ｐ１４及びＰ１５をオンし、ノードＷ１１，Ｗ１２
を電源電圧でプリチャージし、両ノードＷ１１，Ｗ１２
を等しい電位にイコライズする。ついで、プリチャージ
信号／ＰＣをハイレベルにし、Ｐ１１，Ｐ１４及びＰ１
５をオフする。このとき、電流源Ｉ１１，Ｉ１２のそれ
ぞれに流れる電流に伴いノードＷ１１，Ｗ１２の電位が
低下される。そして、Ｐ１５のオフによりＰ１２，Ｐ１
３の各ゲートには対向するノードＷ１２，Ｗ１１の電位
が加えられるため、これらＰ１２，Ｐ１３で正帰還が構
成され、前記電流源Ｉ１１，Ｉ１２の電流の差が増幅さ
れ、より多くの電流を流す電流源側のノードの電位が他
方の電位よりも高くなる。したがって、ノードＷ１２の
電位をＮＯＴを通して検出出力としているため、この検
出出力は、Ｉ１１がＩ１２よりも多くの電流を流すとき
には検出出力はロウレベルとなり、Ｉ１２がＩ１２より
も多くの電流を流すときには検出出力はハイレベルとな
る。
１，Ｐ１４とＰ１５の各ゲートにプリチャージ信号／Ｐ
Ｃ（／は負論理を示す）をロウレベルで入力してＰ１
１，Ｐ１４及びＰ１５をオンし、ノードＷ１１，Ｗ１２
を電源電圧でプリチャージし、両ノードＷ１１，Ｗ１２
を等しい電位にイコライズする。ついで、プリチャージ
信号／ＰＣをハイレベルにし、Ｐ１１，Ｐ１４及びＰ１
５をオフする。このとき、電流源Ｉ１１，Ｉ１２のそれ
ぞれに流れる電流に伴いノードＷ１１，Ｗ１２の電位が
低下される。そして、Ｐ１５のオフによりＰ１２，Ｐ１
３の各ゲートには対向するノードＷ１２，Ｗ１１の電位
が加えられるため、これらＰ１２，Ｐ１３で正帰還が構
成され、前記電流源Ｉ１１，Ｉ１２の電流の差が増幅さ
れ、より多くの電流を流す電流源側のノードの電位が他
方の電位よりも高くなる。したがって、ノードＷ１２の
電位をＮＯＴを通して検出出力としているため、この検
出出力は、Ｉ１１がＩ１２よりも多くの電流を流すとき
には検出出力はロウレベルとなり、Ｉ１２がＩ１２より
も多くの電流を流すときには検出出力はハイレベルとな
る。
【０００６】
【発明が解決しようとする課題】しかしながら、この従
来の電流差動増幅回路では、動作時におけるノードＷ１
１，Ｗ１２の電位は、電流源Ｉ１１，Ｉ１２の電流に伴
って低下するのみであるため、電源電圧に対してフルス
イングせず、ＮＯＴから出力される電圧レベルが低く、
ＮＯＴ或いはその直後に電圧レベルを増幅する必要があ
る。また、このとき、ＮＯＴの入力がフルスイングしな
いため、貫通電流が流れてしまうという問題もある。
来の電流差動増幅回路では、動作時におけるノードＷ１
１，Ｗ１２の電位は、電流源Ｉ１１，Ｉ１２の電流に伴
って低下するのみであるため、電源電圧に対してフルス
イングせず、ＮＯＴから出力される電圧レベルが低く、
ＮＯＴ或いはその直後に電圧レベルを増幅する必要があ
る。また、このとき、ＮＯＴの入力がフルスイングしな
いため、貫通電流が流れてしまうという問題もある。
【０００７】また、非動作時に消費電流を抑えるべく、
電流が通流しないように回路構成すると、ノードＷ１
１，Ｗ１２の電圧レベルが共に、電源電圧−（ｐＭＯＳ
のしきい値電圧）まで上昇され、検出結果が失われてし
まう。本発明の目的は、検出出力の電圧レベルがフルス
イングし、かつ非動作時においても検出結果を保持する
ことが可能な電流差動増幅回路を提供することにある。
電流が通流しないように回路構成すると、ノードＷ１
１，Ｗ１２の電圧レベルが共に、電源電圧−（ｐＭＯＳ
のしきい値電圧）まで上昇され、検出結果が失われてし
まう。本発明の目的は、検出出力の電圧レベルがフルス
イングし、かつ非動作時においても検出結果を保持する
ことが可能な電流差動増幅回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明の電流差動増幅回
路は、ソース・ドレインが電源と第１のノードとの間に
接続される第１及び第２のＭＯＳトランジスタと、ソー
ス・ドレインが電源と第２のノードとの間に接続される
第３及び第４のＭＯＳトランジスタと、前記第２及び第
３のＭＯＳトランジスタの各ゲート間にソース・ドレイ
ンを接続した第５のＭＯＳトランジスタと、前記第１の
ノードと第１の電流の電流源との間にソース・ドレイン
を接続しゲートを第２のノードに接続した第６のＭＯＳ
トランジスタと、前記第２のノードと第２の電流の電流
源との間にソース・ドレインを接続し、ゲートを第１の
ノードに接続した第７のＭＯＳトランジスタとを備え、
前記第１、第４及び第５のＭＯＳトランジスタの各ゲー
トにはプリチャージ信号が入力され、前記第１または第
２のノードから比較結果を出力するように構成する。
路は、ソース・ドレインが電源と第１のノードとの間に
接続される第１及び第２のＭＯＳトランジスタと、ソー
ス・ドレインが電源と第２のノードとの間に接続される
第３及び第４のＭＯＳトランジスタと、前記第２及び第
３のＭＯＳトランジスタの各ゲート間にソース・ドレイ
ンを接続した第５のＭＯＳトランジスタと、前記第１の
ノードと第１の電流の電流源との間にソース・ドレイン
を接続しゲートを第２のノードに接続した第６のＭＯＳ
トランジスタと、前記第２のノードと第２の電流の電流
源との間にソース・ドレインを接続し、ゲートを第１の
ノードに接続した第７のＭＯＳトランジスタとを備え、
前記第１、第４及び第５のＭＯＳトランジスタの各ゲー
トにはプリチャージ信号が入力され、前記第１または第
２のノードから比較結果を出力するように構成する。
【０００９】また、本発明は、前記した構成に加えて、
第６のＭＯＳトランジスタと第１の電流源との接続点と
接地との間にソース・ドレインを接続した第８のＭＯＳ
トランジスタと、第７のＭＯＳトランジスタと第２の電
流源との接続点と接地との間にソース・ドレインを接続
した第９のＭＯＳトランジスタとを備え、これら第８及
び第９のＭＯＳトランジスタのゲートにラッチ信号が入
力されるように構成することが好ましい。
第６のＭＯＳトランジスタと第１の電流源との接続点と
接地との間にソース・ドレインを接続した第８のＭＯＳ
トランジスタと、第７のＭＯＳトランジスタと第２の電
流源との接続点と接地との間にソース・ドレインを接続
した第９のＭＯＳトランジスタとを備え、これら第８及
び第９のＭＯＳトランジスタのゲートにラッチ信号が入
力されるように構成することが好ましい。
【００１０】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の第１の実施形態の回
路図である。この実施形態は、図３に示した従来回路
に、ｎチャネルＭＯＳトランジスタ（以下、ｎＭＯＳと
略称する）Ｎ１６，Ｎ１７を付加した構成である。すな
わち、ｐＭＯＳ Ｐ１１，Ｐ１２及びＰ１３，Ｐ１４を
それぞれソース・ドレインを並列接続し、各一端を電源
に接続し、各他端をそれぞれノードＷ１１，Ｗ１２に接
続する。また、Ｐ１２とＰ１３の各ゲート間にｐＭＯＳ
Ｐ１５のソース・ドレインを接続し、かつこれらＰ１２
とＰ１３の各ゲートはそれぞれ対向するノードＷ１２，
Ｗ１１にたすき掛け接続する。
参照して説明する。図１は本発明の第１の実施形態の回
路図である。この実施形態は、図３に示した従来回路
に、ｎチャネルＭＯＳトランジスタ（以下、ｎＭＯＳと
略称する）Ｎ１６，Ｎ１７を付加した構成である。すな
わち、ｐＭＯＳ Ｐ１１，Ｐ１２及びＰ１３，Ｐ１４を
それぞれソース・ドレインを並列接続し、各一端を電源
に接続し、各他端をそれぞれノードＷ１１，Ｗ１２に接
続する。また、Ｐ１２とＰ１３の各ゲート間にｐＭＯＳ
Ｐ１５のソース・ドレインを接続し、かつこれらＰ１２
とＰ１３の各ゲートはそれぞれ対向するノードＷ１２，
Ｗ１１にたすき掛け接続する。
【００１１】さらに、各ノードＷ１１，Ｗ１２と、それ
ぞれ比較対象する電流源Ｉ１１，Ｉ１２との間にはｎＭ
ＯＳ Ｎ１６，Ｎ１７のソース・ドレインを接続し、か
つこれらＮ１６，Ｎ１７のゲートは互いに対向するノー
ドＷ１２，Ｗ１１にたすき掛け接続する。そして、一方
のノードＷ１１から検出出力を取り出している。なお、
前記電流源Ｉ１１，Ｉ１２は、例えばフラッシュメモリ
等のメモリセルに設けられた一体のビット線に接続さ
れ、データの読み出し時にメモリセルから出力される電
流として構成されるものである。
ぞれ比較対象する電流源Ｉ１１，Ｉ１２との間にはｎＭ
ＯＳ Ｎ１６，Ｎ１７のソース・ドレインを接続し、か
つこれらＮ１６，Ｎ１７のゲートは互いに対向するノー
ドＷ１２，Ｗ１１にたすき掛け接続する。そして、一方
のノードＷ１１から検出出力を取り出している。なお、
前記電流源Ｉ１１，Ｉ１２は、例えばフラッシュメモリ
等のメモリセルに設けられた一体のビット線に接続さ
れ、データの読み出し時にメモリセルから出力される電
流として構成されるものである。
【００１２】この第１実施形態の電流差動増幅回路で
は、Ｐ１１，Ｐ１４とＰ１５の各ゲートにプリチャージ
信号／ＰＣをロウレベルで入力してＰ１１，Ｐ１４及び
Ｐ１５をオンし、ノードＷ１１，Ｗ１２を電源電圧でプ
リチャージし、両ノードＷ１１，Ｗ１２を等しい電位に
イコライズする。ついで、プリチャージ信号／ＰＣをハ
イレベルにし、Ｐ１１，Ｐ１４及びＰ１５をオフする。
このとき、電流源Ｉ１１，Ｉ１２のそれぞれに流れる電
流に伴いノードＷ１１，Ｗ１２の電位が低下される。そ
して、Ｐ１５のオフによりＰ１２，Ｐ１３とＮ１６，Ｎ
１７とで構成される双安定マルチバイブレータの正帰還
により対向するノードＷ１２，Ｗ１１の電位差として増
幅する。
は、Ｐ１１，Ｐ１４とＰ１５の各ゲートにプリチャージ
信号／ＰＣをロウレベルで入力してＰ１１，Ｐ１４及び
Ｐ１５をオンし、ノードＷ１１，Ｗ１２を電源電圧でプ
リチャージし、両ノードＷ１１，Ｗ１２を等しい電位に
イコライズする。ついで、プリチャージ信号／ＰＣをハ
イレベルにし、Ｐ１１，Ｐ１４及びＰ１５をオフする。
このとき、電流源Ｉ１１，Ｉ１２のそれぞれに流れる電
流に伴いノードＷ１１，Ｗ１２の電位が低下される。そ
して、Ｐ１５のオフによりＰ１２，Ｐ１３とＮ１６，Ｎ
１７とで構成される双安定マルチバイブレータの正帰還
により対向するノードＷ１２，Ｗ１１の電位差として増
幅する。
【００１３】したがって、ノードＷ１１の電位、すなわ
ち検出出力は、Ｉ１１がＩ１２より多くの電流を流すと
きにロウレベルとなり、Ｉ１２がＩ１１よりも多くの電
流を流すときにハイレベルとなる。そして、正帰還によ
る増幅により、検出出力の電圧レベルは増幅され、貫通
電流を幾分低減して消費電流を抑制することが可能とな
る。また、各ノードＷ１１，Ｗ１２の電位は、双安定マ
ルチバイブレータにより保持されるため、非動作時に電
流が通流されない場合でも検出出力を保持することがで
きる。
ち検出出力は、Ｉ１１がＩ１２より多くの電流を流すと
きにロウレベルとなり、Ｉ１２がＩ１１よりも多くの電
流を流すときにハイレベルとなる。そして、正帰還によ
る増幅により、検出出力の電圧レベルは増幅され、貫通
電流を幾分低減して消費電流を抑制することが可能とな
る。また、各ノードＷ１１，Ｗ１２の電位は、双安定マ
ルチバイブレータにより保持されるため、非動作時に電
流が通流されない場合でも検出出力を保持することがで
きる。
【００１４】図２は本発明の第２の実施形態の回路図で
ある。この実施形態は、図１の第１の実施形態の回路
に、さらにｎＭＯＳ Ｎ１８，Ｎ１９を付加した構成で
ある。すなわち、ｐＭＯＳ Ｐ１１，Ｐ１２及びＰ１
３，Ｐ１４をそれぞれソース・ドレインを並列接続し、
各一端を電源に接続し、各他端をそれぞれノードＷ１
１，Ｗ１２に接続する。また、Ｐ１２とＰ１３の各ゲー
ト間にｐＭＯＳ Ｐ１５のソース・ドレインを接続し、
かつこれらＰ１２とＰ１３の各ゲートはそれぞれ対向す
るノードＷ１２，Ｗ１１にたすき掛け接続する。
ある。この実施形態は、図１の第１の実施形態の回路
に、さらにｎＭＯＳ Ｎ１８，Ｎ１９を付加した構成で
ある。すなわち、ｐＭＯＳ Ｐ１１，Ｐ１２及びＰ１
３，Ｐ１４をそれぞれソース・ドレインを並列接続し、
各一端を電源に接続し、各他端をそれぞれノードＷ１
１，Ｗ１２に接続する。また、Ｐ１２とＰ１３の各ゲー
ト間にｐＭＯＳ Ｐ１５のソース・ドレインを接続し、
かつこれらＰ１２とＰ１３の各ゲートはそれぞれ対向す
るノードＷ１２，Ｗ１１にたすき掛け接続する。
【００１５】さらに、各ノードＷ１１，Ｗ１２と、それ
ぞれ比較対象する電流の電流源Ｉ１１，Ｉ１２との間に
はｎＭＯＳ Ｎ１６，Ｎ１７のソース・ドレインを接続
し、かつこれらＮ１６，Ｎ１７のゲートは互いに対向す
るノードＷ１２，Ｗ１１にたすき掛け接続する。さら
に、Ｎ１６，Ｎ１７とＩ１１，Ｉ１２との接続点である
ノードＷ１３，Ｗ１４と接地との間にｎＭＯＳ Ｎ１
８，Ｎ１９のソース・ドレインを接続し、かつこれらＮ
１８，Ｎ１９の各ゲートは共通してラッチ信号ＬＴＣＨ
が入力されるように構成するそして、一方のノードＷ１
１から検出出力を取り出している。
ぞれ比較対象する電流の電流源Ｉ１１，Ｉ１２との間に
はｎＭＯＳ Ｎ１６，Ｎ１７のソース・ドレインを接続
し、かつこれらＮ１６，Ｎ１７のゲートは互いに対向す
るノードＷ１２，Ｗ１１にたすき掛け接続する。さら
に、Ｎ１６，Ｎ１７とＩ１１，Ｉ１２との接続点である
ノードＷ１３，Ｗ１４と接地との間にｎＭＯＳ Ｎ１
８，Ｎ１９のソース・ドレインを接続し、かつこれらＮ
１８，Ｎ１９の各ゲートは共通してラッチ信号ＬＴＣＨ
が入力されるように構成するそして、一方のノードＷ１
１から検出出力を取り出している。
【００１６】この第２実施形態の電流差動増幅回路で
は、Ｐ１１，Ｐ１４とＰ１５の各ゲートにプリチャージ
信号／ＰＣをロウレベルで入力してＰ１１，Ｐ１４及び
Ｐ１５をオンし、同時にラッチ信号ＬＴＣＨをロウレベ
ルにしてＮ１８，Ｎ１９をオフし、ノードＷ１１，Ｗ１
２を電源電圧でプリチャージし、両ノードＷ１１，Ｗ１
２を等しい電位にイコライズする。ついで、プリチャー
ジ信号／ＰＣをハイレベルにし、Ｐ１１，Ｐ１４及びＰ
１５をオフする。このとき、電流源Ｉ１１，Ｉ１２のそ
れぞれに流れる電流に伴いノードＷ１１，Ｗ１２の電位
が低下される。そして、Ｐ１５のオフによりＰ１２，Ｐ
１３とＮ１６，Ｎ１７とで構成される双安定マルチバイ
ブレータの正帰還により対向するノードＷ１２，Ｗ１１
の電位差として増幅する。そして、ラッチ信号ＬＴＣＨ
をハイレベルとし、Ｎ１８，Ｎ１９をオンし、ノードＷ
１１，Ｗ１２の電位の差をさらに電源電圧まで増幅す
る。
は、Ｐ１１，Ｐ１４とＰ１５の各ゲートにプリチャージ
信号／ＰＣをロウレベルで入力してＰ１１，Ｐ１４及び
Ｐ１５をオンし、同時にラッチ信号ＬＴＣＨをロウレベ
ルにしてＮ１８，Ｎ１９をオフし、ノードＷ１１，Ｗ１
２を電源電圧でプリチャージし、両ノードＷ１１，Ｗ１
２を等しい電位にイコライズする。ついで、プリチャー
ジ信号／ＰＣをハイレベルにし、Ｐ１１，Ｐ１４及びＰ
１５をオフする。このとき、電流源Ｉ１１，Ｉ１２のそ
れぞれに流れる電流に伴いノードＷ１１，Ｗ１２の電位
が低下される。そして、Ｐ１５のオフによりＰ１２，Ｐ
１３とＮ１６，Ｎ１７とで構成される双安定マルチバイ
ブレータの正帰還により対向するノードＷ１２，Ｗ１１
の電位差として増幅する。そして、ラッチ信号ＬＴＣＨ
をハイレベルとし、Ｎ１８，Ｎ１９をオンし、ノードＷ
１１，Ｗ１２の電位の差をさらに電源電圧まで増幅す
る。
【００１７】したがって、ノードＷ１１の電位、すなわ
ち検出出力は、Ｉ１１がＩ１２より多くの電流を流すと
きにロウレベルとなり、Ｉ１２がＩ１１よりも多くの電
流を流すときにハイレベルとなる。そして、正帰還によ
る増幅と、Ｎ１８，Ｎ１９によるスイング範囲の拡大に
より、検出出力の電圧レベルは電源電圧の範囲でフルス
イングされ、貫通電流を低減して消費電流を抑制するこ
とが可能となる。また、各ノードＷ１１，Ｗ１２の電位
は、双安定マルチバイブレータにより保持されるため、
非動作時に電流が通流されない場合でも検出出力を保持
することができる。
ち検出出力は、Ｉ１１がＩ１２より多くの電流を流すと
きにロウレベルとなり、Ｉ１２がＩ１１よりも多くの電
流を流すときにハイレベルとなる。そして、正帰還によ
る増幅と、Ｎ１８，Ｎ１９によるスイング範囲の拡大に
より、検出出力の電圧レベルは電源電圧の範囲でフルス
イングされ、貫通電流を低減して消費電流を抑制するこ
とが可能となる。また、各ノードＷ１１，Ｗ１２の電位
は、双安定マルチバイブレータにより保持されるため、
非動作時に電流が通流されない場合でも検出出力を保持
することができる。
【００１８】
【発明の効果】以上説明したように本発明は、第１ない
し第５のＭＯＳトランジスタで構成される従来構成の回
路に、一対のＭＯＳトランジスタを付加して双安定マル
チバイブレータを構成しているので、この回路により構
成される正帰還により出力電圧レベルを増幅してスイン
グ範囲を拡大し、その消費電流を低減することができ、
しかも非動作時に出力電圧を保持することが可能とな
る。また、さらに一対のＭＯＳトランジスタを付加する
ことで、出力電圧を電源電圧の範囲にフルスイングする
ことが可能となり、消費電力を更に低減することが可能
となる。
し第５のＭＯＳトランジスタで構成される従来構成の回
路に、一対のＭＯＳトランジスタを付加して双安定マル
チバイブレータを構成しているので、この回路により構
成される正帰還により出力電圧レベルを増幅してスイン
グ範囲を拡大し、その消費電流を低減することができ、
しかも非動作時に出力電圧を保持することが可能とな
る。また、さらに一対のＭＯＳトランジスタを付加する
ことで、出力電圧を電源電圧の範囲にフルスイングする
ことが可能となり、消費電力を更に低減することが可能
となる。
【図１】本発明の電流差動増幅回路の第１の実施形態の
回路図である。
回路図である。
【図２】本発明の電流差動増幅回路の第２の実施形態の
回路図である。
回路図である。
【図３】本発明が適用される従来の電流差動増幅回路の
一例の回路図である。
一例の回路図である。
Ｐ１１〜Ｐ１５ ｐＭＯＳトランジスタ Ｎ１６〜Ｎ１９ ｎＭＯＳトランジスタ Ｗ１１〜Ｗ１４ ノード Ｉ１１，Ｉ１２ 電流源 ／ＰＣ プリチャージ信号
Claims (4)
- 【請求項１】 第１及び第２の電流の大小比較を行うた
めの電流差動増幅回路において、ソース・ドレインが電
源と第１のノードとの間に接続される第１及び第２のＭ
ＯＳトランジスタと、ソース・ドレインが電源と第２の
ノードとの間に接続される第３及び第４のＭＯＳトラン
ジスタと、前記第２及び第３のＭＯＳトランジスタの各
ゲート間にソース・ドレインを接続した第５のＭＯＳト
ランジスタと、前記第１のノードと第１の電流の電流源
との間にソース・ドレインを接続しゲートを第２のノー
ドに接続した第６のＭＯＳトランジスタと、前記第２の
ノードと第２の電流の電流源との間にソース・ドレイン
を接続し、ゲートを第１のノードに接続した第７のＭＯ
Ｓトランジスタとを備え、前記第１、第４及び第５のＭ
ＯＳトランジスタの各ゲートにはプリチャージ信号が入
力され、前記第１または第２のノードから比較結果を出
力するように構成したことを特徴とする電流差動増幅回
路。 - 【請求項２】 第１及び第２の電流の大小比較を行うた
めの電流差動増幅回路において、ソース・ドレインが電
源と第１のノードとの間に接続される第１及び第２のＭ
ＯＳトランジスタと、ソース・ドレインが電源と第２の
ノードとの間に接続される第３及び第４のＭＯＳトラン
ジスタと、前記第２及び第３のＭＯＳトランジスタの各
ゲート間にソース・ドレインを接続した第５のＭＯＳト
ランジスタと、前記第１のノードと第１の電流の電流源
との間にソース・ドレインを接続しゲートを第２のノー
ドに接続した第６のＭＯＳトランジスタと、前記第２の
ノードと第２の電流の電流源との間にソース・ドレイン
を接続し、ゲートを第１のノードに接続した第７のＭＯ
Ｓトランジスタと、第６のＭＯＳトランジスタと第１の
電流源との接続点と接地との間にソース・ドレインを接
続した第８のＭＯＳトランジスタと、第７のＭＯＳトラ
ンジスタと第２の電流源との接続点と接地との間にソー
ス・ドレインを接続した第９のＭＯＳトランジスタとを
備え、前記第１、第４及び第５のＭＯＳトランジスタの
各ゲートにはプリチャージ信号が入力され、前記第８及
び第９のＭＯＳトランジスタのゲートにラッチ信号が入
力され、前記第１または第２のノードから比較結果を出
力するように構成したことを特徴とする電流差動増幅回
路。 - 【請求項３】 第１ないし第５のＭＯＳトランジスタを
ｐチャネルＭＯＳトランジスタで構成し、第６ないし第
９のＭＯＳトランジスタをｎチャネルＭＯＳトランジス
タで構成する請求項１または２の電流差動増幅回路 - 【請求項４】 第１及び第２の電流源はメモリセルに設
けられた一対のビット線であり、第１及び第２の電流は
前記メモリセルに記憶されたデータの読み出し電流であ
る請求項１ないし３のいずれかの電流差動増幅回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27717095A JP2830800B2 (ja) | 1995-09-29 | 1995-09-29 | 電流差動増幅回路 |
| US08/723,550 US5821792A (en) | 1995-09-29 | 1996-09-30 | Current differential amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27717095A JP2830800B2 (ja) | 1995-09-29 | 1995-09-29 | 電流差動増幅回路 |
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|---|---|
| JPH0998035A JPH0998035A (ja) | 1997-04-08 |
| JP2830800B2 true JP2830800B2 (ja) | 1998-12-02 |
Family
ID=17579788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27717095A Expired - Lifetime JP2830800B2 (ja) | 1995-09-29 | 1995-09-29 | 電流差動増幅回路 |
Country Status (2)
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|---|---|
| US (1) | US5821792A (ja) |
| JP (1) | JP2830800B2 (ja) |
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-
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- 1995-09-29 JP JP27717095A patent/JP2830800B2/ja not_active Expired - Lifetime
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1996
- 1996-09-30 US US08/723,550 patent/US5821792A/en not_active Expired - Fee Related
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