JPH0395794A - 差動増幅器 - Google Patents
差動増幅器Info
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- JPH0395794A JPH0395794A JP1232360A JP23236089A JPH0395794A JP H0395794 A JPH0395794 A JP H0395794A JP 1232360 A JP1232360 A JP 1232360A JP 23236089 A JP23236089 A JP 23236089A JP H0395794 A JPH0395794 A JP H0395794A
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- bit line
- potential
- channel transistor
- line
- sense amplifier
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- 230000003321 amplification Effects 0.000 claims abstract description 21
- 238000003199 nucleic acid amplification method Methods 0.000 claims abstract description 21
- 230000035945 sensitivity Effects 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 7
- 230000006866 deterioration Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
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- Amplifiers (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明は、メモリセルからの出力を検出・増幅する差
動増幅器に関する。
動増幅器に関する。
く従来の技術〉
従来、この種の差動増幅器（以下、「センスアンプ」と
いう）としては、例えば第８図に示すようなものがある
。このセンスアンプは、一対のＰチャネルＭＯＳＦＥＴ
（以下、「Ｐチャネルトランジスタ」という） Ｉ ０
３ ， ＋ ０ ４と、このＰチャネルトランジスタ１
０３，ＩＱ４にそれぞれ直列接続した一対のＮチャネル
Ｍ Ｏ Ｓ Ｆ Ｅ Ｔ （以下「Ｎチャネルトランジ
スタ」という）１０５，１０６を備え、上記各Ｐチャネ
ルトランジスタをスイッチとしてのＰチャネルトランジ
スタ１０１を介して電源に接続する一方、上記各Ｎチャ
ネルトランジスタ！０５ １０６をスイッチとしての
Ｎチャネルトランジスタ＋０２を介してグランドに接続
している。
いう）としては、例えば第８図に示すようなものがある
。このセンスアンプは、一対のＰチャネルＭＯＳＦＥＴ
（以下、「Ｐチャネルトランジスタ」という） Ｉ ０
３ ， ＋ ０ ４と、このＰチャネルトランジスタ１
０３，ＩＱ４にそれぞれ直列接続した一対のＮチャネル
Ｍ Ｏ Ｓ Ｆ Ｅ Ｔ （以下「Ｎチャネルトランジ
スタ」という）１０５，１０６を備え、上記各Ｐチャネ
ルトランジスタをスイッチとしてのＰチャネルトランジ
スタ１０１を介して電源に接続する一方、上記各Ｎチャ
ネルトランジスタ！０５ １０６をスイッチとしての
Ｎチャネルトランジスタ＋０２を介してグランドに接続
している。
Ｐチャネルトランジスタ１０４とＮチャネルトランジス
タ１０６との接続点１０８にＰチャネルトランジスタ１
０３，Ｎチャネルトランジスタｌ０５の各ゲートを接続
する一方、Ｐチャネルトランジスタ１０３とＮチャネル
トランジスタ１０５との接続点１０７にＰチャネルトラ
ンジスタｌ０４．Ｎチャネルトランジスタ１０６の各ゲ
ートを接続し、さらに、この接続点１０７，１０８にそ
れぞれメモリアレイのビット線ＢＬ，ＢＬを接続してい
る。メモリセルの記憶内容杢読み出す場合、予め上記ピ
ット線ＢＬ，ＢＬを同電位に充電（プリヂャーノ）する
。そして、メモリセルをビット線ＢＬ，■「に導通して
、メモリセルカ《記憶内容として蓄積していた電荷によ
ってビット線ＢＬ，丁ｒ朋に電位差を生じさせ、続いて
Ｐチャネルトランジスタ１０１およびＮチャネルトラン
ジスタ１０２をオンさせて、フリップフロツブの動作に
よって上記ビット線ＢＬ，ＢＬ間の電位差を差動増幅す
るようにしている。その後、Ｈ（高）またはし（低）の
いずれかのレベルの信号をビット線ＢＬ ＢＬにそれぞ
れリストアするようにしている。
タ１０６との接続点１０８にＰチャネルトランジスタ１
０３，Ｎチャネルトランジスタｌ０５の各ゲートを接続
する一方、Ｐチャネルトランジスタ１０３とＮチャネル
トランジスタ１０５との接続点１０７にＰチャネルトラ
ンジスタｌ０４．Ｎチャネルトランジスタ１０６の各ゲ
ートを接続し、さらに、この接続点１０７，１０８にそ
れぞれメモリアレイのビット線ＢＬ，ＢＬを接続してい
る。メモリセルの記憶内容杢読み出す場合、予め上記ピ
ット線ＢＬ，ＢＬを同電位に充電（プリヂャーノ）する
。そして、メモリセルをビット線ＢＬ，■「に導通して
、メモリセルカ《記憶内容として蓄積していた電荷によ
ってビット線ＢＬ，丁ｒ朋に電位差を生じさせ、続いて
Ｐチャネルトランジスタ１０１およびＮチャネルトラン
ジスタ１０２をオンさせて、フリップフロツブの動作に
よって上記ビット線ＢＬ，ＢＬ間の電位差を差動増幅す
るようにしている。その後、Ｈ（高）またはし（低）の
いずれかのレベルの信号をビット線ＢＬ ＢＬにそれぞ
れリストアするようにしている。
〈発明が解決しようとする課題〉
ところで、上記従来のセンスアンプは、ビット線Ｂ Ｌ
，πをそれぞれＰチャネルトランジスタ＋０３とＮチ
ャネルトランジスタ１０５との接続点＋０７，Ｐチャネ
ルトランジスタ＋０４とＮチャネルトランノスタ１０６
との接続点１０８に接続しているため、動作時に、メモ
リセルの電荷がビット線ＢＬ．πからこのセンスアンプ
の回路を通って電源側またはグランド側へ流れる。この
ため、ビット線ＢＬ．ＢＬ間で負荷のアンバランスがあ
るとき、感度が低下したり、読み出しの失敗を招くとい
う問題かある。
，πをそれぞれＰチャネルトランジスタ＋０３とＮチ
ャネルトランジスタ１０５との接続点＋０７，Ｐチャネ
ルトランジスタ＋０４とＮチャネルトランノスタ１０６
との接続点１０８に接続しているため、動作時に、メモ
リセルの電荷がビット線ＢＬ．πからこのセンスアンプ
の回路を通って電源側またはグランド側へ流れる。この
ため、ビット線ＢＬ．ＢＬ間で負荷のアンバランスがあ
るとき、感度が低下したり、読み出しの失敗を招くとい
う問題かある。
そこで、この発明の目的は、ピット線間の負荷のアンバ
ランスがあるときでも、感度低下や読み出し失敗を起こ
すことがなく、正常に動作することができるセンスアン
プを提供することにある。
ランスがあるときでも、感度低下や読み出し失敗を起こ
すことがなく、正常に動作することができるセンスアン
プを提供することにある。
〈課題を解決するための手段〉
上記目的を達成するために、この発明のセンスアンプは
、ヒット線の電位と所定の参照電泣とを各ＦＥＴのゲー
トに受けて差動増幅し、二つの出力端子の電位差として
出力する差動増幅部と、上記差動増幅部の出力端子と上
記ピット線との間に設けられたスイソチを備えたことを
特徴としている。
、ヒット線の電位と所定の参照電泣とを各ＦＥＴのゲー
トに受けて差動増幅し、二つの出力端子の電位差として
出力する差動増幅部と、上記差動増幅部の出力端子と上
記ピット線との間に設けられたスイソチを備えたことを
特徴としている。
また、この発明のセンスアンプは、一対のビット線の電
位をそれぞれ各ＰＥＴのゲートに受けて差動増幅し、二
つの出力瑞子の電位差として出力する差動増福部と、上
記差動増幅部の各出力端子と上記各ビノト線との間にそ
れぞれ設けられたスイッチを備えたことを特徴としてい
る。
位をそれぞれ各ＰＥＴのゲートに受けて差動増幅し、二
つの出力瑞子の電位差として出力する差動増福部と、上
記差動増幅部の各出力端子と上記各ビノト線との間にそ
れぞれ設けられたスイッチを備えたことを特徴としてい
る。
〈作用〉
メモリセルがヒット線と所定の参照電位の線とに導通さ
れたとき、差動増幅部は上記ビット線の電位と上記参照
電位とを各ＰＥＴのゲートに受けて差動増幅する。この
ため、メモリセルの電荷が上記ビット線から差動増幅部
の電流経路すなわちセンスアンプの電流経路へ流れるこ
とがない。したがって、このセンスアンプは、上記ビッ
ト線と上記参照電位の線との間に負荷のアンバランスが
あっても影響を受けなくなり、感度低下や読み出し失敗
を起こさず、正常に動作するようになる。
れたとき、差動増幅部は上記ビット線の電位と上記参照
電位とを各ＰＥＴのゲートに受けて差動増幅する。この
ため、メモリセルの電荷が上記ビット線から差動増幅部
の電流経路すなわちセンスアンプの電流経路へ流れるこ
とがない。したがって、このセンスアンプは、上記ビッ
ト線と上記参照電位の線との間に負荷のアンバランスが
あっても影響を受けなくなり、感度低下や読み出し失敗
を起こさず、正常に動作するようになる。
また、このようにビット線を電・流経路から分離してい
るため、高速で動作するようになる。なお、上記差動増
幅部は、差動増幅した結果、二つの出力端子に電位差を
出力する。このとき、差動増幅部の出力端子とビット線
との間に設けられたスイッチを導通することによって、
上記ヒット線かりストアされる。
るため、高速で動作するようになる。なお、上記差動増
幅部は、差動増幅した結果、二つの出力端子に電位差を
出力する。このとき、差動増幅部の出力端子とビット線
との間に設けられたスイッチを導通することによって、
上記ヒット線かりストアされる。
また、メモリセルが一対のビット線に導通されたとき、
差動増幅部は上記一対のビット線の電位を３ＰＥＴのゲ
ートに受けて差動増幅する。このため、メモリセルの電
荷が上記各ビット線から差動増幅部の回路すなわちセン
スアンプの回路へ流れろことがない。したがって、この
センスアンプは、上記一対のビット線の間に負荷のアン
バランスがあっても影響を受けなくなり、感度低下や読
み出し失敗を起こさず、正常に動作するようになる。ま
た、このようにビット線を電流経路から分離しているた
め、高速で動作するようになる。なお、上記差動増幅部
は、差動増幅した結果、二つの出力端子に電位差を出力
する。このとき、上記差動増幅部の各出力端子と各ビッ
ト線との間に設けられｔニスイッチを導通すること（こ
よって、」二Ｓ己一対のピット線がリス１・アされる。
差動増幅部は上記一対のビット線の電位を３ＰＥＴのゲ
ートに受けて差動増幅する。このため、メモリセルの電
荷が上記各ビット線から差動増幅部の回路すなわちセン
スアンプの回路へ流れろことがない。したがって、この
センスアンプは、上記一対のビット線の間に負荷のアン
バランスがあっても影響を受けなくなり、感度低下や読
み出し失敗を起こさず、正常に動作するようになる。ま
た、このようにビット線を電流経路から分離しているた
め、高速で動作するようになる。なお、上記差動増幅部
は、差動増幅した結果、二つの出力端子に電位差を出力
する。このとき、上記差動増幅部の各出力端子と各ビッ
ト線との間に設けられｔニスイッチを導通すること（こ
よって、」二Ｓ己一対のピット線がリス１・アされる。
く実施例〉
以下、この発明のセンスアンプを実施例により詳細に説
明する。
明する。
第１図および第２図は第１の実施例のセンスアンプを示
している。第１図に示すように、このセンスアンプは、
ビット線ＢＬ．参照電位の線にそれぞれ接続された入力
端子３．４と二つの出力端子５．６とを有する差動増幅
部ｌと、この出力端子５とビットｉＢＬとの間に設けら
れたＮチャネルトランジスタ２からなるスイッチを備え
ている。
している。第１図に示すように、このセンスアンプは、
ビット線ＢＬ．参照電位の線にそれぞれ接続された入力
端子３．４と二つの出力端子５．６とを有する差動増幅
部ｌと、この出力端子５とビットｉＢＬとの間に設けら
れたＮチャネルトランジスタ２からなるスイッチを備え
ている。
差動増幅部ｌは、第２図に示すように、一対のＰヂャネ
ルトランジスタ１３．１４と、このＰチャネルトランジ
スタ１ ３．１ ４にそれぞれ直列接続した一対のＮチ
ャネルトランジスタｌ ５，１ ６を備えている。上記
各Ｐヂャネルトランジスタ１３，Ｉ４をＰチャネルトラ
ンジスタ１１を介して電源に接続する一方、上記各Ｎチ
ャネルトランジスタ１ ５．１ ６をＮチャネルトラン
ジスタｌ２を介してグランドに接続している。そして、
Ｐチャネルトランジスタｌ３とＮチャネルトランジスタ
ｌ５との接続点を出力端子５，Ｐチャネルトランジスタ
ｌ４とＮチャネルトランジスタｌ６との接続点を出力端
子６としている。また、この差動増幅部！は、上記Ｎチ
ャネルトランジスタ１５．１６とそれぞれ並列にＮチャ
ネルトランジスタ２Ｉ，２２を備えている。すなわち、
Ｎチャネルトランジスタ２１．２２の一方の端子を出力
端子５．出力端子６にそれぞれ接続し、他方の端子をと
もにＮチャネルトランジスタｌ９を介してグランドに接
続している。これらのＮチャネルトランジスタ１９，２
１．２２は、出力端子５．６間の電位差をラッチするり
ストア部３０として動作する。また、Ｐチャネルトラン
ジスタ１３．Ｎチャネルトランジスタ２ｌの各ゲートを
出力端子６に接続する一方、Ｐチャネルトランジスタ１
４．Ｎチャネルトランジスタ２２の各ゲートを出力端子
５に接続し、さらに、Ｎチャネルトランジスタｌ ５，
＋ ６のゲートをそれぞれ入力端子４．３に接続してい
る。Ｎチャネルトランジスタｌ５のゲートと入力端子４
には、Ｎチャネルトランジスタ２０を介して参照電位Ｖ
ｃｃ／２を供給するようにしている。また、読み出しの
動作開始前にそれぞれ入力端子３．４間，出力端子５，
６間を同電位にする（イコライズ）ためにＮチャネルト
ランジスタ１７．２８を設けている。
ルトランジスタ１３．１４と、このＰチャネルトランジ
スタ１ ３．１ ４にそれぞれ直列接続した一対のＮチ
ャネルトランジスタｌ ５，１ ６を備えている。上記
各Ｐヂャネルトランジスタ１３，Ｉ４をＰチャネルトラ
ンジスタ１１を介して電源に接続する一方、上記各Ｎチ
ャネルトランジスタ１ ５．１ ６をＮチャネルトラン
ジスタｌ２を介してグランドに接続している。そして、
Ｐチャネルトランジスタｌ３とＮチャネルトランジスタ
ｌ５との接続点を出力端子５，Ｐチャネルトランジスタ
ｌ４とＮチャネルトランジスタｌ６との接続点を出力端
子６としている。また、この差動増幅部！は、上記Ｎチ
ャネルトランジスタ１５．１６とそれぞれ並列にＮチャ
ネルトランジスタ２Ｉ，２２を備えている。すなわち、
Ｎチャネルトランジスタ２１．２２の一方の端子を出力
端子５．出力端子６にそれぞれ接続し、他方の端子をと
もにＮチャネルトランジスタｌ９を介してグランドに接
続している。これらのＮチャネルトランジスタ１９，２
１．２２は、出力端子５．６間の電位差をラッチするり
ストア部３０として動作する。また、Ｐチャネルトラン
ジスタ１３．Ｎチャネルトランジスタ２ｌの各ゲートを
出力端子６に接続する一方、Ｐチャネルトランジスタ１
４．Ｎチャネルトランジスタ２２の各ゲートを出力端子
５に接続し、さらに、Ｎチャネルトランジスタｌ ５，
＋ ６のゲートをそれぞれ入力端子４．３に接続してい
る。Ｎチャネルトランジスタｌ５のゲートと入力端子４
には、Ｎチャネルトランジスタ２０を介して参照電位Ｖ
ｃｃ／２を供給するようにしている。また、読み出しの
動作開始前にそれぞれ入力端子３．４間，出力端子５，
６間を同電位にする（イコライズ）ためにＮチャネルト
ランジスタ１７．２８を設けている。
上記入力端子３，４には、ビット線ＢＬ，ＢＬを介して
、例えば第２図中に示すように、Ｎチャネルトランジス
タとキャパシタからなる公知のメモリセルＭｌが接続さ
れる。このメモリセルＭ１は、ビット線ＢＬ，ＢＬの負
荷がアンバランスとなっている（特開昭６０−２３９９
９３号公報）。ビット線『『は参照電位の線となる。そ
して、メモリセルＭｌの記憶内容を読み出す場合、第３
図に示すように、まず信号φ１，φ２．φ７をＨレベル
にしてＮチャネルトランジスタ１ ７．１ ８および２
０をオンさせて、ビット線ＢＬ，πを同電位Ｖｃｃ／２
にすると共に、出力端子５．６を同電位にする。次に、
ワード線ＷＬをＨレベルにして、メモリセルＭｌが蓄積
していた電荷によってビット線ＢＬ，ＢＬ間に電位差を
生じさ仔る。Ｎチャネルトランジスタ１５．１６の各ゲ
ートは、それぞれビット線ＢＬ，ＢＬの電位を受ける。
、例えば第２図中に示すように、Ｎチャネルトランジス
タとキャパシタからなる公知のメモリセルＭｌが接続さ
れる。このメモリセルＭ１は、ビット線ＢＬ，ＢＬの負
荷がアンバランスとなっている（特開昭６０−２３９９
９３号公報）。ビット線『『は参照電位の線となる。そ
して、メモリセルＭｌの記憶内容を読み出す場合、第３
図に示すように、まず信号φ１，φ２．φ７をＨレベル
にしてＮチャネルトランジスタ１ ７．１ ８および２
０をオンさせて、ビット線ＢＬ，πを同電位Ｖｃｃ／２
にすると共に、出力端子５．６を同電位にする。次に、
ワード線ＷＬをＨレベルにして、メモリセルＭｌが蓄積
していた電荷によってビット線ＢＬ，ＢＬ間に電位差を
生じさ仔る。Ｎチャネルトランジスタ１５．１６の各ゲ
ートは、それぞれビット線ＢＬ，ＢＬの電位を受ける。
続いて、信号φ３をト■レベル，信号φ４をＬレベルに
してＰチャネルトランジスタ１１，Ｎチャネルトランジ
スタｌ２をオンさせて、Ｐチャネルトランジスタ１３．
１４およびＮヂャネルトランジスタ１５１６のフリップ
フロツプの動作によって上記ビット線ＢＬ，π間の電位
差を差動増幅する。このとき、Ｎチャネルトランジスタ
１ ５．１ ６は、上記ビット線ＢＬ，π間の電位差が
微小であるため各ゲートがいずれも略Ｖｃｃ／２の電位
にあり、したがって、完全にはプルアップまたはプルダ
ウンすることができない。そこで、次に、信号φ５をＨ
レベルにしてＮチャネルトランジスタｌ９をオンさせて
、Ｎチャネルトランジスタ２ｌ ２２によって上記差動
増幅の出力をラッチし、出力端子５．６にＨまたはＬレ
ベルのいずれかを出力する。同時に、信号φ６，φ７を
ＨレベルにしてＮチャネルトランジスタ２、２０をオン
させて、ビット線ＢＬをリストアし、ビット線『「を参
照電位にする。
してＰチャネルトランジスタ１１，Ｎチャネルトランジ
スタｌ２をオンさせて、Ｐチャネルトランジスタ１３．
１４およびＮヂャネルトランジスタ１５１６のフリップ
フロツプの動作によって上記ビット線ＢＬ，π間の電位
差を差動増幅する。このとき、Ｎチャネルトランジスタ
１ ５．１ ６は、上記ビット線ＢＬ，π間の電位差が
微小であるため各ゲートがいずれも略Ｖｃｃ／２の電位
にあり、したがって、完全にはプルアップまたはプルダ
ウンすることができない。そこで、次に、信号φ５をＨ
レベルにしてＮチャネルトランジスタｌ９をオンさせて
、Ｎチャネルトランジスタ２ｌ ２２によって上記差動
増幅の出力をラッチし、出力端子５．６にＨまたはＬレ
ベルのいずれかを出力する。同時に、信号φ６，φ７を
ＨレベルにしてＮチャネルトランジスタ２、２０をオン
させて、ビット線ＢＬをリストアし、ビット線『「を参
照電位にする。
このように、このセンスアンプは、ビット線ＢＬの電位
と参照電位すなわちビット線πの電位とをＮヂャネルト
ランジスタ１５．１６の各ゲートに受けて動作する。こ
のため、メモリセルＭ１の電荷が上記ビット線ＢＬから
差動増幅部１の電流経路（すなわちセンスアンプの電流
経路）へ流れることかない。したがって、このセンスア
ンプは、上記ビット線ＢＬ．ＢＬ間の負荷のアンバラン
スの影響を受けなくなり、感度低下や読み出し失敗を起
こさず、正常に動作することができる。また、ビット線
ＢＬ．ｇを電流経路から分離しているので、高速で動作
することができる。
と参照電位すなわちビット線πの電位とをＮヂャネルト
ランジスタ１５．１６の各ゲートに受けて動作する。こ
のため、メモリセルＭ１の電荷が上記ビット線ＢＬから
差動増幅部１の電流経路（すなわちセンスアンプの電流
経路）へ流れることかない。したがって、このセンスア
ンプは、上記ビット線ＢＬ．ＢＬ間の負荷のアンバラン
スの影響を受けなくなり、感度低下や読み出し失敗を起
こさず、正常に動作することができる。また、ビット線
ＢＬ．ｇを電流経路から分離しているので、高速で動作
することができる。
第４図は第２の実施例のセンスアンプを示している。
このセンスアンプは、第１の実施例のセンスアンプに対
して、差動増幅部３ｌにリストア部３０を設けていない
点と、出力端子６と入力端子４との間にスイッチとして
のＮチャネルトランジスタ７を設けている点が異なって
いる。なお、同一構成部品には同一番号を付して説明を
省略する。人力端子３．４には、メモリセルＭ２がそれ
ぞれ接続されたいわゆる折り返しビット線方式のビット
線ＢＬ，ＢＬが接続される。なお、この場合、ビット線
「「が参照電位の線となる。そして、メモリセルＭ２の
記憶内容を読み出す場合、第５図に示すように第１の実
施例と同様に、まず信号φｌφ２をＨレベルにしてＮチ
ャネルトランジスタｌ７，ｌ８をオンさせて、ピット線
ＢＬ．ＢＬを同電位にすると共に、出力端子５．６を同
電位にする。
して、差動増幅部３ｌにリストア部３０を設けていない
点と、出力端子６と入力端子４との間にスイッチとして
のＮチャネルトランジスタ７を設けている点が異なって
いる。なお、同一構成部品には同一番号を付して説明を
省略する。人力端子３．４には、メモリセルＭ２がそれ
ぞれ接続されたいわゆる折り返しビット線方式のビット
線ＢＬ，ＢＬが接続される。なお、この場合、ビット線
「「が参照電位の線となる。そして、メモリセルＭ２の
記憶内容を読み出す場合、第５図に示すように第１の実
施例と同様に、まず信号φｌφ２をＨレベルにしてＮチ
ャネルトランジスタｌ７，ｌ８をオンさせて、ピット線
ＢＬ．ＢＬを同電位にすると共に、出力端子５．６を同
電位にする。
次に、ワード線ＷＬをＨレベルにして、メモリセルＭ２
が蓄積していた電荷によってビット線ＢＬ『「間に電位
差を生じさせる。続いて、信号φ３をＩ４レベル，信号
φ４をＬレベルにして、フリップフロツプの動作によっ
て上記ビット線ＢＬ．ＢＬ間の電位差を差勤増幅する。
が蓄積していた電荷によってビット線ＢＬ『「間に電位
差を生じさせる。続いて、信号φ３をＩ４レベル，信号
φ４をＬレベルにして、フリップフロツプの動作によっ
て上記ビット線ＢＬ．ＢＬ間の電位差を差勤増幅する。
このとき、Ｎチャネルトランジスタ１ ５．１ ６は、
上記ビット線ＢＬ『ｒ間の電位差が微小であるため、各
ゲートがいずれら約Ｖｃｃ／２の電位にあり、したがっ
て、完全にはプルアップまたはプルダウンすることがで
きない。そこで、次に、信号φ３，φ４の状態を保った
まま、信号φ６およびφＧを■４レベルにしてＮチャネ
ルトランジスタ２および７をオンさせて、ビット線ＢＬ
．πをＨレベルまたはＬレベルにリストアする。なお、
φ６，φ６゛の一方だけを■］レベルとしてビッＩＢＬ
．πのいずれか一方だけをリストアすることもできる。
上記ビット線ＢＬ『ｒ間の電位差が微小であるため、各
ゲートがいずれら約Ｖｃｃ／２の電位にあり、したがっ
て、完全にはプルアップまたはプルダウンすることがで
きない。そこで、次に、信号φ３，φ４の状態を保った
まま、信号φ６およびφＧを■４レベルにしてＮチャネ
ルトランジスタ２および７をオンさせて、ビット線ＢＬ
．πをＨレベルまたはＬレベルにリストアする。なお、
φ６，φ６゛の一方だけを■］レベルとしてビッＩＢＬ
．πのいずれか一方だけをリストアすることもできる。
このように、このセンスアンプは一対のビット線Ｂｒ，
，ｓｔ，の電位をそれぞれ各チャネルトランノスタＩＳ
，＋６のゲートに受けて差動増幅することができる。し
たがって、第ｌの実施例と同様に、感度低下や読み出し
の失敗を起こすことなく正常に動作することができる。
，ｓｔ，の電位をそれぞれ各チャネルトランノスタＩＳ
，＋６のゲートに受けて差動増幅することができる。し
たがって、第ｌの実施例と同様に、感度低下や読み出し
の失敗を起こすことなく正常に動作することができる。
第６図は第３の実施例のセンスアンプを示している。
このセンスアンプは、第ｌの実施例に対して、差動増幅
部５ｌに、リストア部３０に代えてリストア部４０を設
けている点と、各Ｐチャネルトランジスタ１３．１４の
ゲートをそれぞれ参照電位Ｖｃｃ／２の線，入力端子３
したがってビット線ＢＬに接続している点が異なってい
る。イコライズ用のＮチャネルトランジスタｌ７は、一
方の端子か大ツノ端子３に接続され、他方の端子が参照
電位Ｖｃｃ／２の線に接続されている。リストア部４０
は、第８図に示した従来のセンスアンプと同一構成であ
って、一対のＰチャネルトランジスタ３３．３４と、こ
のＰチャネルトランンスタ３３．３４にそれぞれ直列接
続した一対のＮチャネルトランジスタ３ ５．３ ６と
、スイノチとしてのＰチャネルトランジスタ３Ｉおよび
Ｎチャネル！・ランジスタ３２からなっている。このリ
ストア郎４０の出力端子は、差動増幅部５ｌの出力端子
５．６にそれぞれ接続している。
部５ｌに、リストア部３０に代えてリストア部４０を設
けている点と、各Ｐチャネルトランジスタ１３．１４の
ゲートをそれぞれ参照電位Ｖｃｃ／２の線，入力端子３
したがってビット線ＢＬに接続している点が異なってい
る。イコライズ用のＮチャネルトランジスタｌ７は、一
方の端子か大ツノ端子３に接続され、他方の端子が参照
電位Ｖｃｃ／２の線に接続されている。リストア部４０
は、第８図に示した従来のセンスアンプと同一構成であ
って、一対のＰチャネルトランジスタ３３．３４と、こ
のＰチャネルトランンスタ３３．３４にそれぞれ直列接
続した一対のＮチャネルトランジスタ３ ５．３ ６と
、スイノチとしてのＰチャネルトランジスタ３Ｉおよび
Ｎチャネル！・ランジスタ３２からなっている。このリ
ストア郎４０の出力端子は、差動増幅部５ｌの出力端子
５．６にそれぞれ接続している。
ビット線ＢＬには、第６図中に示すメモリセルＭ３の一
方の端子が接続される。メモリセルＭ３の他方の端子は
、上記参照電位Ｖｃｃ／２の線に接続される。そして、
メモリセルＭ３の記憶内容を読み出す場合、第７図に示
すように第１の実施例と同様に、まず信号φｌ，φ２を
ＨレベルにしてＮチャネルトランジスタ１７．１８をオ
ンさせて、ビソト線ＢＬを参ＩＩ＠電位Ｖｃｃ／２にイ
コライズすると共に、出力端子５．６を同電位にする。
方の端子が接続される。メモリセルＭ３の他方の端子は
、上記参照電位Ｖｃｃ／２の線に接続される。そして、
メモリセルＭ３の記憶内容を読み出す場合、第７図に示
すように第１の実施例と同様に、まず信号φｌ，φ２を
ＨレベルにしてＮチャネルトランジスタ１７．１８をオ
ンさせて、ビソト線ＢＬを参ＩＩ＠電位Ｖｃｃ／２にイ
コライズすると共に、出力端子５．６を同電位にする。
次に、ワードＩＷＬをＨレベルにして、メモリセルＭ３
が蓄積していた電荷によってビット線ＢＬと参照電位Ｖ
ｃｃ／２の線との間に電位差を生じさせる。
が蓄積していた電荷によってビット線ＢＬと参照電位Ｖ
ｃｃ／２の線との間に電位差を生じさせる。
続いて、信号φ３をＨレベル，信号φ４をＬレベルにし
て、トランジスタ＋ ３，Ｊ ４，１ ５および１６に
よるフリップフロップの動作によって上記電位差を差動
増幅する。ここで、第ｌの実施例と同様に、上記フリッ
プフロップの動作だけでは出力端子５，６を完全にはプ
ルアップまたはプルダウンすることができない。そこで
、信号φ５をＨレベル（φ５をＬレベル）にしてＰチャ
ネルトランジスタ３ＩおよびＮチャネルトランジスタ３
２をオンさせる。そして、リストア部４０を動作させる
ことによって、上記差動増幅された出力をさらに差動増
幅して出力端子５．６を完全にＨまたはＬレベルにプル
アップまたはプルダウンする（リストア部４０のリスト
ア）。その後、第１の実施例と同様に、信号φ６をＨレ
ベルにしてＮチャネルトランジスタ２をオンさせて、ビ
ット線ＢＬをリストアする。
て、トランジスタ＋ ３，Ｊ ４，１ ５および１６に
よるフリップフロップの動作によって上記電位差を差動
増幅する。ここで、第ｌの実施例と同様に、上記フリッ
プフロップの動作だけでは出力端子５，６を完全にはプ
ルアップまたはプルダウンすることができない。そこで
、信号φ５をＨレベル（φ５をＬレベル）にしてＰチャ
ネルトランジスタ３ＩおよびＮチャネルトランジスタ３
２をオンさせる。そして、リストア部４０を動作させる
ことによって、上記差動増幅された出力をさらに差動増
幅して出力端子５．６を完全にＨまたはＬレベルにプル
アップまたはプルダウンする（リストア部４０のリスト
ア）。その後、第１の実施例と同様に、信号φ６をＨレ
ベルにしてＮチャネルトランジスタ２をオンさせて、ビ
ット線ＢＬをリストアする。
このようにした場合、このセンスアンプは、ビット線Ｂ
Ｌと参照電位Ｖｃｃ／２の線との負荷のアンバランスの
影響を受けることがなく、したがって感度低下や読み出
し失敗を起こさず、正常に動作することができる。また
、ビット線ＢＬを電流経路から分離しているので、高速
で動作することができる。
Ｌと参照電位Ｖｃｃ／２の線との負荷のアンバランスの
影響を受けることがなく、したがって感度低下や読み出
し失敗を起こさず、正常に動作することができる。また
、ビット線ＢＬを電流経路から分離しているので、高速
で動作することができる。
〈発明の効果〉
以上より明らかなように、この発明のセンスアンプは、
ビット線の電位と所定の参照電位とを各ＦＥＴのゲート
に受けて差動増幅し、二つの出力端子の電位差として出
力する差動増幅部と、上記差動増幅部の出力端子と上記
ビット線との間に設けられたスイッチを備えているので
、上記スイッチをオフさせることによってビット線と差
動増幅部の電流経路を分離して、メモリセルの電荷が差
動増幅部の電流経路に流れないようにすることができ、
一方、上記スイッチを導通させることによってビット線
をリストアすることができる。したがって、ビット線間
の負荷のアンバランスがあるときでも、感度低下や読み
出し失敗を起こすことがなく、正常に動作することがで
き、かつ、高速テ動作することができる。
ビット線の電位と所定の参照電位とを各ＦＥＴのゲート
に受けて差動増幅し、二つの出力端子の電位差として出
力する差動増幅部と、上記差動増幅部の出力端子と上記
ビット線との間に設けられたスイッチを備えているので
、上記スイッチをオフさせることによってビット線と差
動増幅部の電流経路を分離して、メモリセルの電荷が差
動増幅部の電流経路に流れないようにすることができ、
一方、上記スイッチを導通させることによってビット線
をリストアすることができる。したがって、ビット線間
の負荷のアンバランスがあるときでも、感度低下や読み
出し失敗を起こすことがなく、正常に動作することがで
き、かつ、高速テ動作することができる。
また、この発明のセンスアンプは、一対のビット線の電
位をそれぞれ各ＦＥＴのゲートに受けて差動増幅し、二
つの出力端子の電位差として出力する差動増幅部と、上
記差動増幅部の各出力端子と上記各ビット線との間にそ
れぞれ設けられたスイッチを備えているので、上記効果
に加えて、対称構造のビット線対に適用することができ
る。
位をそれぞれ各ＦＥＴのゲートに受けて差動増幅し、二
つの出力端子の電位差として出力する差動増幅部と、上
記差動増幅部の各出力端子と上記各ビット線との間にそ
れぞれ設けられたスイッチを備えているので、上記効果
に加えて、対称構造のビット線対に適用することができ
る。
第１図はこの発明の第１の実施例のセンスアンプの構成
を示すブロック図．第２図は上記センスア冫ブを示す回
路図、第３図は上記センスアンプの動作タイミングを説
明する図、第４図はこの発明の第２の実施例のセンスア
ンプを示す回路図、第５図は上記センスアンプの動作タ
イミングを説明する図、第６図はこの発明の第３の実施
例のセンスアンプを示す回路図、第７図は上記センスア
ンプの動作タイミングを説明する図、第８図は従来のセ
ンスアンプを示す回路図である。 １，３１．５１・・・差動増幅部、 ２，７，１ ２，１ ５．１ ６，１ ７，＋ ８．１
９，２ ０，２１，２２，３２．３５・・・Ｎチャネ
ルトランジスタ、 ３．４・・・入力端子、５．６・・・出力端子、１ １
．１ ３，１ ４，３ １，３ ３．３ ４・・・Ｐチ
ャネルトランジスタ。 特 許 出 願 人 シャープ株式会社代理 人弁理
士 青 山 葆 ほかｌ名第 １ 図 ｌ ＢＬ 第 ４ 図 ニ１」二一ｌ６ 第 ２ 図 ＷＬ−Ｆ一一一−［ Ｉｌ．ｌ２ ’ １６．１６二一一一Ｆ一一 イコライズ ラッチ リストア コライズ ラッチ ・ｊストア 第６図
を示すブロック図．第２図は上記センスア冫ブを示す回
路図、第３図は上記センスアンプの動作タイミングを説
明する図、第４図はこの発明の第２の実施例のセンスア
ンプを示す回路図、第５図は上記センスアンプの動作タ
イミングを説明する図、第６図はこの発明の第３の実施
例のセンスアンプを示す回路図、第７図は上記センスア
ンプの動作タイミングを説明する図、第８図は従来のセ
ンスアンプを示す回路図である。 １，３１．５１・・・差動増幅部、 ２，７，１ ２，１ ５．１ ６，１ ７，＋ ８．１
９，２ ０，２１，２２，３２．３５・・・Ｎチャネ
ルトランジスタ、 ３．４・・・入力端子、５．６・・・出力端子、１ １
．１ ３，１ ４，３ １，３ ３．３ ４・・・Ｐチ
ャネルトランジスタ。 特 許 出 願 人 シャープ株式会社代理 人弁理
士 青 山 葆 ほかｌ名第 １ 図 ｌ ＢＬ 第 ４ 図 ニ１」二一ｌ６ 第 ２ 図 ＷＬ−Ｆ一一一−［ Ｉｌ．ｌ２ ’ １６．１６二一一一Ｆ一一 イコライズ ラッチ リストア コライズ ラッチ ・ｊストア 第６図
Claims (2)
- （１）ビット線の電位と所定の参照電位とを各ＦＥＴの
ゲートに受けて差動増幅し、二つの出力端子の電位差と
して出力する差動増幅部と、 上記差動増幅部の出力端子と上記ビット線との間に設け
られたスイッチを備えたことを特徴とする差動増幅器。 - （２）一対のビット線の電位をそれぞれ各ＦＥＴのゲー
トに受けて差動増幅し、二つの出力端子の電位差として
出力する差動増幅部と、 上記差動増幅部の各出力端子と上記各ビット線との間に
それぞれ設けられたスイッチを備えたことを特徴とする
差動増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1232360A JPH0395794A (ja) | 1989-09-06 | 1989-09-06 | 差動増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1232360A JPH0395794A (ja) | 1989-09-06 | 1989-09-06 | 差動増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0395794A true JPH0395794A (ja) | 1991-04-22 |
Family
ID=16937994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1232360A Pending JPH0395794A (ja) | 1989-09-06 | 1989-09-06 | 差動増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0395794A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04319596A (ja) * | 1991-04-19 | 1992-11-10 | Matsushita Electric Ind Co Ltd | ダイナミックｒａｍの読み出し回路 |
| JPH0620465A (ja) * | 1991-09-02 | 1994-01-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH07153270A (ja) * | 1993-09-22 | 1995-06-16 | Hyundai Electron Ind Co Ltd | 高速感知増幅器 |
| JPH0998035A (ja) * | 1995-09-29 | 1997-04-08 | Nec Corp | 電流差動増幅回路 |
| JPH10188580A (ja) * | 1996-12-14 | 1998-07-21 | Samsung Electron Co Ltd | 不揮発性半導体メモリ装置及びその装置の動作モード制御方法 |
| US7436722B2 (en) | 2000-02-04 | 2008-10-14 | Renesas Technology Corp. | Semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5221733A (en) * | 1975-08-11 | 1977-02-18 | Nippon Telegr & Teleph Corp <Ntt> | Microsignal detection circuit |
-
1989
- 1989-09-06 JP JP1232360A patent/JPH0395794A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5221733A (en) * | 1975-08-11 | 1977-02-18 | Nippon Telegr & Teleph Corp <Ntt> | Microsignal detection circuit |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04319596A (ja) * | 1991-04-19 | 1992-11-10 | Matsushita Electric Ind Co Ltd | ダイナミックｒａｍの読み出し回路 |
| JPH0620465A (ja) * | 1991-09-02 | 1994-01-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH07153270A (ja) * | 1993-09-22 | 1995-06-16 | Hyundai Electron Ind Co Ltd | 高速感知増幅器 |
| JPH0998035A (ja) * | 1995-09-29 | 1997-04-08 | Nec Corp | 電流差動増幅回路 |
| US5821792A (en) * | 1995-09-29 | 1998-10-13 | Nec Corporation | Current differential amplifier circuit |
| JPH10188580A (ja) * | 1996-12-14 | 1998-07-21 | Samsung Electron Co Ltd | 不揮発性半導体メモリ装置及びその装置の動作モード制御方法 |
| US7436722B2 (en) | 2000-02-04 | 2008-10-14 | Renesas Technology Corp. | Semiconductor device |
| US7813156B2 (en) | 2000-02-04 | 2010-10-12 | Renesas Technology Corp. | Semiconductor device |
| US8199549B2 (en) | 2000-02-04 | 2012-06-12 | Renesas Electronics Corporation | Semiconductor device |
| US8605478B2 (en) | 2000-02-04 | 2013-12-10 | Renesas Electronics Corporation | Semiconductor device |
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