JP2885415B2 - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- JP2885415B2 JP2885415B2 JP1063807A JP6380789A JP2885415B2 JP 2885415 B2 JP2885415 B2 JP 2885415B2 JP 1063807 A JP1063807 A JP 1063807A JP 6380789 A JP6380789 A JP 6380789A JP 2885415 B2 JP2885415 B2 JP 2885415B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ダイナミック型メモリセルを用いた共有セ
ンスアンプ方式のダイナミック型半導体記憶装置（DRA
M）に関する。
ンスアンプ方式のダイナミック型半導体記憶装置（DRA
M）に関する。
（従来の技術） １トランジスタ/1キャパシタからなるダイナミック型
メモリセルを用いたDRAMは、セル構造の改良と微細加工
技術の進歩により著しい高集積化が進んでいる。現在、
最小加工寸法が0.5μｍ程度の16MビットDRAMの試作が各
社で行われている。この様な高集積化に伴い、必然的に
チップサイズは大きくなる傾向にあるが、１ウェーハ当
りのチップの収率を考えると、如何に小さいチップを作
るかということも大きい課題である。つまり、チップ・
レイアウトを最適化し、セル占有率（チップ面積に占め
る全メモリセル面積の割合）を大きくすることが量産時
には大きい意味を持つ。この様な観点から有効と思われ
るコア回路の方式として、共有センスアンプ方式が提案
されている。
メモリセルを用いたDRAMは、セル構造の改良と微細加工
技術の進歩により著しい高集積化が進んでいる。現在、
最小加工寸法が0.5μｍ程度の16MビットDRAMの試作が各
社で行われている。この様な高集積化に伴い、必然的に
チップサイズは大きくなる傾向にあるが、１ウェーハ当
りのチップの収率を考えると、如何に小さいチップを作
るかということも大きい課題である。つまり、チップ・
レイアウトを最適化し、セル占有率（チップ面積に占め
る全メモリセル面積の割合）を大きくすることが量産時
には大きい意味を持つ。この様な観点から有効と思われ
るコア回路の方式として、共有センスアンプ方式が提案
されている。
第10図は、共有センスアンプ方式の典型的なコア回路
例であり、第11図はその具体的回路構成例である。ダイ
ナミック型メモリセルを配列して構成れるメモリセルア
レイは、複数のサブセルアレイに分割されて配置される
が、ここでは二つのサブセルアレイ1,2の部分を着目し
ている。メモリセルの信号を増幅するセンスアンプに
は、CMOS技術を用いたダイナミック型センスアンプが用
いられる。このダイナミック型センスアンプは、高電位
側を増幅するｐチャネルMOSトランジスタからなるフリ
ップフロップ型センスアンプ（以下、PMOSセンスアンプ
という）と、ｎチャネルMOSトランジスタからなるフリ
ップフロップ型センスアンプ（以下、NMOSセンスアンプ
という）とから構成されるが、この共有センスアンプ方
式では、一つのNMOSセンスアンプ３が二つのサブセルア
レイ1,2で共有され、それぞれに対してｎチャネルのブ
ロック選択MOSトランジスタQ1〜Q4により選択的に接続
されるようになっている。PMOSセンスアンプ41，42は、
それぞれサブセルアレイ1,2専用のものとして、NMOSセ
ンスアンプ３とは分離されてブロック選択トランジスタ
Q1〜Q4の外側に配置されている。同様の構成がビット線
方向およびこれと直交するワード線方向に繰返しレイア
ウトされて、所定ビットのDRAMコア回路が得られる。第
10図で示していないが、各サブセルアレイ1,2には第11
図に示されるようにイコライズ回路51，52が設けられて
いる。
例であり、第11図はその具体的回路構成例である。ダイ
ナミック型メモリセルを配列して構成れるメモリセルア
レイは、複数のサブセルアレイに分割されて配置される
が、ここでは二つのサブセルアレイ1,2の部分を着目し
ている。メモリセルの信号を増幅するセンスアンプに
は、CMOS技術を用いたダイナミック型センスアンプが用
いられる。このダイナミック型センスアンプは、高電位
側を増幅するｐチャネルMOSトランジスタからなるフリ
ップフロップ型センスアンプ（以下、PMOSセンスアンプ
という）と、ｎチャネルMOSトランジスタからなるフリ
ップフロップ型センスアンプ（以下、NMOSセンスアンプ
という）とから構成されるが、この共有センスアンプ方
式では、一つのNMOSセンスアンプ３が二つのサブセルア
レイ1,2で共有され、それぞれに対してｎチャネルのブ
ロック選択MOSトランジスタQ1〜Q4により選択的に接続
されるようになっている。PMOSセンスアンプ41，42は、
それぞれサブセルアレイ1,2専用のものとして、NMOSセ
ンスアンプ３とは分離されてブロック選択トランジスタ
Q1〜Q4の外側に配置されている。同様の構成がビット線
方向およびこれと直交するワード線方向に繰返しレイア
ウトされて、所定ビットのDRAMコア回路が得られる。第
10図で示していないが、各サブセルアレイ1,2には第11
図に示されるようにイコライズ回路51，52が設けられて
いる。
第12図は、この共有センスアンプ方式のDRAMの動作タ
イミング図である。時刻t0で外部からのストローブ信号
▲▼が“L"レベルに遷移し、チップ内部にロウ・
アドレスが取り込まれる。このアドレスに従って例えば
第10図の隣接する二つのサブセルアレイ1,2のうち左側
のサブセルアレイ１が選択されたとする。そうすると時
刻t1で、右側のブロック選択トランジスタQ3，Q4の選択
信号SRが“L"レベルになり、サブセルアレイ２がNMOSセ
ンスアンプ３から切離される。次いで時刻t2で前述のロ
ウ・アドレスに従って一本のワード線WLが選択され、ビ
ット線にセル・データが現われる。そして時刻t3に、NM
OSセンスアンプ３の活性化信号▲▼が“L"レベル
に、PMOSセンスアンプ41の活性化信号SAP1が“H"レベル
にそれぞれ遷移することにより、セル・データの増幅が
行われる。時刻t4で▲▼が“H"レベルに遷移して
DRAMチップがプリチャージ状態になると、時刻t5で選択
されたワード線WLが“L"レベルになる。その後、時刻t6
でブロック選択信号が、時刻t7でセンスアンプ活性化信
号がそれぞれリセットされる。
イミング図である。時刻t0で外部からのストローブ信号
▲▼が“L"レベルに遷移し、チップ内部にロウ・
アドレスが取り込まれる。このアドレスに従って例えば
第10図の隣接する二つのサブセルアレイ1,2のうち左側
のサブセルアレイ１が選択されたとする。そうすると時
刻t1で、右側のブロック選択トランジスタQ3，Q4の選択
信号SRが“L"レベルになり、サブセルアレイ２がNMOSセ
ンスアンプ３から切離される。次いで時刻t2で前述のロ
ウ・アドレスに従って一本のワード線WLが選択され、ビ
ット線にセル・データが現われる。そして時刻t3に、NM
OSセンスアンプ３の活性化信号▲▼が“L"レベル
に、PMOSセンスアンプ41の活性化信号SAP1が“H"レベル
にそれぞれ遷移することにより、セル・データの増幅が
行われる。時刻t4で▲▼が“H"レベルに遷移して
DRAMチップがプリチャージ状態になると、時刻t5で選択
されたワード線WLが“L"レベルになる。その後、時刻t6
でブロック選択信号が、時刻t7でセンスアンプ活性化信
号がそれぞれリセットされる。
以上のように共有センスアンプ方式は、複数の分割さ
れたサブセルアレイでセンスアンプを共用することで、
チップ内のセンスアンプの数を低減させ、もってチップ
サイズの縮小を図ろうとするものである。しかしながら
第10図から明らかなように、従来の共有センスアンプ方
式では、隣接する二つのサブセルアレイで共用されるの
はNMOSセンスアンプのみであり、PMOSセンスアンプは共
用されていない。これは、PMOSセンスアンプを含めて隣
接する二つのサブセルアレイでセンスアンプを共用しよ
うとすると、ブロック選択トランジスタによるしきい値
電圧分の降下により、高電位側の増幅が電源電位VCCま
で行われなくなるためである。この事情を、具体的に第
13図を用いて説明する。第13図は、NMOSセンスアンプ３
とPMOSセンスアンプ４を、ブロック選択トランジスタQ1
〜Q4の内側に配置して、隣接する二つのサブセルアレイ
で共用させてデータ読出しを行なった場合の電位関係を
具体的に示している。NMOSセンスアンプ３の活性化信号
▲▼が“L"レベルVSS,PMOSセンスアンプ４の活性
化信号SAPが“H"レベルVCCとなり、サブセルアレイ１の
一つのメモリセルの“H"レベル情報を読み出した場合、
センスアンプのノードは一方が“H"レベルVCC，他方が
“L"レベルVSSとなる。これらのノードにブロック選択
トランジスタQ1，Q2を介して接続されるビット線BL,▲
▼は、“H"レベル側がブロック選択信号SL＝VCCで
駆動されるｎチャネルのブロック選択MOSトランジスタQ
1のしきい値VT分の降下を受ける。従って、選択ワード
線WLを昇圧電位VCC＋ΔＶで駆動したとしても、選択メ
モリセルに再書込みされる“H"レベル電位は、VCC−VT
となってしまう。これを解決する一つの方法は、ブロッ
ク選択トランジスタの駆動回路にブートストラップ回路
を用いることである。しかし、高速で負荷駆動能力の高
いコンパクトなブートストラップ回路を構成することは
難しい。そこでブロック選択トランジスタのしきい値電
圧の影響を避けるために、PMOSセンスアンプはNMOSセン
スアンプとは分割してブロック選択トランジスタの外側
に各サブセルアレイ専用として設けているのが第10図の
方式であり、これが共有センスアンプ方式と呼ばれる所
以である。
れたサブセルアレイでセンスアンプを共用することで、
チップ内のセンスアンプの数を低減させ、もってチップ
サイズの縮小を図ろうとするものである。しかしながら
第10図から明らかなように、従来の共有センスアンプ方
式では、隣接する二つのサブセルアレイで共用されるの
はNMOSセンスアンプのみであり、PMOSセンスアンプは共
用されていない。これは、PMOSセンスアンプを含めて隣
接する二つのサブセルアレイでセンスアンプを共用しよ
うとすると、ブロック選択トランジスタによるしきい値
電圧分の降下により、高電位側の増幅が電源電位VCCま
で行われなくなるためである。この事情を、具体的に第
13図を用いて説明する。第13図は、NMOSセンスアンプ３
とPMOSセンスアンプ４を、ブロック選択トランジスタQ1
〜Q4の内側に配置して、隣接する二つのサブセルアレイ
で共用させてデータ読出しを行なった場合の電位関係を
具体的に示している。NMOSセンスアンプ３の活性化信号
▲▼が“L"レベルVSS,PMOSセンスアンプ４の活性
化信号SAPが“H"レベルVCCとなり、サブセルアレイ１の
一つのメモリセルの“H"レベル情報を読み出した場合、
センスアンプのノードは一方が“H"レベルVCC，他方が
“L"レベルVSSとなる。これらのノードにブロック選択
トランジスタQ1，Q2を介して接続されるビット線BL,▲
▼は、“H"レベル側がブロック選択信号SL＝VCCで
駆動されるｎチャネルのブロック選択MOSトランジスタQ
1のしきい値VT分の降下を受ける。従って、選択ワード
線WLを昇圧電位VCC＋ΔＶで駆動したとしても、選択メ
モリセルに再書込みされる“H"レベル電位は、VCC−VT
となってしまう。これを解決する一つの方法は、ブロッ
ク選択トランジスタの駆動回路にブートストラップ回路
を用いることである。しかし、高速で負荷駆動能力の高
いコンパクトなブートストラップ回路を構成することは
難しい。そこでブロック選択トランジスタのしきい値電
圧の影響を避けるために、PMOSセンスアンプはNMOSセン
スアンプとは分割してブロック選択トランジスタの外側
に各サブセルアレイ専用として設けているのが第10図の
方式であり、これが共有センスアンプ方式と呼ばれる所
以である。
（発明が解決しようとする課題） 以上のように従来提案されている共有センスアンプ方
式のDRAMは、ダイナミック型センスアンプのうちNMOSセ
ンスアンプのみを隣接するサブセルアレイで共有するも
のであり、チップサイズの縮小に限界があった。PMOSセ
ンスアンプをNMOSセンスアンプと共に隣接するサブセル
アレイで共用しようとすると、ブロック選択MOSトラン
ジスタのしきい値電圧の影響を受けて高電位側増幅が電
源電位VCCまで行われない。
式のDRAMは、ダイナミック型センスアンプのうちNMOSセ
ンスアンプのみを隣接するサブセルアレイで共有するも
のであり、チップサイズの縮小に限界があった。PMOSセ
ンスアンプをNMOSセンスアンプと共に隣接するサブセル
アレイで共用しようとすると、ブロック選択MOSトラン
ジスタのしきい値電圧の影響を受けて高電位側増幅が電
源電位VCCまで行われない。
これに対してPMOSセンスアンプ側のブロック選択MOS
トランジスタをｐチャネルとすることが考えられる。こ
の場合、サブセルアレイの両側にあるｐチャネルのブロ
ック選択MOSトランジスタとｎチャネルのブロック選択M
OSトランジスタを同時に駆動するには、相補出力を出す
ブロック選択回路が必要である。ところが、ワード線方
向に走るブロック選択信号線はかなり大きい容量を持つ
から、これを充放電するには大きい電流を消費すること
になる。
トランジスタをｐチャネルとすることが考えられる。こ
の場合、サブセルアレイの両側にあるｐチャネルのブロ
ック選択MOSトランジスタとｎチャネルのブロック選択M
OSトランジスタを同時に駆動するには、相補出力を出す
ブロック選択回路が必要である。ところが、ワード線方
向に走るブロック選択信号線はかなり大きい容量を持つ
から、これを充放電するには大きい電流を消費すること
になる。
本発明はこの様な問題を解決し、効果的にチップサイ
ズの縮小を図ると同時に、ブロック選択回路の消費電流
低減を図った共有センスアンプ方式のDRAMを提供するこ
とを目的とする。
ズの縮小を図ると同時に、ブロック選択回路の消費電流
低減を図った共有センスアンプ方式のDRAMを提供するこ
とを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明にかかるDRAMは、ダイナミック型センスアンプ
を構成するNMOSセンスアンプとPMOSセンスアンプとが、
サブセルアレイの両側に分割されて配置される。NMOSセ
ンスアンプとサブセルアレイの間のブロック選択トラン
ジスタにはｎチャネルMOSトランジスタが用いられ、PMO
Sセンスアンプとサブセルアレイの間のブロック選択ト
ランジスタにはＰチャネルMOSトランジスタが用いられ
る。隣接するサブセルアレイ間のセンスアンプはPMOS,N
MOSを問わず、これら隣接するサブセルアレイで共用す
る。そして、ｐチャネルのブロック選択MOSトランジス
タとｎチャネルのブロック選択MOSトランジスタを駆動
する相補出力を出すブロック選択回路が設けられ、この
ブロック選択回路はその相補出力が供給される対のブロ
ック選択信号線間を活性化直前に一旦フローティング状
態として短絡するイコライズ回路を有することを特徴と
する。
を構成するNMOSセンスアンプとPMOSセンスアンプとが、
サブセルアレイの両側に分割されて配置される。NMOSセ
ンスアンプとサブセルアレイの間のブロック選択トラン
ジスタにはｎチャネルMOSトランジスタが用いられ、PMO
Sセンスアンプとサブセルアレイの間のブロック選択ト
ランジスタにはＰチャネルMOSトランジスタが用いられ
る。隣接するサブセルアレイ間のセンスアンプはPMOS,N
MOSを問わず、これら隣接するサブセルアレイで共用す
る。そして、ｐチャネルのブロック選択MOSトランジス
タとｎチャネルのブロック選択MOSトランジスタを駆動
する相補出力を出すブロック選択回路が設けられ、この
ブロック選択回路はその相補出力が供給される対のブロ
ック選択信号線間を活性化直前に一旦フローティング状
態として短絡するイコライズ回路を有することを特徴と
する。
（作用） 本発明によれば、NMOSセンスアンプのみならずPMOSセ
ンスアンプをもサブセルアレイで共用することで、チッ
プサイズの大幅な縮小が可能である。しかも、PMOSセン
スアンプとサブセルアレイ間のブロック選択トランジス
タにはｐチャネルMOSトランジスタを用い、NMOSセンス
アンプとサブセルアレイの間のブロック選択トランジス
タにはｎチャネルMOSトランジスタを用いることによっ
て、ブートストラップ回路を用いることなく、高電位側
は電源電位VCCまで、低電位側は接地電位VSSまで増幅す
ることが可能である。
ンスアンプをもサブセルアレイで共用することで、チッ
プサイズの大幅な縮小が可能である。しかも、PMOSセン
スアンプとサブセルアレイ間のブロック選択トランジス
タにはｐチャネルMOSトランジスタを用い、NMOSセンス
アンプとサブセルアレイの間のブロック選択トランジス
タにはｎチャネルMOSトランジスタを用いることによっ
て、ブートストラップ回路を用いることなく、高電位側
は電源電位VCCまで、低電位側は接地電位VSSまで増幅す
ることが可能である。
また本発明によれば、ｐチャネルのブロック選択MOS
トランジスタとｎチャネルのブロック選択MOSトランジ
スタを同時に駆動するブロック選択回路にイコライズ回
路を設けることによって、対をなす容量の大きいブロッ
ク選択信号線を、一方を“L"レベルから“H"レベルに、
他方を“H"レベルから“L"レベルに遷移させる場合に、
一旦これらを信号線間の電荷の分配のみを利用して中間
電位に設定する。これによりブロック選択回路の消費電
流を効果的に低減することができる。
トランジスタとｎチャネルのブロック選択MOSトランジ
スタを同時に駆動するブロック選択回路にイコライズ回
路を設けることによって、対をなす容量の大きいブロッ
ク選択信号線を、一方を“L"レベルから“H"レベルに、
他方を“H"レベルから“L"レベルに遷移させる場合に、
一旦これらを信号線間の電荷の分配のみを利用して中間
電位に設定する。これによりブロック選択回路の消費電
流を効果的に低減することができる。
（実施例） 以下、本発明の実施例を説明する。
第１図は、一実施例のDRAMのコア回路の概略構成であ
る。第２図は、第１図の要部構成を具体的に示したもの
である。第１図では、メモリセルアレイがビット線方向
に４個に分割されたサブセルアレイ11〜114により構成
されている。各サブセルアレイの間には、交互にNMOSセ
ンスアンプとPMOSセンスアンプが配置されている。即
ち、第１のサブセルアレイ111と第２のサブセルアレイ1
12間にはこれらで共用されるPMOSセンスアンプ131が配
置され、第２のサブセルアレイ112と第３のサブセルア
レイ113の間にはこれらで共用されるNMOSセンスアンプ1
22が配置され、第３のサブセルアレイ113と第４のサブ
セルアレイ114の間にはこれらで共用されるPMOSセンス
アンプ132が配置されている。第１のサブセルアレイ111
の左端にはNMOSセンスアンプ121が、また第４のサブセ
ルフアレイ114の右端にはNMOSセンスアンプ123が配置さ
れている。
る。第２図は、第１図の要部構成を具体的に示したもの
である。第１図では、メモリセルアレイがビット線方向
に４個に分割されたサブセルアレイ11〜114により構成
されている。各サブセルアレイの間には、交互にNMOSセ
ンスアンプとPMOSセンスアンプが配置されている。即
ち、第１のサブセルアレイ111と第２のサブセルアレイ1
12間にはこれらで共用されるPMOSセンスアンプ131が配
置され、第２のサブセルアレイ112と第３のサブセルア
レイ113の間にはこれらで共用されるNMOSセンスアンプ1
22が配置され、第３のサブセルアレイ113と第４のサブ
セルアレイ114の間にはこれらで共用されるPMOSセンス
アンプ132が配置されている。第１のサブセルアレイ111
の左端にはNMOSセンスアンプ121が、また第４のサブセ
ルフアレイ114の右端にはNMOSセンスアンプ123が配置さ
れている。
この構成は、一つのサブセルアレイに着目した時、そ
の両側のNMOSセンスアンプとPMOSセンスアンプが対をな
してダイナミック型センスアンプとして働くようになっ
ている。即ち、第１のサブセルアレイ111が選択される
時には、その左側のNMOSセンスアンプ121がｎチャネル
のブロック選択トランジスタQN11，QN12により接続さ
れ、右側のPMOSセンスアンプ131がｐチャネルのブロッ
ク選択トランジスタQP11，QP12により接続される。第２
のサブセルアレイ112が選択される時には、その左側のP
MOSセンスアンプ131がｐチャネルのブロック選択トラン
ジスタQP21，QP22により接続され、右側のNMOSセンスア
ンプ122がｎチャネルのブロック選択トランジスタ
QN21，QN22により接続される。第３のサブセルアレイ11
3が選択される時には、その左側のNMOSセンスアンプ122
がｎチャネルのブロック選択トランジスタQN31，QN32に
より接続され、右側のPMOSセンスアンプ132がｐチャネ
ルのブロック選択トランジスタQP31．QP32により接続さ
れる。第４のサブセルアレイ114が選択される時には、
その左側のPMOSセンスアンプ132がｐチャネルのブロッ
ク選択トランジスタQP41，QP42により接続され、右側の
NMOSセンスアンプ123がｎチャネルのブロック選択トラ
ンジスタQN41，QN42により接続される。
の両側のNMOSセンスアンプとPMOSセンスアンプが対をな
してダイナミック型センスアンプとして働くようになっ
ている。即ち、第１のサブセルアレイ111が選択される
時には、その左側のNMOSセンスアンプ121がｎチャネル
のブロック選択トランジスタQN11，QN12により接続さ
れ、右側のPMOSセンスアンプ131がｐチャネルのブロッ
ク選択トランジスタQP11，QP12により接続される。第２
のサブセルアレイ112が選択される時には、その左側のP
MOSセンスアンプ131がｐチャネルのブロック選択トラン
ジスタQP21，QP22により接続され、右側のNMOSセンスア
ンプ122がｎチャネルのブロック選択トランジスタ
QN21，QN22により接続される。第３のサブセルアレイ11
3が選択される時には、その左側のNMOSセンスアンプ122
がｎチャネルのブロック選択トランジスタQN31，QN32に
より接続され、右側のPMOSセンスアンプ132がｐチャネ
ルのブロック選択トランジスタQP31．QP32により接続さ
れる。第４のサブセルアレイ114が選択される時には、
その左側のPMOSセンスアンプ132がｐチャネルのブロッ
ク選択トランジスタQP41，QP42により接続され、右側の
NMOSセンスアンプ123がｎチャネルのブロック選択トラ
ンジスタQN41，QN42により接続される。
第１図には示していないが、第２図に示したように、
ビット線対にはこれらを等電位いプリチャージするため
のイコライズ回路14が設けられている。またNMOSセンス
アンプ122のノードは、I/OゲートとしてのｎチャネルMO
SトランジスタQ71，Q72を介して入出力線I/O,▲
▼に接続されている。第１図および第２図では、一例の
み示しているが、同様の構成がワード線方向に複数列配
列されて所定ビット数のコア回路を構成する。
ビット線対にはこれらを等電位いプリチャージするため
のイコライズ回路14が設けられている。またNMOSセンス
アンプ122のノードは、I/OゲートとしてのｎチャネルMO
SトランジスタQ71，Q72を介して入出力線I/O,▲
▼に接続されている。第１図および第２図では、一例の
み示しているが、同様の構成がワード線方向に複数列配
列されて所定ビット数のコア回路を構成する。
第３図に用いてこの実施例のDRAMの読み出し動作を説
明する。時刻t0において、▲▼が“L"レベルに遷
移して、DRAMチップ内部にロウ・アドレスが取り込まれ
る。このアドレスに従って例えば、サブセルアレイ112
が選択されたとする。時刻t1において、プリチャージ状
態で“L"レベルであったｐチャネルのブロック選択トラ
ンジスタのゲート入力であるブロック選択信号線SP1，S
P2，…のうちSP1のみが“H"レベルになり、ブロック選
択トランジスタQP11，QP12がオフとなってPMOSセンスア
ンプ131とその左側のサブセルアレイ111との間が切離さ
れる。同時に，プリチャージ状態において“H"レベルで
あったｎチャネルのブロック選択トランジスタのゲート
入力であるブロック選択信号線SN1，SN2，…のうちSN3
のみが“L"レベルになり、ブロック選択トランジスタQ
N31，QN32がオフとなり、NMOSセンスアンプ122は右側の
サブセルアレイ113から切離される。
明する。時刻t0において、▲▼が“L"レベルに遷
移して、DRAMチップ内部にロウ・アドレスが取り込まれ
る。このアドレスに従って例えば、サブセルアレイ112
が選択されたとする。時刻t1において、プリチャージ状
態で“L"レベルであったｐチャネルのブロック選択トラ
ンジスタのゲート入力であるブロック選択信号線SP1，S
P2，…のうちSP1のみが“H"レベルになり、ブロック選
択トランジスタQP11，QP12がオフとなってPMOSセンスア
ンプ131とその左側のサブセルアレイ111との間が切離さ
れる。同時に，プリチャージ状態において“H"レベルで
あったｎチャネルのブロック選択トランジスタのゲート
入力であるブロック選択信号線SN1，SN2，…のうちSN3
のみが“L"レベルになり、ブロック選択トランジスタQ
N31，QN32がオフとなり、NMOSセンスアンプ122は右側の
サブセルアレイ113から切離される。
次に時刻t2において、ロウ・アドレスに従って選択れ
たサブセルアレイ112内の一本のワード線WLが選択さ
れ、この選択ワード線に沿ってメモリセルのデータがビ
ット線BLに現われる。時刻t3に、NMOSセンスアンプの活
性化信号▲▼が“L"レベルに、PMOSセンスアンプ
の活性化信号SAPが“H"レベルにそれぞれ遷移すること
により、サブセルアレイ112を挟んで配置されたPMOSセ
ンスアンプ131とNMOSセンスアンプ122によってメモリセ
ル・データの増幅が行われる。
たサブセルアレイ112内の一本のワード線WLが選択さ
れ、この選択ワード線に沿ってメモリセルのデータがビ
ット線BLに現われる。時刻t3に、NMOSセンスアンプの活
性化信号▲▼が“L"レベルに、PMOSセンスアンプ
の活性化信号SAPが“H"レベルにそれぞれ遷移すること
により、サブセルアレイ112を挟んで配置されたPMOSセ
ンスアンプ131とNMOSセンスアンプ122によってメモリセ
ル・データの増幅が行われる。
その後、時刻t4で▲▼が“H"レベルに遷移する
と、時刻t5でワード線WL、時刻t6でブロック選択信号線
SP,SN、時刻t7でセンスアンプ活性化信号▲▼,SA
Pが順次リセットされる。
と、時刻t5でワード線WL、時刻t6でブロック選択信号線
SP,SN、時刻t7でセンスアンプ活性化信号▲▼,SA
Pが順次リセットされる。
第４図は、具体的にサブセルアレイ112のメモリセルM
S2の“1"データが読み出された場合につき各部の電位関
係を示している。PMOSセンスアンプ131では、活性化信
号SAPとしてVCCを与えれば、その“H"レベル側ノードは
VCCまで上昇する。ブロック選択トランジスタQP21，Q
P22はｐチャネルであるから、そのゲートに与える“L"
レベルを接地電位VSSとすれば、PMOSセンスアンプ131の
“H"レベル電位VCCは低下することなくビット線に伝達
される。従って選択ワード線WLにVCC＋ΔＶの昇圧電位
を与えることにより、メモリセルMS2には“1"データと
してVCCが確実に再書込みされる。一方、NMOSセンスア
ンプ122側では活性化信号▲▼として接地電位VSS
を用いることにより、その“L"レベル側電位はVSSとな
る。この“L"レベル電位は、ブロック選択トランジスタ
QN21，QN22がｎチャネルであるから、そのブロック選択
信号線SN2をVCCとすれば、接地電位VSSはそのままビッ
ト線に伝達される。こうしてこの実施例のセンスアンプ
方式では、“H"レベル側は電源電位VCCまで、“L"レベ
ル側はVSSまでそれぞれ確実に増幅されることになる。
S2の“1"データが読み出された場合につき各部の電位関
係を示している。PMOSセンスアンプ131では、活性化信
号SAPとしてVCCを与えれば、その“H"レベル側ノードは
VCCまで上昇する。ブロック選択トランジスタQP21，Q
P22はｐチャネルであるから、そのゲートに与える“L"
レベルを接地電位VSSとすれば、PMOSセンスアンプ131の
“H"レベル電位VCCは低下することなくビット線に伝達
される。従って選択ワード線WLにVCC＋ΔＶの昇圧電位
を与えることにより、メモリセルMS2には“1"データと
してVCCが確実に再書込みされる。一方、NMOSセンスア
ンプ122側では活性化信号▲▼として接地電位VSS
を用いることにより、その“L"レベル側電位はVSSとな
る。この“L"レベル電位は、ブロック選択トランジスタ
QN21，QN22がｎチャネルであるから、そのブロック選択
信号線SN2をVCCとすれば、接地電位VSSはそのままビッ
ト線に伝達される。こうしてこの実施例のセンスアンプ
方式では、“H"レベル側は電源電位VCCまで、“L"レベ
ル側はVSSまでそれぞれ確実に増幅されることになる。
以上のようにこの実施例によれば、NMOSセンスアンプ
のみならず、PMOSセンスアンプをも隣接する二つのサブ
セルアレイを共用させることによって、PMOSセンスアン
プをサブセルアレイ毎に設けた従来の共用センスアンプ
方式のDRAMに比べて一層チップサイズの縮小が図られ
る。なお、第１図から理解されるように、サブセルアレ
イ配列の左右両端のセンスアンプは共用とならない。従
ってセンスアンプの共用によるチップサイズの縮小とい
う効果は、サブセルアレイの数が多い程大きいことにな
る。またこの実施例によれば、ブロック選択信号線の駆
動にブートストラップ回路を用いることなく、高電位側
は電源電位まで、低電位側は接地電位まで確実に増幅す
ることができる。
のみならず、PMOSセンスアンプをも隣接する二つのサブ
セルアレイを共用させることによって、PMOSセンスアン
プをサブセルアレイ毎に設けた従来の共用センスアンプ
方式のDRAMに比べて一層チップサイズの縮小が図られ
る。なお、第１図から理解されるように、サブセルアレ
イ配列の左右両端のセンスアンプは共用とならない。従
ってセンスアンプの共用によるチップサイズの縮小とい
う効果は、サブセルアレイの数が多い程大きいことにな
る。またこの実施例によれば、ブロック選択信号線の駆
動にブートストラップ回路を用いることなく、高電位側
は電源電位まで、低電位側は接地電位まで確実に増幅す
ることができる。
ところで本発明による共有センスアンプ方式では、１
サイクル内にブロック選択信号線SN,SPのうち２本（上
記実施例ではSP2とSN2）をそれぞれ１回ずつ充放電する
ことが必要である。これは選択されるNMOSセンスアンプ
とPMOSセンスアンプがサブセルアレイを挟んで両側にあ
り、且つこれらのセンスアンプはこれを挟むサブセルア
レイで共用されるからである。このことは、第10図で説
明した従来方式に比べてブロック選択信号線を駆動する
回路で消費する電力が２倍になることを意味する。この
とき消費する電力は、ブロック選択トランジスタが全て
のビット線に接続されていることを考えると無視できな
い値になる。
サイクル内にブロック選択信号線SN,SPのうち２本（上
記実施例ではSP2とSN2）をそれぞれ１回ずつ充放電する
ことが必要である。これは選択されるNMOSセンスアンプ
とPMOSセンスアンプがサブセルアレイを挟んで両側にあ
り、且つこれらのセンスアンプはこれを挟むサブセルア
レイで共用されるからである。このことは、第10図で説
明した従来方式に比べてブロック選択信号線を駆動する
回路で消費する電力が２倍になることを意味する。この
とき消費する電力は、ブロック選択トランジスタが全て
のビット線に接続されていることを考えると無視できな
い値になる。
そこで本発明では、ブロック選択回路で消費する電力
を半減させる有効な方法を用いる。この方法は、１サイ
クルで充放電されるブロック選択信号線が２本であるこ
と、ブロック選択信号線の容量は配線容量の他大半がブ
ロック選択トランジスタのゲート容量であり、このトラ
ンジスタを全て同一サイズにすればｐチャネル用のブロ
ック選択信号線SPとｎチャネル用のブロック選択信号線
SNの容量をほぼ等しくできること、を利用する。
を半減させる有効な方法を用いる。この方法は、１サイ
クルで充放電されるブロック選択信号線が２本であるこ
と、ブロック選択信号線の容量は配線容量の他大半がブ
ロック選択トランジスタのゲート容量であり、このトラ
ンジスタを全て同一サイズにすればｐチャネル用のブロ
ック選択信号線SPとｎチャネル用のブロック選択信号線
SNの容量をほぼ等しくできること、を利用する。
第５図は、第１図のコア回路に対してそのようなブロ
ック選択回路を含めたDRAM構成を示すブロック図であ
る。ブロック選択回路15は、３種類に分類される。一つ
は、AC的に制御する必要のない両端部のブロック選択信
号線SN1，SN4に接続されたブロック選択回路151であ
る。この選択回路151は、常時ブロック選択線SN1，SN4
に“H"レベル電位を与えておけばよい。両端部のNMOSセ
ンスアンプ121，123は、他のサブセルアレイと共用され
ていないからである。二つ目は、両端部のサブセルアレ
イ111または114が選択された時に、ｐチャネルのブロッ
ク選択トランジスタをオフにするために“H"レベルに遷
移するブロック選択信号線SP2，SP3に接続されたブロッ
ク選択回路152である。三つ目は、サブセルアレイ112ま
たは113が選択された時に、ｐチャネルのブロック選択
トランジスタとｎチャネルのブロック選択トランジスタ
を同時にオフする必要のある，ブロック選択信号線S
P1，SP4，SN2，SN3に接続されたブロック選択回路153で
ある。
ック選択回路を含めたDRAM構成を示すブロック図であ
る。ブロック選択回路15は、３種類に分類される。一つ
は、AC的に制御する必要のない両端部のブロック選択信
号線SN1，SN4に接続されたブロック選択回路151であ
る。この選択回路151は、常時ブロック選択線SN1，SN4
に“H"レベル電位を与えておけばよい。両端部のNMOSセ
ンスアンプ121，123は、他のサブセルアレイと共用され
ていないからである。二つ目は、両端部のサブセルアレ
イ111または114が選択された時に、ｐチャネルのブロッ
ク選択トランジスタをオフにするために“H"レベルに遷
移するブロック選択信号線SP2，SP3に接続されたブロッ
ク選択回路152である。三つ目は、サブセルアレイ112ま
たは113が選択された時に、ｐチャネルのブロック選択
トランジスタとｎチャネルのブロック選択トランジスタ
を同時にオフする必要のある，ブロック選択信号線S
P1，SP4，SN2，SN3に接続されたブロック選択回路153で
ある。
いま、全てのブロック選択信号線の容量をＣとする。
両端部のサブセルアレイ111または114が選択された時に
動作するブロック選択回路152で流れる電荷量Q2は、１
サイクル当りQ2＝CVCCである。これに対し、サブセルア
レイ112または113が選択された時に動作するブロック選
択回路153では、相補的な出力により一方の選択信号線V
CCからVSSに、他方の選択信号線をVSSからVCCに遷移さ
せるために、この時消費される電荷量Q3は、Q3＝2CVCC
となる。つまり、３種のブロック選択回路151〜153のな
かでブロック選択回路153が充放電負荷が大きく、大き
い電流を消費することになる。
両端部のサブセルアレイ111または114が選択された時に
動作するブロック選択回路152で流れる電荷量Q2は、１
サイクル当りQ2＝CVCCである。これに対し、サブセルア
レイ112または113が選択された時に動作するブロック選
択回路153では、相補的な出力により一方の選択信号線V
CCからVSSに、他方の選択信号線をVSSからVCCに遷移さ
せるために、この時消費される電荷量Q3は、Q3＝2CVCC
となる。つまり、３種のブロック選択回路151〜153のな
かでブロック選択回路153が充放電負荷が大きく、大き
い電流を消費することになる。
これを解決するためこの実施例では、充放電負荷の大
きいブロック選択回路153として、第６図の構成を用い
る。このブロック選択回路は、２個のクロックド・イン
バータ161，162と、相補的に動作するブロック選択信号
線SNi,SPjを短絡するイコライズ用ｎチャネルMOSトラン
ジスタQEとから構成される。
きいブロック選択回路153として、第６図の構成を用い
る。このブロック選択回路は、２個のクロックド・イン
バータ161，162と、相補的に動作するブロック選択信号
線SNi,SPjを短絡するイコライズ用ｎチャネルMOSトラン
ジスタQEとから構成される。
第７図のタイミング図を用いてこのブロック選択回路
の動作を説明する。▲▼が“L"レベルに遷移して
ロウ・アドレスがDRAMチップ内に取込まれた後、このロ
ウ・アドレスに従って活性となるブロック選択回路153
ではクロックド・インバータに入力するクロックφｎが
“L"レベルになり、これによりブロック選択信号線SNi,
SPjが高インピーダンス状態（フローティング状態）に
なる。この後、ロウ・ブロック選択信号RBSnがロウ・ア
ドレスに従って“H"レベルになると同時に、同じくロウ
・アドレスに従ってイコライズ信号EQLnが“H"レベルに
なり、イコライズ信号MOSトランジスタQEがオンとなっ
て信号線SNi,SPjは短絡される。プリチャージ時に電源
電圧VCCであった信号線SNiとプリチャージ時に接地電位
VSSであった信号線SPjは、容量が等しいからこの結果電
位がほぼ、（1/2）VCCとなる。この中間電位への遷移
は、電源回路が関与せず信号線同志の間で電荷が再分配
される結果であるから、電源回路の消費電流とはならな
い。その後、イコライズ信号EQLnを“L"レベルとして信
号線SNiとSPjを切離した後、クロックφｎを“H"レベル
として、信号線SNiは“H"レベルに、信号線SPjは“L"レ
ベルにそれぞれ駆動する。従ってこの間にこのブロック
選択回路153で流れる電荷量は、 Ｃ×（1/2）VCC＝（1/2）CVCC となる。これは、一旦信号線を短絡してこれらを中間電
位に設定するということをしない従来の場合に比べて、
消費電流がほぼ、（1/2）になることを意味する。プリ
チャージ・サイクルに入った場合も、第７図に示したよ
うに、信号線SNi,SPjを一旦中間電位（1/2）VCCに設定
した後に、信号線SNiは“H"レベルに，信号線SPjは“L"
レベルにそれぞれ設定する。これにより、プリチャージ
時も同様に消費電流を抑制することができ、結果的に１
サイクルで消費される電荷量は、CVCCとなる。
の動作を説明する。▲▼が“L"レベルに遷移して
ロウ・アドレスがDRAMチップ内に取込まれた後、このロ
ウ・アドレスに従って活性となるブロック選択回路153
ではクロックド・インバータに入力するクロックφｎが
“L"レベルになり、これによりブロック選択信号線SNi,
SPjが高インピーダンス状態（フローティング状態）に
なる。この後、ロウ・ブロック選択信号RBSnがロウ・ア
ドレスに従って“H"レベルになると同時に、同じくロウ
・アドレスに従ってイコライズ信号EQLnが“H"レベルに
なり、イコライズ信号MOSトランジスタQEがオンとなっ
て信号線SNi,SPjは短絡される。プリチャージ時に電源
電圧VCCであった信号線SNiとプリチャージ時に接地電位
VSSであった信号線SPjは、容量が等しいからこの結果電
位がほぼ、（1/2）VCCとなる。この中間電位への遷移
は、電源回路が関与せず信号線同志の間で電荷が再分配
される結果であるから、電源回路の消費電流とはならな
い。その後、イコライズ信号EQLnを“L"レベルとして信
号線SNiとSPjを切離した後、クロックφｎを“H"レベル
として、信号線SNiは“H"レベルに、信号線SPjは“L"レ
ベルにそれぞれ駆動する。従ってこの間にこのブロック
選択回路153で流れる電荷量は、 Ｃ×（1/2）VCC＝（1/2）CVCC となる。これは、一旦信号線を短絡してこれらを中間電
位に設定するということをしない従来の場合に比べて、
消費電流がほぼ、（1/2）になることを意味する。プリ
チャージ・サイクルに入った場合も、第７図に示したよ
うに、信号線SNi,SPjを一旦中間電位（1/2）VCCに設定
した後に、信号線SNiは“H"レベルに，信号線SPjは“L"
レベルにそれぞれ設定する。これにより、プリチャージ
時も同様に消費電流を抑制することができ、結果的に１
サイクルで消費される電荷量は、CVCCとなる。
こうしてこの実施例によれば、ブロック選択回路の一
部を工夫することにより、いずれのサブセルアレイが選
択された場合にも消費電力を従来と変わらない値に抑制
することができる。
部を工夫することにより、いずれのサブセルアレイが選
択された場合にも消費電力を従来と変わらない値に抑制
することができる。
上記実施例では、一般的な折返しビット線構造の場合
を説明した。この様な折返しビット線構造に対し、セン
スアンプのレイアウト・ピッチを緩和する目的で変則折
返しビット線構造が提案されているが、本発明はその様
なDRAMにも適用することが可能である。以下のその実施
例を説明する。
を説明した。この様な折返しビット線構造に対し、セン
スアンプのレイアウト・ピッチを緩和する目的で変則折
返しビット線構造が提案されているが、本発明はその様
なDRAMにも適用することが可能である。以下のその実施
例を説明する。
第14図は、この実施例の前提となる変則折返しビット
線構造の基本構成である。この構成では、メモリセルア
レイ６に配設されるビット線が一本おきに対をなし、第
１のビット線対BL1，▲▼1に対して左側にセンスア
ンプ71が、第２のビット線対BL2，▲▼2に対して右
側にセンスアンプ72が、というようにセンスアンプ７は
メモリセリアレイ６の両側に分離された交互に配置され
る。この方式によれば、センスアンプ７のレイアウト・
ピッチはビット線４本分（即ち２カラム分）となるた
め、ビット線間隔が狭いものとなった場合にもセンスア
ンプのレイアウトが容易になる。
線構造の基本構成である。この構成では、メモリセルア
レイ６に配設されるビット線が一本おきに対をなし、第
１のビット線対BL1，▲▼1に対して左側にセンスア
ンプ71が、第２のビット線対BL2，▲▼2に対して右
側にセンスアンプ72が、というようにセンスアンプ７は
メモリセリアレイ６の両側に分離された交互に配置され
る。この方式によれば、センスアンプ７のレイアウト・
ピッチはビット線４本分（即ち２カラム分）となるた
め、ビット線間隔が狭いものとなった場合にもセンスア
ンプのレイアウトが容易になる。
第15図は、この様は変則折返しビット線構造のDRAMに
対して共有センスアンプ方式を適用した場合のコア回路
構成を示している。二つのサブセルアレイ61と62は、ｎ
チャネルMOSトランジスタで構成されたブロック選択ト
ランジスタQ1〜Q4を介してNMOSセンスアンプ711に接続
されている。サブセルアレイ62と63は同様に、ｎチャネ
ルのブロック選択トランジスタQ5〜Q8を介してNMOSセン
スアンプ712に接続されている。ブロック選択トランジ
スタの対（Q1，Q2），（Q3，Q4），（Q5，Q6），（Q7，
Q8）のゲートにはそれぞれブロック選択信号線SW1〜SW4
が接続され、これらの信号線SW1〜SW4の電位状態により
いずれかのサブセルアレイとNMOSセンスアンプを電気的
に接続或いは非接続とすることができるようになってい
る。一方、高電位側の増幅を行なうPMOSセンスアンプ7
21，722，…は、各サブセルアレイ61，62，…外側に一
つのサブセルアレイにつき２系列ずつ配置されている。
対して共有センスアンプ方式を適用した場合のコア回路
構成を示している。二つのサブセルアレイ61と62は、ｎ
チャネルMOSトランジスタで構成されたブロック選択ト
ランジスタQ1〜Q4を介してNMOSセンスアンプ711に接続
されている。サブセルアレイ62と63は同様に、ｎチャネ
ルのブロック選択トランジスタQ5〜Q8を介してNMOSセン
スアンプ712に接続されている。ブロック選択トランジ
スタの対（Q1，Q2），（Q3，Q4），（Q5，Q6），（Q7，
Q8）のゲートにはそれぞれブロック選択信号線SW1〜SW4
が接続され、これらの信号線SW1〜SW4の電位状態により
いずれかのサブセルアレイとNMOSセンスアンプを電気的
に接続或いは非接続とすることができるようになってい
る。一方、高電位側の増幅を行なうPMOSセンスアンプ7
21，722，…は、各サブセルアレイ61，62，…外側に一
つのサブセルアレイにつき２系列ずつ配置されている。
このDRAMの動作説明は省略するが、基本的には通常の
折返しビット線構造の従来例第10図の場合と同様であ
る。また第15図から容易に理解されるように、この構成
では第10図と同様、共有されているのはNMOSセンスアン
プのみであり、PMOSセンスアンプは共有されていない。
その理由も、先に第10図の従来例で説明したと同様であ
る。
折返しビット線構造の従来例第10図の場合と同様であ
る。また第15図から容易に理解されるように、この構成
では第10図と同様、共有されているのはNMOSセンスアン
プのみであり、PMOSセンスアンプは共有されていない。
その理由も、先に第10図の従来例で説明したと同様であ
る。
これに対し本発明の共有センスアンプ方式を適用した
実施例が、第８図である。この実施例では、メモリセル
アレイを４個のサブセルアレイ211〜214に分割してい
る。この様なサブセルアレイに対して、それぞれの両側
に２系列ずつのセンスアンプが配置されている。即ち、
第１のサブセルアレイ211の左端には、第１のビット線
対に対してNMOSセンスアンプ2211が、第１のビット線対
とは半ピッチずれた第２のビット線対に対してはNMOSセ
ンスアンプ2212が配置される。これらNMOSセンスアンプ
2211，2212と第１のサブセルアレイ211の間は、ｎチャ
ネルのブロック選択トランジスタQN11〜QN14を介して接
続される。第１のサブセルアレイ211の右側には、やは
り半ピッチずれた隣接する２対のビット線に対して２系
列のPMOSセンスアンプ2311，2312が配置される。これら
PMOSセンスアンプ2311，2312とサブセルアレイ211の間
は、ｐチャネルのブロック選択トランジスタQP21〜QP14
を介して接続される。PMOSセンスアンプ2311，2312は、
第２のサブセルアレイ212に対しても、ｐチャネルのブ
ロック選択MOSトランジスタQP21〜QP24を介して選択的
に接続されるようになっている。以下同様にして、第2,
第３のサブセルアレイ211，213の間に２系列のNMOSセン
スアンプ2221，2222が、第3,第４のサブセルアレイ2
13，214の間には２系列のPMOSセンスアンプ2321，2322
が、また第４のサブセルアレイ214の右端には２系列のN
MOSセンスアンプ2331，2332がそれぞれ配設される。図
では２カラム分のみを示しているが、これが繰返しワー
ド線方向に沿って配列形成されて所定ビット数のコア回
路を構成している。
実施例が、第８図である。この実施例では、メモリセル
アレイを４個のサブセルアレイ211〜214に分割してい
る。この様なサブセルアレイに対して、それぞれの両側
に２系列ずつのセンスアンプが配置されている。即ち、
第１のサブセルアレイ211の左端には、第１のビット線
対に対してNMOSセンスアンプ2211が、第１のビット線対
とは半ピッチずれた第２のビット線対に対してはNMOSセ
ンスアンプ2212が配置される。これらNMOSセンスアンプ
2211，2212と第１のサブセルアレイ211の間は、ｎチャ
ネルのブロック選択トランジスタQN11〜QN14を介して接
続される。第１のサブセルアレイ211の右側には、やは
り半ピッチずれた隣接する２対のビット線に対して２系
列のPMOSセンスアンプ2311，2312が配置される。これら
PMOSセンスアンプ2311，2312とサブセルアレイ211の間
は、ｐチャネルのブロック選択トランジスタQP21〜QP14
を介して接続される。PMOSセンスアンプ2311，2312は、
第２のサブセルアレイ212に対しても、ｐチャネルのブ
ロック選択MOSトランジスタQP21〜QP24を介して選択的
に接続されるようになっている。以下同様にして、第2,
第３のサブセルアレイ211，213の間に２系列のNMOSセン
スアンプ2221，2222が、第3,第４のサブセルアレイ2
13，214の間には２系列のPMOSセンスアンプ2321，2322
が、また第４のサブセルアレイ214の右端には２系列のN
MOSセンスアンプ2331，2332がそれぞれ配設される。図
では２カラム分のみを示しているが、これが繰返しワー
ド線方向に沿って配列形成されて所定ビット数のコア回
路を構成している。
第９図を用いて次にこの実施例のDRAMの動作を説明す
る。時刻t0に▲▼が“L"レベルに遷移し、DRAMチ
ップ内部にロウ・アドレスが取込まれる。このアドレス
に従って例えば、第２のサブセルアレイ212が選択され
たとすると、時刻t1において、プリチャージ状態で“L"
レベルであったｐチャネルのブロック選択MOSトランジ
スタのゲート入力であるブロック選択信号線SP1，SP2，
…のうちSP1のみが“H"レベルとなる。これにより、選
択されたサブセルアレイ212の左側のPMOSセンスアンプ2
311，2312は、サブセルアレイ211から切離される。これ
と同時に、プリチャージ時“H"レベルであったｎチャネ
ルのブロック選択MOSトランジスタのゲート入力である
ブロック選択信号線SN1，SN2，…のうちSN3のみが“L"
レベルとなり、選択されたサブセルアレイ212の右側のN
MOSセンスアンプ2221，2222がサブセルアレイ213から切
離される。そして時刻t2において、ロウ・アドレスに従
って選択サブセル212内に１本のワード線が選択され、
ビット線にメモリセル・データが現われる。更に時刻t3
にNMOSセンスアンプの活性化信号▲▼が“L"レベ
ルになり、PMOSセンスアンプの活性化信号SAPが“H"レ
ベルになることで、選択サブセルアレイを挟むNMOSセン
スアンプとPMOSセンスアンプによりセル・データの増幅
が行われる。
る。時刻t0に▲▼が“L"レベルに遷移し、DRAMチ
ップ内部にロウ・アドレスが取込まれる。このアドレス
に従って例えば、第２のサブセルアレイ212が選択され
たとすると、時刻t1において、プリチャージ状態で“L"
レベルであったｐチャネルのブロック選択MOSトランジ
スタのゲート入力であるブロック選択信号線SP1，SP2，
…のうちSP1のみが“H"レベルとなる。これにより、選
択されたサブセルアレイ212の左側のPMOSセンスアンプ2
311，2312は、サブセルアレイ211から切離される。これ
と同時に、プリチャージ時“H"レベルであったｎチャネ
ルのブロック選択MOSトランジスタのゲート入力である
ブロック選択信号線SN1，SN2，…のうちSN3のみが“L"
レベルとなり、選択されたサブセルアレイ212の右側のN
MOSセンスアンプ2221，2222がサブセルアレイ213から切
離される。そして時刻t2において、ロウ・アドレスに従
って選択サブセル212内に１本のワード線が選択され、
ビット線にメモリセル・データが現われる。更に時刻t3
にNMOSセンスアンプの活性化信号▲▼が“L"レベ
ルになり、PMOSセンスアンプの活性化信号SAPが“H"レ
ベルになることで、選択サブセルアレイを挟むNMOSセン
スアンプとPMOSセンスアンプによりセル・データの増幅
が行われる。
プリチャージ時の動作は、時刻t4に▲▼が“H"
レベルに遷移すると、時刻t5にワード線WLが、時刻t6に
ブロック選択信号SP,SNが、時刻t7にセンスアンプ活性
化信号▲▼,SAPが順にリセットされる。
レベルに遷移すると、時刻t5にワード線WLが、時刻t6に
ブロック選択信号SP,SNが、時刻t7にセンスアンプ活性
化信号▲▼,SAPが順にリセットされる。
この実施例の場合も、第１図の実施例と同様に選択さ
れたサブセルアレイのメモリセル・データは、そのサブ
セルアレイの両側の,pチャネルのブロック選択トランジ
スタを介して接続されたPMOSセンスアンプとｎチャネル
のブロック選択MOSトランジスタを介して接続されたNMO
Sとにより増幅される。従ってブートストラップ回路を
用いなくてもMOSトランジスタのしきい値電圧の影響は
受けず、高電位側は電源電位VCCまで、低電位側は接地
電位VSSまで増幅される。また、NMOSセンスアンプのみ
ならず、PMOSセンスアンプも隣接するサブセルアレイで
共用されるので、やはり先の実施例と同様にチップ・サ
イズの縮小が可能である。そしてこの実施例では、２系
列のセンスアンプが２対のビット線の範囲に一つの割合
いでレイアウトされるので、ビット線間隔が微細になっ
た場合にセンスアンプのレイアウトが容易にできという
利点を有する。
れたサブセルアレイのメモリセル・データは、そのサブ
セルアレイの両側の,pチャネルのブロック選択トランジ
スタを介して接続されたPMOSセンスアンプとｎチャネル
のブロック選択MOSトランジスタを介して接続されたNMO
Sとにより増幅される。従ってブートストラップ回路を
用いなくてもMOSトランジスタのしきい値電圧の影響は
受けず、高電位側は電源電位VCCまで、低電位側は接地
電位VSSまで増幅される。また、NMOSセンスアンプのみ
ならず、PMOSセンスアンプも隣接するサブセルアレイで
共用されるので、やはり先の実施例と同様にチップ・サ
イズの縮小が可能である。そしてこの実施例では、２系
列のセンスアンプが２対のビット線の範囲に一つの割合
いでレイアウトされるので、ビット線間隔が微細になっ
た場合にセンスアンプのレイアウトが容易にできという
利点を有する。
そしてこの実施例のDRAMに対しても、第５図〜第７図
で説明した実施例のブロック選択回路方式を適用するこ
とにより、消費電流を低減することができる。
で説明した実施例のブロック選択回路方式を適用するこ
とにより、消費電流を低減することができる。
［発明の効果］ 以上詳細に説明したように本発明によれば、新しい共
有センスアンプ方式の採用により、全チップ面積に占め
るコア回路の面積を小さくして、チップ・サイズの縮小
を可能とし、しかもブートストラップ回路を用いること
なく十分な電位振幅のセンス動作を可能にすると共に、
ブロック選択回路の工夫によりブロック選択に伴う消費
電流の効果的な低減を図ったDRAMを得ることができる。
有センスアンプ方式の採用により、全チップ面積に占め
るコア回路の面積を小さくして、チップ・サイズの縮小
を可能とし、しかもブートストラップ回路を用いること
なく十分な電位振幅のセンス動作を可能にすると共に、
ブロック選択回路の工夫によりブロック選択に伴う消費
電流の効果的な低減を図ったDRAMを得ることができる。
第１図は本発明の一実施例のDRAMのコア回路要部構成を
示す図、第２図はその具体的回路構成例を示す図、第３
図はそのDRAMの読出し動作を説明するためのタイミング
図、第４図は同じくこの実施例の効果を説明するための
読出し時の各部電位関係を示す図、第５図は同実施例の
ブロック選択回路を含むDRAM構成を示す図、第６図はそ
のブロック選択回路の具体的構成例を示す図、第７図は
そのブロック選択回路の動作を説明するためのタイミン
グ図、第８図は本発明の更に他の実施例のDRAMの要部構
成を示す図、第９図はその動作を説明するためのタイミ
ング図、第10図は従来の共有センスアンプ方式のDRAMの
コア回路要部構成を示す図、第11図はその具体的な回路
構成例を示す図、第12図はそのDRAMの動作を説明するた
めのタイミング図、第13図は従来方式でPMOSセンスアン
プを共用した場合の問題点を説明するための回路図、第
14図は従来の変則折返しビット線構造のコア回路構成例
を示す図、第15図はこれに共有センスアンプ方式を適用
した場合のコア回路構成例を示す図でアドレスう。 11…サブセルアレイ、12…NMOSセンスアンプ、13…PMOS
センスアンプ、QN11，QN12，…QN41，QN42…ｎチャネル
・ブロック選択MOSトランジスタ、QP11，QP12，…
QP41，QP42…Ｐチャネル・ブロック選択MOSトランジス
タ、15…ブロック選択回路、161，162…クロックド・イ
ンバータ、QE…イコライズ用MOSトランジスタ、21…サ
ブセルアレイ、22…NMOSセンスアンプ、23…PMOSセンス
アンプ。
示す図、第２図はその具体的回路構成例を示す図、第３
図はそのDRAMの読出し動作を説明するためのタイミング
図、第４図は同じくこの実施例の効果を説明するための
読出し時の各部電位関係を示す図、第５図は同実施例の
ブロック選択回路を含むDRAM構成を示す図、第６図はそ
のブロック選択回路の具体的構成例を示す図、第７図は
そのブロック選択回路の動作を説明するためのタイミン
グ図、第８図は本発明の更に他の実施例のDRAMの要部構
成を示す図、第９図はその動作を説明するためのタイミ
ング図、第10図は従来の共有センスアンプ方式のDRAMの
コア回路要部構成を示す図、第11図はその具体的な回路
構成例を示す図、第12図はそのDRAMの動作を説明するた
めのタイミング図、第13図は従来方式でPMOSセンスアン
プを共用した場合の問題点を説明するための回路図、第
14図は従来の変則折返しビット線構造のコア回路構成例
を示す図、第15図はこれに共有センスアンプ方式を適用
した場合のコア回路構成例を示す図でアドレスう。 11…サブセルアレイ、12…NMOSセンスアンプ、13…PMOS
センスアンプ、QN11，QN12，…QN41，QN42…ｎチャネル
・ブロック選択MOSトランジスタ、QP11，QP12，…
QP41，QP42…Ｐチャネル・ブロック選択MOSトランジス
タ、15…ブロック選択回路、161，162…クロックド・イ
ンバータ、QE…イコライズ用MOSトランジスタ、21…サ
ブセルアレイ、22…NMOSセンスアンプ、23…PMOSセンス
アンプ。
フロントページの続き (56)参考文献 特開 昭63−201992（ＪＰ，Ａ) 特開 昭63−108764（ＪＰ，Ａ) 特開 平２−126672（ＪＰ，Ａ) 特開 昭61−142593（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/407
Claims (3)
- 【請求項１】ダイナミック型メモリセルを複数個配列し
た複数のサブセルアレイが配列されるダイナミック型半
導体記憶装置において、 一つのサブセルアレイ用のダイナミック型センスアンプ
は、高電位側を増幅するPMOSセンスアンプがｐチヤネル
のブロック選択MOSトランジスタを介してそのサブセル
アレイの一方の端部に配置され、低電位側を増幅するNM
OSセンスアンプはｎチヤネルのブロック選択MOSトラン
ジスタを介してそのサブセルアレイの他方の端部に配置
され、隣接する二つのサブセルアレイ間のセンスアンプ
はこれら二つのサブセルアレイで共用され、かつ 前記ｐチャネルのブロック選択MOSトランジスタとｎチ
ャネルのブロック選択MOSトランジスタを駆動するため
の相補出力信号を生成するブロック選択回路が設けら
れ、このブロック選択回路は相補信号線を駆動する直前
に、これらの相補信号線を一旦フローテイング状態とし
た後に短絡する動作を行うイコライズ回路を有すること
を特徴とするダイナミック型半導体記憶装置。 - 【請求項２】一つのサブセルアレイが選択された時、そ
のサブセルアレイの両側のNMOSセンスアンプとPMOSセン
スアンプはそれぞれ、選択されたサブセルアレイに隣接
する二つのサブセルアレイとの間の各ブロック選択MOS
トランジスタをオフにすることにより、これら二つのサ
ブセルアレイから切離されることを特徴とする請求項１
記載のダイナミック型半導体記憶装置。 - 【請求項３】ダイナミック型メモリセルを複数個配列し
た複数のサブセルアレイが配列され、これらのサブセル
アレイが接続される複数本のビット線のうち、任意の２
本が対をなしてメモリセルアレイの両側に配置されるセ
ンスアンプに接続される折り返しビット線構造を有する
ダイナミック型半導体記憶装置において、 一つのサブセルアレイ用のダイナミック型センスアンプ
は、高電位側を増幅するPMOSセンスアンプがｐチャネル
のブロック選択MOSトランジスタを介してそのサブセル
アレイの一方の端部に配置され、低電位側を増幅するNM
OSセンスアンプはｎチャネルのブロック選択MOSトラン
ジスタを介してそのサブセルアレイの他方の端部に配置
され、隣接する二つのサブセルアレイ間のセンスアンプ
はこれら二つのサブセルアレイで共用され、 前記ｐチャネルのブロック選択MOSトランジスタとｎチ
ャネルのブロック選択MOSトランジスタを駆動するため
の相補出力信号を生成するブロック選択回路が設けら
れ、このブロック選択回路は相補信号線を駆動する直前
に、これらの相補信号線を一旦フローテイング状態とし
た後に短絡する動作を行うイコライズ回路を有し、 かつ前記ビット線は隣接する２対が半ピッチずれて配置
され、PMOSセンスアンプおよびNMOSセンスアンプは、半
ピッチずれた２対のビット線に対して２系列ずつ配列さ
れることを特徴とするダイナミック型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1063807A JP2885415B2 (ja) | 1989-03-17 | 1989-03-17 | ダイナミック型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1063807A JP2885415B2 (ja) | 1989-03-17 | 1989-03-17 | ダイナミック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02244480A JPH02244480A (ja) | 1990-09-28 |
| JP2885415B2 true JP2885415B2 (ja) | 1999-04-26 |
Family
ID=13240014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1063807A Expired - Fee Related JP2885415B2 (ja) | 1989-03-17 | 1989-03-17 | ダイナミック型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2885415B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3610637B2 (ja) * | 1995-08-02 | 2005-01-19 | 富士通株式会社 | ダイナミックｒａｍ |
| KR100335119B1 (ko) * | 1999-07-21 | 2002-05-04 | 박종섭 | 불휘발성 강유전체 메모리 장치 |
-
1989
- 1989-03-17 JP JP1063807A patent/JP2885415B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02244480A (ja) | 1990-09-28 |
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Legal Events
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|---|---|---|---|
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