KR19990041459A - 반도체 메모리장치의 셀 어레이 제어장치 - Google Patents

반도체 메모리장치의 셀 어레이 제어장치 Download PDF

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Abstract

반도체 메모리 장치의 셀 어레이 제어 장치를 제어하는 제어 신호들의 규칙성을 이용함으로서 그 배선 구조가 간단해진 반도체 메모리 장치의 셀 어레이 제어 장치가 개시된다. 서로 인접한 임의의 제1 및 제2 셀 어레이들에 공유되어 제1 및 상기 제2 셀 어레이들을 제어하며, 센스 증폭단을 포함하는 이 제어 장치의 제1 신호 분리부는 제1 셀 어레이의 비트 라인 및 상보형 비트 라인들과 센스 증폭단의 연결을 제1 제어 신호에 응답하여 분리하고, 제2 신호 분리부는 제2 셀 어레이의 비트 라인 및 상보형 비트 라인들과 센스 증폭단의 연결을 제2 제어 신호에 응답하여 분리하며, 제1 등화부는 제1 제어 신호에 응답하여 제2 셀 어레이의 비트 라인 및 상보형 비트 라인들을 프리 차징하고, 제2 등화부는 제2 제어 신호에 응답하여 제1 셀 어레이의 비트 라인 및 상보형 비트 라인들을 프리 차징하며, 제어 신호 발생부는 어드레스에 응답하여 제1 제어 신호 및 제1 제어 신호와 위상이 상반되는 제2 제어 신호를 발생하는 것을 특징으로 한다. 그러므로, 반도체 메모리 장치의 배치 효율이 극대화되어 집적도가 향상될 수 있는 효과가 있다.

Description

반도체 메모리 장치의 셀 어레이 제어 장치
본 발명은 다이나믹 램(DRAM:Dynamic RAM) 또는 스테이틱 램(SRAM)등과 같은 반도체 메모리 장치에 관한 것으로서, 특히, 반도체 메모리 장치내에 존재하는 셀 어레이들을 제어하는 반도체 메모리 장치의 셀 어레이 제어 장치에 관한 것이다.
컴퓨터의 급속한 보급으로 말미암아 메모리 용량이 큰 반도체 메모리 장치의 수요가 증가하고 있다. 그러나, 이러한 반도체 메모리 장치는 크기가 한정되어 있기 때문에 반도체 메모리 장치의 데이타 저장 용량을 크게하기 위해서는 그의 집적도를 높여야 한다. 이를 위해 반도체 메모리 장치내의 소자들을 효율적으로 배치해야 할 필요가 있다.
특히, 반도체 메모리 장치내의 인접하는 셀 어레이들이 공유하는 센스 증폭기와 그 셀 어레이들간의 배치 효율을 높이는 것이 용이함에도 불구하고, 종래에는 그렇지 못하였다. 즉, 종래에는 메모리 셀 어레이를 제어하는 제어 장치내에서 후술되는 신호 분리부의 역할을 하는 분리 트랜지스터들과 등화부의 역할을 하는 등화 트랜지스터들을 제어하는 제어 신호들은 반도체 메모리 장치가 동작시 서로 상반되는 위상을 가짐에도 불구하고 별도로 존재하였고, 이러한 별도의 제어 신호를 위한 신호 전송선들이 셀 어레이 별로 존재하기 때문에 칩내의 배치 상태가 비효율적인 문제점이 있었다. 따라서, 칩의 집적도 또한 매우 낮아진다.
본 발명이 이루고자 하는 기술적 과제는, 반도체 메모리 장치의 셀 어레이 제어 장치를 제어하는 제어 신호들의 규칙성을 이용함으로서 그 배선 구조가 간단해진 반도체 메모리 장치의 셀 어레이 제어 장치를 제공하는 데 있다.
도 1은 일반적인 반도체 메모리 장치의 개략적인 블럭도이다.
도 2는 도 1에 도시된 제X 셀 어레이 장치를 설명하기 위한 본 발명에 의한 바람직한 일실시예의 회로도이다.
도 3은 도 2에 도시된 제어 신호 발생부의 일부인 제2 제어 신호 발생부의 회로도이다.
도 4는 도 2에 도시된 제어 신호 발생부의 일부인 제1 제어 신호 발생부의 회로도이다.
도 5 (a) ∼ (e)들은 도 2, 도 3 및 도 4들에 도시된 회도들 각 부의 파형도들이다.
상기 과제를 이루기 위해, 반도체 메모리 장치에 포함되는 다수개의 셀 어레이들중 서로 인접한 임의의 제1 및 제2 셀 어레이들에 공유되어 상기 제1 및 상기 제2 셀 어레이들을 제어하며, 센스 증폭단을 포함하는 본 발명에 의한 셀 어레이 제어 장치는, 상기 제1 셀 어레이의 비트 라인 및 상보형 비트 라인들과 상기 센스 증폭단의 연결을 제1 제어 신호에 응답하여 분리하는 제1 신호 분리 수단과, 상기 제2 셀 어레이의 비트 라인 및 상보형 비트 라인들과 상기 센스 증폭단의 연결을 제2 제어 신호에 응답하여 분리하는 제2 신호 분리 수단과, 상기 제1 제어 신호에 응답하여 상기 제2 셀 어레이의 상기 비트 라인 및 상기 상보형 비트 라인들을 프리 차징하는 제1 등화 수단과, 상기 제2 제어 신호에 응답하여 상기 제1 셀 어레이의 상기 비트 라인 및 상기 상보형 비트 라인들을 프리 차징하는 제2 등화 수단 및 어드레스에 응답하여 상기 제1 제어 신호 및 상기 제1 제어 신호와 위상이 상반되는 상기 제2 제어 신호를 발생하는 제어 신호 발생 수단으로 구성되는 것이 바람직하다.
이하, 본 발명에 의한 반도체 메모리 장치의 셀 어레이 제어 장치의 구성 및 동작을 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 1은 일반적인 반도체 메모리 장치의 개략적인 블럭도로서, 제1, 제2, 제3, ..., 제i, 제j, 제k, ... 제n 셀 어레이(CA:Cell Array)들(CA1, CA2, CA3, ..., CAi, CAj, CAk, ..., CAn)(4, 6, 8, ..., 10, 12, 14, ... 16) 및 제1, 제2, ... 제i, 제j, ... 및 제n-1 셀 어레이 제어 장치들(18, 20, ..., 22, 24, ... 및 26)로 구성된다.
도 1에 도시된 반도체 메모리 장치에서, 인접하는 두개의 셀 어레이당 하나의 셀 어레이 제어 장치가 공유되어 있다. 즉, 제1 셀 어레이 제어 장치(18)는 제1 및 제2 셀 어레이들(4 및 6)의 데이타 입/출력을 제어하는 역할을 하고, 제i 셀 어레이 제어 장치(22)는 제i 셀 어레이(10)와 제j 셀 어레이(12)에 공유되어 그들을 제어하는 역할을 한다.
도 2는 도 1에 도시된 제X(1≤X≤n-1) 셀 어레이 제어 장치를 설명하기 위한 본 발명에 의한 바람직한 일실시예의 회로도로서, 제X 셀 어레이(40), 제X+1 셀 어레이(42) 및 본 발명에 의한 제X 셀 어레이 제어 장치(44)로 구성된다.
도 2에 도시된 제X 셀 어레이 제어 장치(44)는 P 및 N 센스 증폭기들(80 및 82)로 구성되는 센스 증폭단(62), 제1 및 제2 신호 분리부들(60 및 64)과 제1 및 제2 등화부들(66 및 68) 및 제어 신호 발생부(70)로 구성된다. 여기서, 센스 증폭단(62)은 제X 셀 어레이(40) 및 제X+1 셀 어레이(42)와 각각 연결된 비트 라인(B/L) 및 상보형 비트 라인( )들의 레벨을 감지하고, 감지된 레벨을 증폭하여 입/출력 라인(I/O) 및 상보형 입/출력 라인( )으로 출력한다. 이를 위해, 센스 증폭단(62)은 P 및 N 센스 증폭기들(80 및 82)을 사용하고 있다.
또한, 제1 신호 분리부(60)는 제X 셀 어레이(40)의 비트 라인(B/L) 및 상보형 비트 라인( )들과 센스 증폭단(62)의 연결을 제1 제어 신호(C1)에 응답하여 분리하는 역할을 한다. 즉, 제1 NMOS 트랜지스터(N1)는 제1 제어 신호(C1)에 응답하여 턴 온 또는 턴 오프되어 비트 라인(B/L)을 P 센스 증폭기(80)에 연결 또는 차단시키며, 제2 NMOS 트랜지스터(N2)는 제1 제어 신호(C1)에 응답하여 턴 온 또는 턴 오프되어 상보형 비트 라인( )을 P 센스 증폭기(80)에 연결 또는 차단시킨다.
전술한 바와 마찬가지로, 제2 신호 분리부(64)는 제X+1 셀 어레이(42)의 비트 라인(B/L) 및 상보형 비트 라인( )들과 센스 증폭단(62)의 연결을 제2 제어 신호(C2)에 응답하여 분리하는 역할을 한다. 즉, 제3 NMOS 트랜지스터(N3)는 제2 제어 신호(C2)에 응답하여 턴 온 또는 턴 오프되어 제X+1 셀 어레이(42)의 비트 라인(B/L)을 N 센스 증폭기(82)에 연결 또는 차단시키며, 제4 NMOS 트랜지스터(N4)는 제2 제어 신호(C2)에 응답하여 턴 온 또는 턴 오프되어 제X+1 셀 어레이(42)의 상보형 비트 라인( )을 N 센스 증폭기(82)에 연결 또는 차단시킨다.
한편, 제1 및 제2 등화부들(66 및 68)은 각각 제2 및 제1 제어 신호들(C2 및 C1)에 응답하여 제X 및 제X+1 셀 어레이들(40 및 42)의 비트 라인 및 상보형 비트 라인들(B/L 및 )을 프리 차징하는 역할을 한다. 즉, 제1 등화부(66)의 제5 및 제6 NMOS 트랜지스터들(N5 및 N6)은 각각 제2 제어 신호(C2)에 응답하여 프리 차지 전위(VPR)로 제X 셀 어레이(40)의 상보형 비트 라인( ) 및 비트 라인(B/L)을 각각 프리 차지시킨다. 마찬가지로, 제2 등화부(68)의 제7 및 제8 NMOS 트랜지스터들(N7 및 N8)은 각각 제1 제어 신호(C1)에 응답하여 프리 차지 전위(VPR)로 제X+1 셀 어레이(42)의 비트 라인(B/L) 및 상보형 비트 라인( )을 각각 프리 차지시킨다.
제어 신호 발생부(70)는 디코딩된 로우(row) 어드레스(DRA:Decoded Row Address)에 응답하여 제1 제어 신호(C1) 및 제1 제어 신호(C1)와 위상이 상반되는 제2 제어 신호(C2)를 각각 발생한다. 이를 위해, 제어 신호 발생부(70)는 제1 제어 신호(C1)를 발생하는 제1 제어 신호 발생부(미도시)와 제2 제어 신호(C2)를 발생하는 제2 제어 신호 발생부(미도시)로 구성된다.
도 3은 도 2에 도시된 제2 제어 신호를 발생하는 회로도로서, NAND 게이트(100), 두개의 인버터들(102 및 104)로 구성된다.
도 4는 도 2에 도시된 제어 신호 발생부(70)의 일부인 제1 제어 신호 발생부의 회로도로서, 세개의 NMOS 트랜지스터들(MN1, MN2 및 MN3)과 다섯개의 PMOS 트랜지스터들(MP1, MP2, MP3, MP4, MP5) 및 인버터(I)로 구성된다.
도 2에 도시된 제어 신호 발생부(70)의 일부인 제2 제어 신호 발생부는 단지 출력의 위상만 반대인 것을 제외하면, 제1 제어 신호 발생부와 유사하게 구성된다.
도 5 (a) ∼ (e)들은 도 2, 도 3 및 도 4들에 도시된 회도들 각 부의 파형도들로서, 도 5 (a)는 디코딩된 로우 어드레스(DRAX, DRAX+1, DRAX+2)의 파형도를 나타내고, 도 5 (b)는 제X 셀 어레이(40)를 선택하는 제1 선택 신호(Sx)의 파형도를 나타내고, 도 5 (c)는 제X+1 셀 어레이(42)를 선택하는 제2 선택 신호(SX+1)의 파형도를 나타내고, 도 5 (d) 및 (e)들은 제1 및 2 제어 신호들(C1 및 C2)의 파형도를 각각 나타낸다.
도 3에 도시된 제2 제어 신호 발생부의 NAND 게이트(100)는 도 5 (a)에 도시된 디코딩된 로우 어드레스들(DRAx, DRAX+1및 DRAX+2)을 입력하여 반전 논리곱하고, 반전 논리곱한 결과를 인버터(102)로 출력한다. 인버터(102)는 NAND 게이트(100)의 출력을 반전하고, 반전된 도 5 (b)에 도시된 결과를 제1 선택 신호(Sx)로서 출력한다. 여기서, "고" 논리 레벨의 제1 선택 신호(Sx)에 의해 제X 셀 어레이(40)가 선택된다. 인버터(104)는 인버터(102)의 출력을 반전하고, 반전된 도 5 (e)에 도시된 결과를 제2 제어 신호(C2)로서 출력한다.
한편, 도 4에 도시된 제1 제어 신호 발생부는 도 5 (c)에 도시된 "저" 논리 레벨(L)의 제2 선택 신호(SX+1)와 도 5 (b)에 도시된 제1 선택 신호(SX)를 입력하여 도 5 (d)에 도시된 제1 제어 신호(C1)를 출력한다. 이 때, 디코딩된 로우 어드레스에 의해 도 2에 도시된 제X 셀 어레이(40)가 선택된다는 가정하에서, 도 5 (c)에 도시된 제2 선택 신호(SX+1) 및 도 5 (b)에 도시된 제1 선택 신호(SX)는 각각 "저" 논리 레벨 및 "고" 논리 레벨로서 제1 제어 신호 발생부로 입력된다.
도 4에 도시된 제1 제어 신호 발생부의 구성 및 동작을 살펴보면, 트랜지스터(MN1)는 제1 선택 신호(SX)와 연결되는 게이트, 트랜지스터(MP1)의 드레인과 접지 사이에 각각 연결되는 드레인 및 소스를 갖고, 트랜지스터(MN2)는 인버터(I)의 출력과 연결되는 게이트, 트랜지스터(MP2)의 드레인과 접지 사이에 각각 연결되는 드레인 및 소스를 갖는다. 여기서, 인버터(I)는 제1 선택 신호(SX)를 반전하여 트랜지스터(MN2)의 게이트로 출력하는 역할을 한다. 트랜지스터(MP1)는 승압 전압(Vp)과 트랜지스터(MN1)의 드레인 사이에 각각 연결되는 소스 및 드레인과 트랜지스터(MN2)의 드레인에 연결되는 게이트를 갖고, 트랜지스터(MP2)는 승압 전압(Vp)과 트랜지스터(MN2)의 드레인 사이에 각각 연결되는 소스 및 드레인과 트랜지스터(MN1)의 드레인에 연결되는 게이트를 갖는다.
한편, 트랜지스터(MN3)는 제2 선택 신호(SX+1)에 연결되는 게이트, 트랜지스터(MN4)의 드레인과 접지 사이에 각각 연결되는 드레인 및 소스를 갖는다. 트랜지스터(MP3)는 내부 전원 전압(VI)과 트랜지스터(MP4)의 소스 사이에 각각 연결되는 소스 및 드레인과 제2 선택 신호(SX+1)에 연결되는 게이트를 갖고, 트랜지스터(MP4)는 트랜지스터(MP3)의 드레인과 트랜지스터(MN3)의 드레인 사이에 각각 연결되는 소스 및 드레인과 트랜지스터(MN2)의 드레인과 연결되는 게이트를 갖는다. 트랜지스터(MP5)는 트랜지스터(MN1)의 드레인과 연결되는 게이트, 승압 전압(Vp)과 트랜지스터(MN3)의 드레인 사이에 각각 연결되는 소스 및 드레인을 갖는다.
이 때, 내부 전원 전압(VI)의 레벨과 동일한 도 5 (f)에 도시된 "고" 논리 레벨(110)을 갖는 제1 제어 신호(C1)가 잡음등에 의해 영향을 받을 경우, "저" 논리 레벨로 될 수 있기 때문에 확실하게 제1 제어 신호(C1)를 "고" 논리 레벨로 유지시킬 필요가 있다. 이를 위해, 제1 제어 신호(C1)의 "고" 논리 레벨을 내부 전원 전압(VI)의 레벨보다 높은 도 5 (d)에 도시된 승압 전압(Vp)의 레벨(112)로 상승시켜주는 역할을 트랜지스터(MP5)가 수행한다.
본 발명의 이해를 돕기 위해, 디코딩된 로우 어드레스에 의해 제X 셀 어레이(4O)가 선택되었다고 가정하면, 도 5 (b)에 도시된 제1 선택 신호(SX)가 "고" 논리 레벨로 인에이블되고, 이에 따라 도 5 (d)에 도시된 제1 제어 신호(C1)는 승압 전압(Vp)의 레벨(112)인 "고" 논리 레벨 상태로 되고, 도 5 (e)에 도시된 제2 제어 신호(C2)는 "저" 논리 레벨로 비활성화되어 제X 셀 어레이(40)의 비트 라인(B/L) 및 상보형 비트 라인( )의 레벨들이 센스 증폭단(62)에 의해 증폭된다.
이 때, 제X 셀 어레이(40)에 인접한 제X+1 셀 어레이(42)는 도 5 (c)에 도시된 "저" 논리 레벨의 제2 선택 신호(SX+1)에 의해 비활성 상태가 되고, 도 5 (e)에 도시된 제2 제어 신호(C2)는 "저" 논리 레벨로 비활성되고 또한 도 5 (d)에 도시된 제1 제어 신호(C1)는 "고" 논리 레벨로 활성화되어 있기 때문에 인접한 제X+1 셀 어레이(42)는 프리 차지 상태를 계속 유지하게 된다.
결국 전술한 본 발명에 의한 셀 어레이 제어 장치는 도 5 (e)에 도시된 하나의 제2 제어 신호(C2)에 의해 제2 신호 분리부(64) 및 제1 등화부(66)를 제어하고, 도 5 (d)에 도시된 하나의 제1 제어 신호(C1)에 의해 제1 신호 분리부(60) 및 제2 등화부(68)를 제어하기 때문에, 도 2에 도시된 프리 차지 전위 전송선(72)의 갯수가 종래에 비해 절반으로 줄어든다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 메모리 장치의 셀 어레이 제어 장치는 위상이 서로 상반되는 제어 신호들을 이용하여 배치 효율을 극대화함으로써 반도체 메모리 장치의 집적도를 상당히 향상 시킬 수 있는 잇점이 있다.

Claims (1)

  1. 반도체 메모리 장치에 포함되는 다수개의 셀 어레이들중 서로 인접한 임의의 제1 및 제2 셀 어레이들에 공유되어 상기 제1 및 상기 제2 셀 어레이들을 제어하며, 센스 증폭단을 포함하는 셀 어레이 제어 장치에 있어서,
    상기 제1 셀 어레이의 비트 라인 및 상보형 비트 라인들과 상기 센스 증폭단의 연결을 제1 제어 신호에 응답하여 분리하는 제1 신호 분리 수단;
    상기 제2 셀 어레이의 비트 라인 및 상보형 비트 라인들과 상기 센스 증폭단의 연결을 제2 제어 신호에 응답하여 분리하는 제2 신호 분리 수단;
    상기 제1 제어 신호에 응답하여 상기 제2 셀 어레이의 상기 비트 라인 및 상기 상보형 비트 라인들을 프리 차징하는 제1 등화 수단;
    상기 제2 제어 신호에 응답하여 상기 제1 셀 어레이의 상기 비트 라인 및 상기 상보형 비트 라인들을 프리 차징하는 제2 등화 수단; 및
    어드레스에 응답하여 상기 제1 제어 신호 및 상기 제1 제어 신호와 위상이 상반되는 상기 제2 제어 신호를 발생하는 제어 신호 발생 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 셀 어레이 제어 장치.
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