KR100320682B1 - 반도체 메모리 소자 - Google Patents

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Abstract

본 발명은 반도체 메모리소자를 개시한다. 이에 의하면, 센스앰프부를 공유하도록 비트라인쌍을 갖는 메모리셀 어레이부가 센스앰프부를 가운데 두고 좌, 우측에 각각 배치되고, 센스앰프부와 메모리셀어레이부 사이에 등화부 및 전송부가 배치되고, 전송부와 센스앰프부 사이에 입출력선택부가 배치된다. 또한, 전송부의 트랜지스터의 소오스와 입출력선택부의 트랜지스터의 드레인이 공유 배치한다. 전송부의 트랜지스터의 소오스와 입출력선택부의 트랜지스터의 드레인을 공유한 N+ 액티브영역을 1개의 콘택에 의해 비트라인에 전기적으로 연결한다.
따라서, 본 발명은 메모리칩 사이즈를 최소화할 수 있고, 또한 비트라인당 콘택수량을 줄여 콘택불량에 따른 불량 메모리칩의 발생율을 줄일 수 있다.

Description

반도체 메모리 소자 {semiconductor memory device}
본 발명은 반도체 메모리소자에 관한 것으로, 보다 상세하게는 메모리칩 사이즈를 최소화하고 아울러 콘택불량에 따른 불량 메모리칩의 발생율을 낮추도록 한 반도체 메모리소자에 관한 것이다.
일반적으로, 반도체 메모리의 칩 사이즈는 반도체 메모리 제품의 경쟁력을 좌우하는 매우 중요한 요소이기 때문에 칩 사이즈를 축소하는데 많은 노력을 기울여 왔다. 특히, 칩 사이즈의 축소를 위해서는 미세한 회로선폭의 구현과 최적의 회로 레이아웃 배치가 무엇보다도 중요하다고 할 수 있다.
종래의 DRAM(dynamic random access memory)과 같은 반도체 메모리의 회로도가 도 1에 도시되어 있다. 도시된 바와 같이, 비트라인쌍(BL1,/BL1)에서 제 1 센스앰프부(10)와 제 2 센스앰프부(20)가 입출력선택부(30)를 가운데 두고 좌, 우 양측에 각각 배치되고, 비트라인쌍(BL2,/BL2)에서 제 1 센스앰프부(10)와 제 2 센스앰프부(20)가 입출력선택부(30a)를 가운데 두고 좌, 우 양측에 각각 배치된다. 비트라인쌍(BL1,/BL1),(BL2,/BL2)에서 제 1 센스앰프부(10)의 좌측에 제 1 메모리셀 어레이부(60)의 선택을 제어하는 제 1 전송부(40)가 배치되고, 제 1 전송부(40)의 좌측에 각각의 비트라인쌍(BL1,/BL1),(BL2,/BL2)의 전압을 등화하는 제 1 등화부(50)가 배치되고, 제 1 등화부(50)의 좌측에 제 1 메모리셀 어레이부(60)가 배치된다. 이와 마찬가지로, 제 2 센스앰프부(20)의 우측에 제 2 메모리셀 어레이부(90)의 선택을 제어하는 제 2 전송부(70)가 배치되고, 제 2 전송부(70)의 우측에 각각의 비트라인쌍(BL1,/BL1),(BL2,/BL2)의 전압을 등화하는 제 2 등화부(80)가 배치되고, 제 2 등화부(80)의 우측에 제 2 메모리셀 어레이부(90)가 배치된다.
또한, 비트라인쌍(BL1,/BL1),(BL2,/BL2)이 각각 제 1 메모리셀 어레이부(60)로부터 제 1 전송부(40)를 거쳐 제 1 센스앰프부(10)로 횡방향으로 연장하고 아울러 제 1 센스앰프부(10)로부터 제 2 전송부(70)를 거쳐 제 2 메모리셀 어레이부(90)로 횡방향으로 연장한다. 물론, 도면에 도시되지 않았으나 워드라인들이 제 1, 2 메모리셀 어레이부(60),(90)를 종방향으로 가로지르며 연장한다. 제 1, 2 센스앰프부(10),(20)는 제 1, 2 메모리셀 어레이부(60),(90) 각각의 해당 비트라인쌍의 전압 차이를 감지하여 증폭한다.
출력선택부(30)는 제 1, 2 센스앰프부(10),(20)의 증폭된 전압을 입출력라인(IO1),(IO2),(/IO1),(/IO2)으로 선택적으로 출력한다.
한편, 설명의 편의상 도면에서 비트라인쌍(BL1,/BL1),(BL2,/BL2)에 대한 각부의 배치만이 도시된다. 실제로는 비트라인쌍(BL1,/BL1),(BL2,/BL2)의 각부에 해당하는 비트라인쌍(BL3,/BL3),(BL4,/BL4)의 각부가 도시되지 않았으나 동일하게 배치된다. 또한 비트라인쌍(BL1,/BL1),(BL2,/BL2),(BL3,/BL3),(BL4,/BL4)이 반복적으로 배치됨은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다. 이하 설명의 편의상 비트라인쌍(BL1,/BL1),(BL2,/BL2)에서는 입출력선택부를 제외하고는 각부의 구조가 동일하므로 하나의 비트라인쌍에 대한 각부를 기준으로 상세히 설명하기로 한다.
메모리셀 어레이부(60),(90)에서는 메모리셀들(도시 안됨)이 워드라인들(도시 안됨)과 비트라인의 교차점에 각각 배치된다. 등화부(50),(80)에서는 통상의 등화부를 위한 회로가 구성되며 이에 대한 설명은 생략하기로 한다.
전송부(40)에서는 트랜지스터(Q4)가 비트라인(BL1)에 연결되고, 트랜지스터(Q5)가 비트라인(/BL1)에 연결되고, 트랜지스터들(Q4),(Q5)의 게이트에 신호(PISOL)가 공통 공급된다.
이와 마찬가지로, 전송부(70)에서는 트랜지스터(Q14)가 비트라인(BL1)에 연결되고, 트랜지스터(Q15)가 비트라인(/BL1)에 연결되고, 트랜지스터들(Q14),(Q15)의 게이트에 신호(PISOR)가 공통 공급된다.
센스앰프부(10)에서는 N모스 트랜지스터(Q6)의 드레인이 비트라인(BL1)에 연결되고, N모스 트랜지스터(Q6)의 게이트가 비트라인(/BL1)에 연결된다. N모스 트랜지스터(Q7)의 드레인이 비트라인(/BL1)에 연결되고, N모스 트랜지스터(Q7)의 게이트가 비트라인(BL1)에 연결된다. 트랜지스터들(Q6),(Q7)의 소오스(S)가 공통 연결된다. 이와 마찬가지로, 센스앰프부(20)에서는 P모스 트랜지스터(Q16)의 드레인이 비트라인(BL1)에 연결되고, P모스 트랜지스터(Q16)의 게이트가 비트라인(/BL1)에 연결된다. P모스 트랜지스터(Q17)의 드레인이 비트라인(/BL1)에 연결되고, P모스 트랜지스터(Q17)의 게이트가 비트라인(BL1)에 연결된다. 트랜지스터들(Q16),(Q17)의 소오스(S)가 공통 연결된다. 트랜지스터들(Q6),(Q7)의 소오스(S)에는 센스앰프부(10)의 동작 때에 전압(Vss)이 공급된다. 트랜지스터들(Q16),(Q17)의 소오스(S)에는 센스앰프부(20)의 동작 때에 전압(Vcc)이 공급된다.
입출력선택부(30)에서는 트랜지스터(Q8)의 드레인(D)이 비트라인(BL1)에 연결되고 트랜지스터(Q8)의 소오스가 입출력라인(IO1)에 연결되고, 트랜지스터(Q9)의 드레인(D)이 비트라인(/BL1)에 연결되고 트랜지스터(Q9)의 소오스가 입출력라인(/IO1)에 연결된다. 이와 마찬가지로, 입출력선택부(30a)에서도 트랜지스터(Q18)의 드레인(D)이 비트라인(BL2)에 연결되고 트랜지스터(Q18)의 소오스가 입출력라인(IO2)에 연결되고, 트랜지스터(Q19)의 드레인(D)이 비트라인(/BL2)에 연결되고 트랜지스터(Q19)의 소오스가 입출력라인(/IO2)에 연결된다.
트랜지스터들(Q8),(Q9),(Q18),(Q19)의 게이트에 신호(IOG)가 공통 공급된다.
이와 같이 구성되는 회로도에 대한 레이아웃도는 도 2에 도시된 바와 같다. 설명의 편의상 도면에서 비트라인쌍(BL1,/BL1),(BL2,/BL2)에 대한 각부의 레이아웃도를 도시하고 있다.
실제로는 도면에 도시되지 않았으나 비트라인쌍(BL1,/BL1),(BL2,/BL2)의 각부에 해당하는 비트라인쌍(BL3,/BL3),(BL4,/BL4)의 각부도 동일하게 배치된다. 또한 도시되지 않았으나 비트라인쌍(BL1,/BL1),(BL2,/BL2),(BL3,/BL3),(BL4,/BL4)이 반복적으로 배치됨은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다. 메모리셀 어레이부는 본 발명의 요지에 관련이 적어서 레이아웃도에 도시하지 않았으나 실제로 존재함은 당연하다.
도면에 도시된 바와 같이, 센스앰프부(10)의 N모스 트랜지스터들(Q6),(Q7)을 위한 N+ 액티브영역(100), 입출력선택부(30)의 N모스 트랜지스터들(Q8),(Q9)을 위한 N+ 액티브영역들(311),(312), 입출력선택부(30a)의 N모스 트랜지스터들(Q18),(Q19)을 위한 N+ 액티브영역들(311),(312), 전송부들(40),(70)의 N모스 트랜지스터들(Q4,Q5),(Q14,Q15)을 위한 N+ 액티브영역들(400),(700) 및 등화부들(50),(80)의 N모스 트랜지스터들(Q1,Q2,Q3),(Q11,Q12,Q13)을 위한 N+ 액티브영역들(500),(800)이 원점으로 표시된다. 센스앰프부(20)의 P모스 트랜지스터들(Q16),(Q17)을 위한 P+ 액티브영역(200), 기판전압(VBB)의 공급을 위한 P+ 액티브영역들(110),(210)이 삼각점으로 표시된다.
신호들(PEQL),(PEQR),(PISOL),(PISOR)을 각각 전달하는 신호라인들
(510),(810),(410),(710)과 게이트들(120),(130),(220),(230),(320),(330)이 다결정실리콘층으로 이루어지며 경사 해칭된다. 비트라인쌍(BL1,/BL1),(BL2,/BL2)은 다결정실리콘층으로 이루어지며 일점쇄선으로 한정되고, 입출력라인들
(IO1),(IO2),(/IO1),(/IO2)이 금속층으로 이루어지며 실선으로 한정된다.
센스앰프(10),(20)의 전원라인들(140),(240)은 금속층으로 이루어지며 실선으로 한정된다.
N+ 액티브영역(100)과 P+ 액티브영역(200)은 입출력선택부(30)의 트랜지스터들(Q8),(Q9)을 위한 N+ 액티브영역들(311),(312)을 사이에 두고 좌, 우에 각각 배치되고, 또한 트랜지스터들(Q18),(Q19)을 위한 N+ 액티브영역들(311),(312)을 사이에 두고 좌, 우에 각각 배치된다. P+ 액티브영역(200)이 N웰(201) 내에 배치된다. P+ 액티브영역(110)이 종방향으로 연장하고 N+ 액티브영역(100)의 좌측에 배치된다. P+ 액티브영역(210)이 종방향으로 연장하고 N웰(201)의 우측에 배치된다. N+ 액티브영역(400)이 N+ 액티브영역(500)의 일부 우측으로부터 횡방향으로 연장하며 일체로 연결된다. N+ 액티브영역(700)이 N+ 액티브영역(800)의 일부 좌측으로부터 횡방향으로 연장하며 일체로 연결된다.
신호라인(510)은 각 비트라인쌍의 트랜지스터들(Q1),(Q2)을 위한 N+ 액티브영역(500) 사이의 채널영역을 따라 종방향으로 연장하고 아울러 트랜지스터(Q3)를 위한 N+ 액티브영역(500) 사이의 채널영역을 따라 횡방향으로 연장한다. 이와 마찬가지로, 신호라인(810)이 각 비트라인쌍의 트랜지스터들(Q11),(Q12)을 위한 N+ 액티브영역(800) 사이의 채널영역을 따라 종방향으로 연장하고 아울러트랜지스터(Q13)를 위한 N+ 액티브영역(800) 사이의 채널영역을 따라 횡방향으로 연장한다.
신호라인(410)은 각 비트라인쌍의 트랜지스터들(Q4),(Q5)을 위한 N+ 액티브영역(400) 사이의 채널영역을 따라 종방향으로 연장한다.
마찬가지로, 신호라인(710)이 각 비트라인쌍의 트랜지스터들(Q14),(Q15)를 위한 N+ 액티브영역(700) 사이의 채널영역을 따라 종방향으로 연장한다.
게이트들(130),(120)은 각 비트라인쌍의 트랜지스터들(Q7),(Q6)을 위한 N+ 액티브영역(100) 사이의 채널영역을 따라 연장한다. 게이트들(230),(220)은 각 비트라인쌍의 트랜지스터들(Q17),(Q16)을 위한 P+ 액티브영역(200) 사이의 채널영역을 따라 연장한다. 게이트(320)는 트랜지스터(Q8)를 위한 N+ 액티브영역(311)의 채널영역에서부터 트랜지스터(Q9)를 위한 N+ 액티브영역(311)의 채널영역으로 연장한다. 게이트(330)는 트랜지스터(Q18)를 위한 N+ 액티브영역(311)의 채널영역에서부터 트랜지스터(Q19)를 위한 N+ 액티브영역(311)의 채널영역으로 연장한다.
각각의 비트라인쌍(BL1,/BL1),(BL2,/BL2)은 좌측의 메모리셀 어레이부(60)로부터 시작하여 신호라인(510)을 가로질러서 트랜지스터들(Q1),(Q2)의 드레인을 위한 N+ 액티브영역(500)까지 횡방향으로 연장함과 아울러 트랜지스터들(Q1),(Q2)의 드레인을 위한 N+ 액티브영역(500)에 콘택(C1),(C2)에 의해 각각 전기적으로 연결된다. 마찬가지로, 우측의 메모리셀 어레이부(90)로부터 시작하여 신호라인(810)을 가로질러서 트랜지스터(Q11),(Q12)의 드레인을 위한 N+ 액티브영역(800)까지 횡방향으로 연장함과 아울러 트랜지스터(Q11),(Q12)의 드레인에 콘택(C11),(C12)에 의해 각각 전기적으로 연결된다.
또한, 각각의 비트라인쌍(BL1,/BL1),(BL2,/BL2)은 트랜지스터들(Q4),(Q5)의 소오스를 위한 N+ 액티브영역(400)에서부터 시작하여 N+ 액티브영역(100)과 N+ 액티브영역(311),(312), P+ 액티브영역(200) 및 P+ 액티브영역(210)을 거쳐 트랜지스터들(Q14),(Q15)의 소오스를 위한 N+ 액티브영역(700)으로 횡방향으로 연장한다. 그리고, 비트라인쌍(BL1,/BL1),(BL2,/BL2)은 트랜지스터들(Q4),(Q5)의 소오스에 콘택(C3),(C4)에 의해 전기적으로 연결되고 트랜지스터들(Q14),(Q15)의 소오스에 콘택(C13),(C14)에 의해 전기적으로 연결된다.
또한, 비트라인쌍(BL1,/BL1),(BL2,/BL2)은 부분적으로 해당 게이트들(120),(130)을 횡방향으로 가로질러서 트랜지스터(Q6),(Q7)의 드레인(D)을 위한 N+ 액티브영역(100)까지 연장하고 아울러 콘택(C5),(C6)에 의해 트랜지스터들(Q6),(Q7)의 드레인(D)에 전기적으로 연결된다.
또한, 비트라인쌍(BL1,/BL1),(BL2,/BL2)은 N+ 액티브영역(100)의 외측에서 콘택(C7),(C8)에 의해 게이트들(130),(120)에 전기적으로 연결된다. 이와 마찬가지로, 비트라인쌍(BL1,/BL1),(BL2,/BL2)은 부분적으로 해당하는 게이트들(220),(230)을 횡방향으로 가로질러서 트랜지스터들(Q16),(Q17)의 드레인(D)을 위한 P+ 액티브영역(200)까지 연장하고 아울러 콘택(C15),(C16)에 의해 트랜지스터(Q16),(Q17)의 드레인(D)에 전기적으로 연결된다. 또한, 비트라인쌍(BL1,/BL1),(BL2,/BL2)은 P+ 액티브영역(200)의 외측에서 콘택(C17),(C18)에 의해 게이트들(230),(220)에 전기적으로 연결된다. 그리고, 비트라인쌍(BL1,/BL1)은 콘택(C9),(C10)에 의해 트랜지스터(Q8),(Q9)의 드레인(D)에 전기적으로 연결되고, 비트라인쌍(BL2,/BL2)은 콘택(C9),(C10)에 의해 트랜지스터(Q18),(Q19)의 드레인(D)에 전기적으로 연결된다.
전원라인(140)은 비트라인쌍(BL1,/BL1),(BL2,/BL2)을 가로질러서 종방향으로 연장하고 아울러 트랜지스터들(Q6),(Q7)의 소오스(S)를 위한 N+ 액티브영역(100)에 콘택(C19)에 의해 전기적으로 공통 연결된다. 이와 마찬가지로, 전원라인(240)은 비트라인쌍(BL1,/BL1),(BL2,/BL2)을 가로질러서 종방향으로 연장하고 아울러 트랜지스터들(Q16),(Q17)의 소오스(S)를 위한 P+ 액티브영역(200)에 콘택(C20)에 의해 전기적으로 공통 연결된다.
입출력라인들(IO1),(IO2),(/IO1),(/IO2)이 좌측으로부터 우측으로 차례로 배선되면서 비트라인쌍(BL1,/BL1),(BL2,/BL2)을 가로질러서 종방향으로 연장한다. 또한, 입출력라인(IO1)이 비트라인쌍(BL1,/BL1)의 트랜지스터(Q8)를 위한 N+ 액티브영역(311)을 가로질러서 종방향으로 연장한다. 입출력라인(/IO1)이 비트라인쌍(BL1,/BL1)의 트랜지스터(Q9)를 위한 N+ 액티브영역(312)을 가로질러서 종방향으로 연장한다. 마찬가지로, 입출력라인(IO2)이 비트라인쌍(BL2,/BL2)의 트랜지스터(Q18)를 위한 N+ 액티브영역(311)을 가로질러서 종방향으로 연장한다. 입출력라인(/IO2)이 비트라인쌍(BL2,/BL2)의 트랜지스터(Q19)를 위한 N+ 액티브영역(312)을 가로질러서 종방향으로 연장한다. 입출력라인들(IO1),(IO2)이 콘택(C21),(C23)에 의해 트랜지스터(Q8),(Q18)의 소오스(S)에 전기적으로 연결되고, 입출력라인들(/IO1),(/IO2)이 콘택(C22),(C24)에 의해 트랜지스터(Q9),(Q19)의소오스(S)에 전기적으로 연결된다.
한편, 도면에서 편의상 게이트(320)에 신호(IOG)를 공급하는 라인은 도시하지 않았다.
그런데, 이와 같이 구성되는 종래의 레이아웃도에서는 예를 들어 하나의 비트라인쌍(BL1,/BL1)을 기준으로 볼 때 트랜지스터(Q4)의 소오스(S)와 트랜지스터(Q8)의 드레인(D)이 각각 이격하여 배치되고, 트랜지스터(Q15)의 소오스(S)와 트랜지스터(Q9)의 드레인(D)이 각각 이격하여 배치된다.
이로 인해, 트랜지스터(Q4)의 소오스(S)와 트랜지스터(Q8)의 드레인(D)은 각각의 면적을 필요하고, 트랜지스터(Q15)의 소오스(S)와 트랜지스터(Q9)의 드레인(D) 또한 각각의 면적을 필요로 한다. 따라서, 메모리칩 사이즈의 최소화를 위해 이들의 공유 배치가 절실히 요구된다.
더욱이, 트랜지스터(Q4)의 소오스(S)와 비트라인(BL1)을 전기적으로 연결하기 위해 콘택(C3)이 필요하고, 트랜지스터(Q8)의 드레인(D)과 비트라인(BL1)을 전기적으로 연결하기 위해 콘택(C9)이 필요하다. 트랜지스터(Q15)의 소오스(S)와 비트라인(/BL1)을 전기적으로 연결하기 위해 콘택(C14)이 필요하고, 트랜지스터(Q9)의 드레인(D)과 비트라인(/BL1)을 전기적으로 연결하기 위해 콘택(C10)이 필요하다. 따라서, 각 비트라인쌍의 콘택수량을 줄이기 위해 이들의 공유 배치가 절실히 요구된다.
통상, 메모리 칩의 고집적화가 이루어질수록 콘택 사이즈가 축소되어서 콘택 형성의 불량이 발생하기가 쉽고 메모리 칩의 콘택수량이 많아질수록 불량 콘택에 의한 메모리칩의 불량율이 높아진다. 이를 해결하기 위해 고비용을 투입하여 콘택공정 자체를 개선할 수도 있으나 고비용의 투입 없이도 단지 설계상의 레이아웃 개선으로 각 비트라인쌍당 콘택 수량을 줄이는 것이 바람직하다.
따라서, 본 발명의 목적은 메모리칩의 레이아웃을 변경하여 메모리칩 사이즈를 최소화하도록 한 반도체 메모리소자를 제공하는데 있다.
또한, 본 발명의 목적은 메모리칩의 레이아웃을 변경하여 콘택불량에 의한 메모리칩의 불량 발생율을 낮추도록 한 반도체 메모리소자를 제공하는데 있다.
도 1은 본 발명에 의한 종래 기술에 의한 반도체 메모리소자를 나타낸 회로도.
도 2는 도 1의 반도체 메모리소자를 나타낸 레이아웃도.
도 3은 본 발명에 의한 반도체 메모리소자를 나타낸 회로도.
도 4는 도 3의 반도체 메모리소자를 나타낸 레이아웃도.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 메모리소자는
다수개의 비트라인쌍을 갖는 제 1, 2 메모리셀 어레이부;
상기 제 1, 2 메모리셀 어레이부에 공유하도록 상기 제 1, 2 메모리셀 어레이부 사이에 배치되며 상기 제 1, 2 메모리셀 어레이부 각각의 비트라인쌍의 전압 차이를 감지하여 증폭하는 제 1, 2 센스앰프부;
상기 제 1, 2 메모리셀 어레이부와 상기 제 1, 2 센스앰프부 사이에 각각 배치되며, 상기 제 1, 2 메모리셀 어레이부의 비트라인쌍의 전압을 등화하는 제 1, 2 등화부;
상기 제 1, 2 센스앰프부와 상기 제 1, 2 등화부 사이에 각각 배치되며, 상기 제 1, 2 메모리셀 어레이부 중 어느 하나의 메모리셀 어레이부를 선택하고 그 선택된 메모리셀 어레이부의 비트라인쌍의 전압을 전송하는 제 1, 2 전송부; 그리고
상기 제 1, 2 센스앰프부와 상기 제 1, 2 전송부 사이에 각각 배치되며, 상기 제 1, 2 센스앰프부의 증폭된 전압을 입,출력라인으로 선택적으로 출력하는 제 1, 2 입출력선택부를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 전송부의 트랜지스터의 소오스와, 상기 제 1 입출력 선택부의 트랜지스터의 드레인이 공유하여 배치된다. 또한, 상기 제 2 전송부의 트랜지스터의 소오스와 상기 제 2 입출력 선택부의 트랜지스터의 드레인이 공유하여 배치된다.
따라서, 본 발명은 상기 제 1 전송부의 트랜지스터의 소오스와, 상기 제 1 입출력 선택부의 트랜지스터의 드레인을 공유하여 배치하고, 또한, 상기 제 2 전송부의 트랜지스터의 소오스와 상기 제 2 입출력 선택부의 트랜지스터의 드레인을 공유하여 배치함으로써 이들을 위한 면적을 줄여 메모리칩의 사이즈를 최소화하고, 이들과 비트라인을 전기적으로 연결하는 콘택의 수량을 줄여 콘택불량에 따른 메모리칩의 불량율을 낮춘다.
이하, 본 발명에 의한 반도체 메모리소자를 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.
도 3은 본 발명에 의한 반도체 메모리소자를 나타낸 회로도이다. 설명의 편의상 도면에서 비트라인쌍(BLi,/BLi)에 대한 각부의 배치를 도시하고 있다. 하나의 비트라인쌍(BLi,/BLi)에 대한 각부를 기준으로 상세히 설명하기로 한다.
도 3을 참조하면, 제 1 센스앰프부(10)와 제 2 센스앰프부(20)가 서로 좌, 우에 인접하여 배치된다. 제 1 센스앰프부(10)의 좌측에 제 1 전송부(40)가 배치되고, 제 1 전송부(40)의 좌측에 제 1 등화부(50)가 배치되고, 제 1 등화부(50)의 좌측에 제 1 메모리셀 어레이부(60)가 배치된다. 제 2 센스앰프부(20)의 우측에 제 2 전송부(70)가 배치되고, 제 2 전송부(70)의 우측에 제 2 등화부(80)가 배치되고, 제 2 등화부(80)의 우측에 제 2 메모리셀 어레이부(90)가 배치된다.
비트라인쌍(BLi,/BLi)에서는 제 1 입출력선택부(31)가 제 1 센스앰프부(10)와 제 1 전송부(40) 사이에 배치되고, 제 2 입출력선택부(32)가 제 2 센스앰프부(20)와 제 2 전송부(70) 사이에 배치된다. 또한, 비트라인쌍(BLi,/BLi)이 각각 제 1 메모리셀 어레이부(60)로부터 제 1 전송부(40)를 거쳐 제 1 센스앰프부(10)로 횡방향으로 연장하고 아울러 제 1 센스앰프부(10)로부터 제 2 전송부(70)를 거쳐 제 2 메모리셀 어레이부(90)로 횡방향으로 연장한다. 물론, 도면에 도시되지 않았으나 워드라인들이 제 1, 2 메모리셀 어레이부(60),(90)를 종방향으로 가로지르며 연장한다.
그리고, 제 1 입출력선택부(31)에서는 트랜지스터(Q8)의 드레인(D)과 트랜지스터(Q4)의 소오스가 전기적으로 연결되고, 이들이 비트라인(BL1)에 함께 연결되고, 트랜지스터(Q8)의 소오스가 입출력라인(IO2)에 연결된다. 제 2 입출력선택부(32)에서는 트랜지스터(Q9)의 드레인(D)과 트랜지스터(Q15)의 소오스가 전기적으로 연결되고, 이들이 비트라인(/BLi)에 함께 연결되고, 트랜지스터(Q9)의 소오스가 입출력라인(/IO2)에 연결된다. 이와 마찬가지로, 제 1 입출력선택부(31a)에서는 트랜지스터(Q18)의 드레인(D)과 트랜지스터(Q4)의 소오스가 전기적으로 연결되고, 이들이 비트라인(BLi)에 함께 연결되고, 트랜지스터(Q18)의 소오스가 입출력라인(IO1)에 연결된다. 제 2 입출력선택부(32a)에서는 트랜지스터(Q19)의 드레인(D)과 트랜지스터(Q15)의 소오스가 전기적으로 연결되고, 이들이 비트라인(/BLi)에 함께 연결되고, 트랜지스터(Q19)의 소오스가 입출력라인(/IO1)에 연결된다. 트랜지스터들(Q8),(Q9),(Q18),(Q19)의 게이트에 신호(IOG)가 공통으로 공급된다.
메모리셀 어레이부(60),(90)에서는 메모리셀들(도시 안됨)이 워드라인들(도시 안됨)과 비트라인쌍(BLi,/BLi)의 교차점에 각각 배치된다. 등화부(50),(80)에서는 통상의 등화부를 위한 회로가 구성되며 이에 대한 설명은 생략하기로 한다.
전송부(40)에서는 트랜지스터(Q4)가 비트라인(BLi)에 연결되고, 트랜지스터(Q5)가 비트라인(/BLi)에 연결되고, 트랜지스터들(Q4),(Q5)의 게이트에 신호(PISOL)가 공통 공급된다. 이와 마찬가지로, 전송부(70)에서는 트랜지스터(Q14)가 비트라인(BLi)에 연결되고, 트랜지스터(Q15)가 비트라인(/BLi)에 연결되고, 트랜지스터들(Q14),(Q15)의 게이트에 신호(PISOR)가 공통 공급된다.
센스앰프부(10)에서는 트랜지스터(Q6)의 드레인이 비트라인(BLi)에 연결되고, 트랜지스터(Q6)의 게이트가 비트라인(/BLi)에 연결된다. 트랜지스터(Q7)의 드레인이 비트라인(/BLi)에 연결되고, 트랜지스터(Q7)의 게이트가 비트라인(BLi)에연결된다. 트랜지스터들(Q6),(Q7)의 소오스(S)가 공통 연결된다. 이와 마찬가지로, 센스앰프부(20)에서는 트랜지스터(Q16)의 드레인이 비트라인(BLi)에 연결되고, 트랜지스터(Q16)의 게이트가 비트라인(/BLi)에 연결된다. 트랜지스터(Q17)의 드레인이 비트라인(/BLi)에 연결되고, 트랜지스터(Q17)의 게이트가 비트라인(BLi)에 연결된다. 트랜지스터들(Q16),(Q17)의 소오스(S)가 공통 연결된다. 트랜지스터들(Q6),(Q7)의 소오스(S)에는 센스앰프부(10)의 동작 때에 전압(Vss)이 공급된다. 트랜지스터들(Q16),(Q17)의 소오스(S)에는 센스앰프부(20)의 동작 때에 전압(Vcc)이 공급된다.
이와 같이 구성되는 회로도에 대한 레이아웃도는 도 4에 도시된 바와 같다. 설명의 편의상 도면에서 비트라인쌍(BLi,/BLi),(BLj,/BLj)에 대한 각부의 레이아웃도를 도시하고 있다.
도 4를 참조하면, 제 1 센스앰프부(10)의 N모스 트랜지스터들(Q6),(Q7)을 위한 N+ 액티브영역(100)과, 제 1 입출력선택부들(31)의 N모스 트랜지스터들(Q8),(Q18)을 위한 N+ 액티브영역(313)과, 제 2 입출력선택부들(32)의 N모스 트랜지스터들(Q9),(Q19)을 위한 N+ 액티브영역(323)과, 제 1, 2 전송부들(40),(70)의 N모스 트랜지스터들(Q4,Q5),(Q14,Q15)을 위한 N+ 액티브영역들(400),(700) 및 제 1, 2 등화부들(50),(80)의 N모스 트랜지스터들(Q1,Q2,Q3),(Q11,Q12,Q13)을 위한 N+ 액티브영역들(500),(800)이 원점으로 표시된다. 제 2 센스앰프부(20)의 P모스 트랜지스터들(Q16),(Q17)을 위한 P+액티브영역(200)과 기판전압(VBB)의 공급을 위한 P+ 액티브영역(110)이 삼각점으로 표시된다.
신호들(PEQL),(PEQR),(PISOL),(PISOR)을 각각 전달하는 신호라인들
(510),(810),(410),(710)과 게이트들(120),(130),(220),(230),(350),(360)이 경사 해칭된다. 비트라인들(BLi),(/BLi),(BLj),(/BLj)이 일점쇄선으로 한정된다. 입출력라인들(IO1),(/IO1),(IO2),(/IO2)과 센스앰프부들(10),(20)의 전원라인들
(140),(240)이 실선으로 한정된다.
N+ 액티브영역(100)과 P+ 액티브영역(200)은 서로 좌, 우에 인접하여 배치된다. P+ 액티브영역(200)이 N웰(201) 내에 배치된다. P+ 액티브영역(110)이 종방향으로 연장하고 N+ 액티브영역(100)의 좌측에 배치된다. N+ 액티브영역(500)이 메모리셀 어레이부(60)의 우측에 배치되고, N+ 액티브영역(400)이 N+ 액티브영역(500)의 우측에 배치된다. N+ 액티브영역(800)이 메모리셀 어레이부(90)의 좌측에 배치되고, N+ 액티브영역(700)이 N+ 액티브영역(800)의 좌측에 배치된다.
입력선택부(31)를 위한 N+ 액티브영역(313)이 N+ 액티브영역(400)과 P+ 액티브영역(100) 사이에 배치되고, 입력선택부(32)를 위한 N+ 액티브영역(323)이 N+ 액티브영역(700)과 P+ 액티브영역(200) 사이에 배치된다. 트랜지스터(Q8)의 드레인(D)을 위한 N+ 액티브영역(313)이 전송부(40)의 트랜지스터(Q4)의 소오스(S)를 위한 N+ 액티브영역(400)에 일체로 연결되고, 트랜지스터(Q9)의 드레인(D)을 위한 N+ 액티브영역(323)이 전송부(70)의 트랜지스터(Q14)의 소오스(S)를 위한 N+ 액티브영역(700)에 일체로 연결된다. 즉, 비트라인쌍(BLi),/BLi)의 경우, 트랜지스터들(Q8),(Q9)의 드레인(D)과 트랜지스터들(Q4),(Q14)의 소오스(S)가 공유하여 배치된다.
따라서, 본 발명은 트랜지스터(Q8),(Q9)의 드레인(D)과 트랜지스터(Q4),(Q14)의 소오스(S)를 각각 배치하는 종래에 비하여 이들의 총 면적을 축소할 수 있고 나아가 메모리칩 사이즈의 최소화를 이룩한다. 또한, 본 발명은 트랜지스터들(Q8),(Q9)의 드레인(D)과 트랜지스터들(Q4),(Q14)의 소오스(S)를 2개의 콘택에 의해 각각 해당 비트라인에 전기적으로 연결하는 종래에 비하여 이들을 1개의 콘택에 의해 해당 비트라인에 전기적으로 연결할 수 있으므로 비트라인당 콘택 수량을 줄일 수 있고 나아가 콘택 형성 불량으로 인한 메모리칩 불량율을 낮출 수 있다.
이와 마찬가지로, 비트라인쌍(BLj),(/BLj)의 경우에도 트랜지스터들
(Q18),(Q19)의 드레인(D)과 트랜지스터들(Q4),(Q14)의 소오스(S)가 공유하여 배치되므로 상술한 동일 효과가 얻어진다.
신호라인(510)은 각 비트라인쌍의 트랜지스터들(Q1),(Q2)을 위한 N+ 액티브영역(500) 사이의 채널영역을 따라 종방향으로 연장하고 아울러 트랜지스터(Q3)를 위한 N+ 액티브영역(500) 사이의 채널영역을 따라 횡방향으로 연장한다. 이와 마찬가지로, 신호라인(810)이 각 비트라인쌍의 트랜지스터들(Q11),(Q12)을 위한 N+ 액티브영역(800) 사이의 채널영역을 따라 종방향으로 연장하고 아울러 트랜지스터(Q13)를 위한 N+ 액티브영역(800) 사이의 채널영역을 따라 횡방향으로연장한다.
신호라인(410)은 각 비트라인쌍의 트랜지스터들(Q4),(Q5)을 위한 N+ 액티브영역(400) 사이의 채널영역을 따라 종방향으로 연장한다.
마찬가지로, 신호라인(710)이 각 비트라인쌍의 트랜지스터들(Q14),(Q15)을 위한 N+ 액티브영역(700) 사이의 채널영역을 따라 종방향으로 연장한다.
게이트들(130),(120)은 트랜지스터들(Q7),(Q6)을 위한 N+ 액티브영역(100) 사이의 채널영역을 따라 연장한다.
게이트들(230),(220)은 트랜지스터들(Q17),(Q16)을 위한 P+ 액티브영역(200) 사이의 채널영역을 따라 연장한다.
게이트들(350)은 각각의 트랜지스터들(Q8),(Q18)을 위한 N+ 액티브영역(313) 사이의 채널영역을 따라 연장한다.
게이트들(360)은 각각의 트랜지스터들(Q9),(Q19)을 위한 N+ 액티브영역(323) 사이의 채널영역을 따라 연장한다.
각각의 비트라인쌍(BLi,/BLi),(BLj,/BLj)은 메모리셀 어레이부(60)로부터 시작하여 신호라인(510)을 가로질러서 트랜지스터(Q1),(Q2)의 드레인을 위한 N+ 액티브영역(500)까지 횡방향으로 연장함과 아울러 트랜지스터(Q1),(Q2)의 드레인을 위한 N+ 액티브영역(500)에 콘택(C1),(C2)에 의해 각각 전기적으로 연결된다. 마찬가지로, 메모리셀 어레이부(90)로부터 시작하여 신호라인(810)을 횡방향으로 가로질러서 트랜지스터(Q11),(Q12)의 드레인을 위한 N+ 액티브영역(800)까지 연장함과 아울러 트랜지스터(Q11),(Q12)의 드레인을 위한 N+ 액티브영역(800)에콘택(C11),(C12)에 의해 각각 전기적으로 연결된다.
또한, 각각의 비트라인쌍(BLi,/BLi),(BLj,/BLj)은 트랜지스터(Q4),(Q5)의 소오스를 위한 N+ 액티브영역(400)에서부터 시작하여 N+ 액티브영역(313)과 N+ 액티브영역(100) 및 P+ 액티브영역(200)을 차례로 횡방향으로 가로질러서 트랜지스터(Q14),(Q15)의 소오스를 위한 N+ 액티브영역(700)까지 연장한다. 그리고 비트라인쌍(BLi,/BLi),(BLj,/BLj)은 트랜지스터들(Q4),(Q5)의 소오스에 콘택(C3),(C4)에 의해 전기적으로 연결되고, 트랜지스터들(Q14),(Q15)의 소오스에 콘택(C13),(14)에 의해 전기적으로 연결된다.
또한, 비트라인쌍은 부분적으로 해당 게이트들(120),(130)을 종방향으로 가로질러서 트랜지스터(Q6),(Q7)의 드레인(D)을 위한 N+ 액티브영역(100)까지 연장하고 아울러 콘택(C5),(C6)에 의해 트랜지스터들(Q6),(Q7)의 드레인(D)에 전기적으로 연결된다. 또한, 비트라인쌍은 N+ 액티브영역(100)의 외측에서 콘택(C7),(C8)에 의해 게이트들(130),(120)에 전기적으로 연결된다. 이와 마찬가지로, 비트라인쌍은 부분적으로 해당 게이트들(220),(230)을 종방향으로 가로질러서 트랜지스터들(Q16),(Q17)의 드레인(D)을 위한 P+ 액티브영역(200)까지 연장하고 아울러 콘택(C15),(C16)에 의해 트랜지스터(Q16),(Q17)의 드레인(D)에 전기적으로 연결된다. 또한, 비트라인쌍은 P+ 액티브영역(200)의 외측에서 콘택(C17),(C18)에 의해 게이트들(230),(220)에 전기적으로 연결된다.
전원라인(140)은 비트라인쌍(BLi,/BLi),(BLj,/BLj)을 가로질러서 종방향으로 연장하고 아울러 트랜지스터들(Q6),(Q7)의 소오스(S)를 위한 N+ 액티브영역(100)에콘택(C19)에 의해 전기적으로 공통 연결된다. 이와 마찬가지로, 전원라인(240)은 비트라인쌍(BLi,/BLi),(BLj,/BLj)을 가로질러서 종방향으로 연장하고 아울러 트랜지스터들(Q16),(Q17)의 드레인(D)을 위한 P+ 액티브영역(200)에 콘택(C20)에 의해 전기적으로 공통 연결된다.
입출력라인(IO1),(IO2)이 우측에서 좌측으로 나란히 배선되면서 N+ 액티브영역(313)을 가로질러서 종방향으로 연장하고, 입출력라인(/IO1),(/IO2)이 우측에서 좌측으로 나란히 배선되면서 N+ 액티브영역(323)을 가로질러서 종방향으로 연장한다. 입출력라인(IO1)이 비트라인쌍(BLi,/BLi)의 트랜지스터(Q8)의 소오스(S)에 콘택(C33)에 의해 전기적으로 연결되고, 입출력라인(/IO1)이 비트라인쌍(BLj,/BLj)의 트랜지스터(Q9)의 소오스(S)에 콘택(C34)에 의해 전기적으로 연결된다.
한편, 설명의 편의상 이해를 돕기 위하여 게이트(350),(360)에 신호(IOG)를 공급하는 라인을 도시하지 않았다.
이상에서 살펴본 바와 같이, 본 발명은 센스앰프부를 공유하도록 비트라인쌍을 갖는 메모리셀 어레이부가 센스앰프부를 가운데 두고 좌, 우측에 각각 배치되고, 센스앰프부와 메모리셀어레이부 사이에 등화부 및 전송부가 배치되고, 전송부와 센스앰프부 사이에 입출력선택부가 배치된다. 또한, 전송부의 트랜지스터의 소오스와 입출력선택부의 트랜지스터의 드레인이 공유 배치한다. 전송부의 트랜지스터의 소오스와 입출력선택부의 트랜지스터의 드레인을 공유한 N+ 액티브영역을 1개의 콘택에 의해 비트라인에 전기적으로 연결한다.
따라서, 본 발명은 메모리칩 사이즈를 최소화할 수 있고, 또한 비트라인당 콘택수량을 줄여 콘택불량에 따른 불량 메모리칩의 발생율을 줄일 수 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.

Claims (3)

  1. 다수개의 비트라인쌍을 갖는 제 1, 2 메모리셀 어레이부;
    상기 제 1, 2 메모리셀 어레이부에 공유하도록 상기 제 1, 2 메모리셀 어레이부 사이에 배치되며 상기 제 1, 2 메모리셀 어레이부 각각의 비트라인쌍의 전압 차이를 감지하여 증폭하는 제 1, 2 센스앰프부;
    상기 제 1, 2 메모리셀 어레이부와 상기 제 1, 2 센스앰프부 사이에 각각 배치되며, 상기 제 1, 2 메모리셀 어레이부의 비트라인쌍의 전압을 등화하는 제 1, 2 등화부;
    상기 제 1, 2 센스앰프부와 상기 제 1, 2 등화부 사이에 각각 배치되며, 상기 제 1, 2 메모리셀 어레이부 중 어느 하나의 메모리셀 어레이부를 선택하고 그 선택된 메모리셀 어레이부의 비트라인쌍의 전압을 전송하는 제 1, 2 전송부; 그리고
    상기 제 1, 2 센스앰프부와 상기 제 1, 2 전송부 사이에 각각 배치되며, 상기 제 1, 2 센스앰프부의 증폭된 전압을 입,출력라인으로 선택적으로 출력하는 제 1, 2 입출력선택부를 포함하는 반도체 메모리소자.
  2. 제 1 항에 있어서, 상기 제 1 전송부의 트랜지스터의 소오스와, 상기 제 1 입출력 선택부의 트랜지스터의 드레인이 공유하여 배치되는 것을 특징으로 반도체메모리소자.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 제 2 전송부의 트랜지스터의 소오스와 상기 제 2 입출력 선택부의 트랜지스터의 드레인이 공유하여 배치되는 것을 특징으로 하는 반도체 메모리소자.
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