KR100552103B1

KR100552103B1 - 센스 증폭기 및 오픈 디지트 어레이의 구조

Info

Publication number: KR100552103B1
Application number: KR1020037016091A
Authority: KR
Inventors: 존 슈렉
Original assignee: 마이크론 테크놀로지, 인크
Priority date: 2001-06-08
Filing date: 2002-06-10
Publication date: 2006-02-13
Also published as: CN1568523A; US6721221B2; KR20040041097A; JP4570356B2; JP2005503663A; AU2002312355A1; US6838337B2; CN100476988C; EP1415303A2; WO2002101748A3; WO2002101748A2; US20030031070A1; US20020186607A1

Abstract

제1 방향으로 연장하는 센스 증폭기들과 이 제1 방향에 수직인 제2 방향으로 연장하는 대응 디지트 선들을 메모리 장치에 제공하는 방법과 장치가 설명된다. 한 쌍의 상보적인 디지트 선은 다른 메모리 서브-어레이들로부터 시작한다. 이 구성은 6F**2 최소 배선폭을 갖는 메모리 어레이에 특히 유용하다.

Description

센스 증폭기 및 오픈 디지트 어레이의 구조{SENSE AMPLIFIER AND ARCHITECTURE FOR OPEN DIGIT ARRAYS}

본 발명은 일반적으로 메모리 어레이 구조를 이용하는 시스템에 관한 것이다. 보다 구체적으로, 본 발명은 개량된 센스 증폭기 구조의 시스템 및 방법에 관한 것이다.

전자 시스템은 통상 작동중인 데이터를 메모리 장치에 기억한다. 이러한 시스템의 데이터 기억 장치로서 다이나믹 랜덤 액세스 메모리(DRAM)가 널리 알려져 있다. 기본적으로, DRAM은 바이너리 형태(예를 들면, "1"이나 "0")의 데이터를 다수의 셀에 기억하는 집적회로이다. 데이터는 셀 내에 위치된 캐패시터 상의 전하로서 셀에 기억된다. 통상, 하이 논리 레벨은 전원 공급 전압과 대략 동일하고 로우 논리 레벨은 그라운드와 대략 동일하다.

종래의 DRAM 셀은 어레이로 배치되어 개개의 셀이 어드레스되고 액세스된다. 어레이는 셀의 행과 열로서 생각될 수 있다. 각 열은 열 상의 셀들을 공통 제어 신호로 상호접속시키는 워드 선(word line)을 포함한다. 마찬가지로, 각 행은 각 열에서 많아야 하나의 셀에 결합된 디지트 선(digit line)을 포함한다. 이와 같이, 워드 선과 디지트 선은 어레이의 각 셀에 개별적으로 액세스하도록 제어될 수 있다.

셀의 데이터를 독출하기 위해서, 셀의 캐패시터는 셀에 관련된 워드 선을 선택함으로써 액세스된다. 선택된 셀의 디지트 선과 한 쌍을 이루는 상보적인 디지트 선은 평형 전압으로 평형을 유지한다. 통상적으로 이 평형 전압(Veq)은 하이 Vcc 논리 레벨과 로우 Vss(통상 그라운드) 논리 레벨간의 중간이다. 따라서, 종래에는, 디지트 선들이 전원 공급 전압의 반, 즉 VCC/2로 평형을 유지한다. 워드 선이 선택된 셀에 대해 활성화될 때, 선택된 셀의 캐패시터는 기억된 전압을 디지트 선으로 방전하므로, 디지트 선 상의 전압을 변화시킨다.

도 1을 참조하면, 센스 증폭기(110)는 한 쌍의 디지트 선 상의 전압 차이를 검출하여 증폭한다. 통상적으로 센스 증폭기(110)는 n-센스 증폭기와 p-센스 증폭기 2개의 메인 구성성분을 포함한다. 도 1에 도시되는 바와 같이, n-센스 증폭기는 트랜지스터(230, 232)의 게이트가 디지트 선(102와 104 또는 106과 108)에 결합될 수 있는 교차 결합 쌍의 n-채널 트랜지스터(230, 232)를 포함한다. 따라서, 독출 작동중에, n-채널 트랜지스터(230, 232)는 디지트 선(102와 104 또는 106과 108) 상의 평형 전압에 의해 초기에 구동된다. n-센스 증폭기는 로우 디지트 선을 그라운드로 구동시키는데 사용된다. p-센스 증폭기는 교차 결합 쌍의 p-채널 트랜지스터(234, 236)를 포함하고 하이 디지트 선을 전원 공급 장치로 구동시키는데 사용된다.

어레이의 입/출력 장치, 통상적으로 n-채널 트랜지스터(240, 242)는, 예를 들면, 컴퓨터의 프로세서나 DRAM과 관련된 다른 전자 시스템으로의 통신용 입/출력 선(244, 246)으로, 선택된 셀의 디지트 선(102, 104 또는 106, 108) 상의 전압을 통과시킨다. 기입 작동중에, 선택된 셀에서의 캐패시터 상의 기억용 어레이의 입/출력 장치(240, 242)에 의해 데이터는 입/출력 선(244, 266)에서 디지트 선(102, 104, 106, 108)으로 통과된다.

종래에 메모리 장치의 각 구성성분은 집적회로의 일부로서 형성되어 있다. 집적회로의 영역을 보다 효율적으로 이용하기 위해서, 메모리 어레이는 서브-어레이들(sub-arrays)을 포함하여 서브-어레이들간에 공유되는 센스 증폭기 회로를 가질 수 있다. 이러한 메모리 장치들에서는, 통상 n-채널 트랜지스터인 격리 트랜지스터(202, 204, 206, 208)를 통해 센스 증폭기(110)에 결합된다. n-채널 격리 트랜지스터(202, 204, 206, 208)는, 종래에 공지되어 있는 바와 같이, 데이터 독출이나 기입 작동을 위한 디지트 선(106과 108 또는 102와 104)에 센스 증폭기(110)를 선택적으로 결합시키고 있다.

상기 공유되는 센스 증폭기들의 구성은 도 2에 상위 레벨로 도시되어 있고 일반적으로 인터리브된 폴디드 방식(interleaved folded scheme)이라고 부른다. 이 방식에서, 디지트 쌍(예를 들면, 2개의 디지트 선)은 인터리브되어 서브-어레이(112, 114) 내에서 서로 옆에서 움직인다. 각 디지트 쌍은 센스 증폭기(110)에 의해 독출되고 기입된 상보적인 조합 및 트루(true)를 형성한다. 디지트 선들의 각각, 예를 들면 102, 104 쌍의 예를 들면 102은, 서브-어레이의 메모리 셀에 결합되고, 각 셀은 액세스 트랜지스터를 통해 디지트 선에 접속된 캐패시터를 포함하고 있다. 도 1 및 도 2를 참조하면, 디지트 쌍(102, 104)은 한 쌍의 격리 트랜지스터(206, 208)에 의해 센스 증폭기(110)에 접속된다. 또한, 같이 선택된 증폭기(110)를 공유하는 것은 다른 서브-어레이(114)로부터의 다른 디지트 쌍(106, 108)이다. 디지트 쌍(106, 108)이 디지트 쌍(102, 104)의 검출중에 격리 트랜지스터(202, 204)에 의해 센스 증폭기(110)로부터 고립된다. 도 1에 도시되는 바와 같이, 이 고립은, 예를 들면, 센스 증폭기(110)와 디지트 쌍(106, 108)간의 한 쌍의 격리 트랜지스터(202, 204)를 오프시킴으로써 발생한다. 인터리브된 폴디드 방식은 인접한 어레이들의 4 디지트 선의 공간에 하나의 센스 증폭기가 잘 끼워넣어질 필요가 있다. 인터리브된 폴디드 디지트 선 방식은, 이러한 방식으로 일반적으로 사용되는 8F**2형 메모리 셀에 잘 이용한다. 명칭, 8F**2는 산업표준 "F 유니츠"의 용어로 각 메모리 셀이 점유하는 영역을 묘사하고 있다.

다른 공지된 메모리 셀 구성은 6F**2 셀로서 알려져 있다. 6F**2 셀은, 인터리브된 폴디드 방식에 대해서 센스 증폭기(110)가 8F**2 셀에 의해 사용되는 바와 같은 네개(4)의 디지트 선의 공간 내보다는 두개(2)의 디지트 선의 폭에 잘 끼워넣어져야 하는 점에서 8F**2 셀과 다르다. 6F**2 메모리 셀은, 도 1에 도시된 같은 센스 증폭기 레이아웃으로 이용될 수 있지만, 매우 엄격한 설계 규칙이나 추가적인 상호접속을 필요로 한다. 따라서, 6F**2 메모리 셀에 보다 적합한 보다 효율적인 센스 증폭기 방식 레이아웃이 필요하다.

본 발명은 6F**2 메모리 셀에 이용하기 위한 센스 증폭기 레이아웃에 관한 것이다. 이 레이아웃은 각 인접한 서브 어레이로부터 공급된 디지트 선들이 센스 증폭기들을 공유하지 않는 오픈 디지트 구조를 이용한다. 이 오픈 디지트 구조는 디지트 선들에 대한 센스 증폭기 길이의 수직 방위를 이용한다. 이 레이아웃에 의해, 6F**2 메모리 셀에 대해 인터리브된 폴디드 방식을 구현하는데에 있어서 복잡성을 회피하면서, 6F**2 메모리 셀을 사용하는 효율적인 메모리 어레이 시스템이 가능하다.

도 1은 공유되는 센스 증폭기들의 인터리브된 폴디드 디지트 선을 채용하는 메모리 장치의 개략도,

도 2는 인터리브된 폴디드 디지트 선 레이아웃에 따른 공유되는 센스 증폭기와 다수의 디지트 선의 도면,

도 3은 본 발명의 전형적인 실시예에 따라 제조되고 디지트 선들이 센스 증폭기의 길이와 수직으로 움직이는 오픈 디지트 어레이 센스 증폭기 구성을 포함하는 메모리 장치의 전기 개략도,

도 4는 도 3에 도시된 메모리 장치의 일부의 레이아웃도,

도 5는 본 발명의 다른 전형적인 실시예에 따른 오픈 디지트 구조를 도시하는 도면,

도 6은 본 발명의 다른 전형적인 실시예에 따른 오픈 디지트 어레이 센스 증폭기 구성을 포함하고 있는 메모리 장치를 채용하는 프로세서 시스템을 도시하는 도면,

도 7은 본 발명의 다른 전형적인 실시예에 따라 제조된 메모리 장치의 일부 의 전기 개략도,

도 8은 도 7에 도시된 메모리 장치의 일부의 레이아웃도이다.

이하, 동일한 참조부호가 동일한 구성요소를 지정하는 도면을 참조하면, 도 3은 센스 증폭기(110)(도 4에서 수평으로 움직이게 도시됨)의 길이가 디지트 선(102, 104)(도 4에 수직으로 연장하게 도시됨)의 연장 방향에 수직인 오픈 디지트 어레이 센스 증폭기 구성을 채용하는 메모리 장치(500) 회로의 개략도를 도시한다. 다수의 메모리 서브-어레이가 다수의 디지트 선을 통해 동일한 센스 증폭기(110)에 결합되어 있지 않으므로(즉, 센스 증폭기(110)가 공유되지 않으므로), 도 1 및 도 2에 도시된 종래의 구성과 달리, 격리 트랜지스터가 필요하지 않다. 도 5에 도시되는 바와 같이, 센스 증폭기(110)에 의해 수행되는 비교에 사용되는 두개의 디지트 선(102, 104)이 센스 증폭기(110)의 양측의 두개의 다른 서브 어레이로부터 취득된다. 격리 트랜지스터(202, 204, 206, 208)(도 1)는, 필요하지 않지만, 본 발명의 사상 및 범주를 벗어나지 않고 포함될 수 있다는 것을 이해하여야 한다.

도 3을 참조하면, 디지트 선(102, 104)의 균등화는 이 디지트 선들을 두개의 n-채널 트랜지스터(290, 292)의 공통 노드 COM(584)에 접속시킴으로써 달성된다. 동시에 n-채널 트랜지스터(290, 292)를 작동시키거나 비작동시키는 노드 LEQ(294)의 전압을 제어함으로써, 트랜지스터(290, 292)는 동시에 온으로 되어, 공통 노드 COM(584)에 디지트 선(102, 104)을 결합시킴으로써 이들을 균등화시킨다. 디지트 선(102, 104)이 VCC와 동일한 값으로 분리되므로, 결과의 공통 노드 COM(584)의 전위는 VCC/2이다. 전압원 DVC/2(예를 들면, VCC/2으로)는, 예를 들면, 도 3에 도시된 바와 같은 Vccp 트랜지스터(590)의 소스 전압 소자를 통해 결합되어, VCC/2로 공통 노드 COM(584)을 유지한다. 그러나, Vccp 트랜지스터(590)가 필요하지 않고, 도시된 Vccp 트랜지스터(590) 대신에 또는 이것과 조합하여 다른 소스 전압 소자들, 예를 들면 레지스터, 다수의 레지스터, 다수의 트랜지스터, 레지스터들과 트랜지스터들의 조합, 또는 다른 장치들이나 종래에 공지된 조합이 사용될 수 있다는 것을 이해하여야 한다. 이 구성의 한 이점은, 다수의 디지트 선이 부가적으로 서로 균등화 되면(예를 들면, 함께 단락되면), 다수의 디지트 선을 원하는 전압(예를 들면, VCC/2)으로 유지하는데에 하나의 소스 전압 소자(예를 들면, Vccp 트랜지스터(590))만이 필요하다는 것이다.

도 4는 설명의 편의상 단일 센스 증폭기(110)를 도시한다. 실제로는, 도 5에 도시된 바와 같이, 도 4의 다수의 회로가 메모리 장치(500)의 액세스와 제어에 사용될 수 있고, 여기서 각 회로는 선택된 워드 선 상에 하나의 데이터 비트를 독출/기입할 수 있다는 것을 이해하여야 한다. 예를 들면, 4 비트 데이터 구성으로 도 3에 도시된 유형의 네개의 센스 증폭기(110)가 제조되어 RNL_, ACT, CS, COM 및 LEQ 신호를 공유할 수 있다.

센스 증폭기(110)가 디지트 선(102, 104)과 수직으로 배치되므로, 여분의 상호접속 공간이 디지트 선(102, 104)에 평행으로 가용하게 된다. 여분의 상호접속 공간은, 제어 신호, 파워 스트래핑(power strapping), 또는 다른 장치의 로컬 상호 접속에 이용되어도 된다.

도 4는 도 3에 도시된 메모리 장치(500)의 일부(500')의 물리적 레이아웃의 탑다운도이다. 전술한 바와 같이, 이 레이아웃은 디지트 선(102, 104)의 연장 방향에 수직하게 맞춘 센스 증폭기(110)를 구비한 오프 센스 증폭기 구성을 채용하고 있다. 도 4의 회로의 센스 증폭기(110)는 도 3에 도시된 센스 증폭기(110)와 전기적으로 등가이다. 센스 증폭기(110)는, 두개의 n-채널 트랜지스터(230, 232)와 두개의 p-채널 트랜지스터(234, 236)를 포함하고, 도 4에서 수평으로 도시된 방향으로 연장하는 길이를 갖는다. 도 4에서, 디지트 선(102, 104)은 각각 상부와 하부로부터 들어가고 센스 증폭기(110)의 길이와 수직인 방향(도 4에 수직으로 도시됨)으로 움직인다. p-채널 트랜지스터(234, 236)와 n-채널 트랜지스터(230, 232)간의 상호접속(414, 410)은, 각각, 센스 증폭기(110)의 길이에 평행하고(도 4에 수평으로 도시됨) 디지트 선(102, 104)의 연장 방향에 수직인 방향으로 연장한다. 그 결과, 디지트 선(102, 104)은, 각각, 상호접속(414, 410)을 따라 다수의 장소에 접속될 수 있어, 상당한 설계 융통성의 여지가 있다. N-웰(502)은 그 안에 p-채널 트랜지스터(234, 236)의 소스/드레인 영역을 형성하는 액티브 영역(504)을 포함한다. 마찬가지로, 액티브 영역(506)은 n-채널 트랜지스터(230, 232)의 소스/드레인 영역을 형성한다. 균등화중에 디지트 선(102, 104)의 선택적인 커플링을 위한 노드 COM(예를 들면, 도 3의 노드(584))과 n-채널 트랜지스터(230, 232)의 소스/드레인 영역 사이에 트랜지스터(290, 292)가 도시되어 있다. 설명의 편의상 도 4에서는, 입/출력 장치(240, 242)(도 3) 및 소스 전압 소자, 예를 들면, Vccp 트랜지스터(590)(도 3)가 생략되어 있다.

도 7 및 도 8은 본 발명의 다른 전형적인 실시예에 따라 구성된 메모리 장치(800)를 도시한다. 도 7을 참조하면, 이 장치(800)는 두개의 n-채널 트랜지스터(230, 232) 사이에 균등화 장치(802)를 위치시킨다. 이렇게 함으로써, 이 장치는 다수의 트랜지스터(290, 292) 및 COM 노드(584)(도 4)가 균등화에 사용되는 것을 필요로 하지 않는다. 디지트 선(102, 104)은 LEQ 신호에 의해 제어되는대로 균등화 장치(802)를 통해 균등화 될 수 있다. 소스 전압 소자, 예를 들면, Vccp 트랜지스터(590)를 통해 접속된 전압원 DVC/2(예를 들면, VCC/2로)은, 도 7에 도시된 바와 같은 균등화중에 원하는 전압, 예를 들면 VCC/2로 디지트 선(102, 104)을 유지하는데에 사용될 수도 있다. 전술한 바와 같이, 이 구성의 하나의 이점은, 다수의 디지트 선이 부가적으로 서로 균등화되면(예를 들면, 함께 단락되면), 원하는 전압(예를 들면, VCC/2)으로 다수의 디지트 선을 유지하는데 하나의 소스 전압 소자(예를 들면, Vccp 트랜지스터(590))만이 필요하다는 것이다. 또한 전술한 바와 같이, Vccp 트랜지스터(590)는 소스 전압 소자에 대해 필요하지 않고, 이것은 레지스터, 다수의 레지스터, 다수의 트랜지스터, 이들의 조합, 또는 종래의 공지된 다른 소자이어도 된다.

도 8을 참조하면, 도 7에 도시된 메모리 장치(800)의 일부(800')의 물리적인 레이아웃의 탑다운도가 도시되어 있다. 도 8에 도시된 도 7의 부분(800')은, 디지트 선(102, 104), 센스 증폭기(110) 및 균등화 장치(802)를 포함한다. 균등화 장치(802)는, 디지트 선(102, 104)에 결합된 상호접속(410, 414) 사이에 위치되고, 균등화중에 디지트 선(102, 104)의 선택적인 접속을 위한 외주상의 LEQ에 결합된다. 또한, n-웰(502)은 그 안에 p-채널 트랜지스터(234, 236)의 소스/드레인 영역을 형성하는 액티브 영역(504)을 포함한다. 마찬가지로, 액티브 영역(506)은, 균등화 장치(802)에 대해서 뿐만 아니라, n-채널 트랜지스터(230, 232)의 소스/드레인 영역을 형성한다.

도 6은 도 3 내지 5 및 도 7과 도 8을 참조하여 설명되고 도시된 센스 증폭기 구성을 포함하는 RAM 장치(708)를 채용할 수 있는 간략화된 프로세서 시스템(700)을 도시한다. 프로세서 시스템(700)은, 중앙처리장치(CPU)(712), RAM 메모리 장치(708) 및 ROM 메모리 장치(710)를 포함하고, 입/출력(I/O) 장치(704, 706), 디스크 드라이브(714) 및 CD ROM 드라이브(716)도 포함할 수 있다. 상기 구성요소 모두는 버스(718)를 통해 서로 통신한다. RAM 메모리 장치(708)와 CPU(712)는 단일 칩에 함께 집적되어도 된다.

본 발명은, 6F**2 메모리 셀 구성을 갖는 어레이에 이점을 제공하는 것으로 설명되었지만, 8F**2 메모리 셀과 그 밖의 것에도 이용될 수 있다.

따라서, 상기 설명은 본 발명이 예시적이지 제한적이지 않다는 것을 의미한다는 것을 이해하여야 한다. 당해 기술분야의 숙련된 자에게는 여기서 설명되고 기술된 구조에 대해 많은 변화, 변형 및 대체가 손쉽다는 것이 명백하다. 본 발명은 설명되고 기술된 실시예의 상세한 것으로 한정되는 것으로서 간주되지 않고 첨부된 특허청구의 범위에 의해서만 한정된다.

Claims

집적회로 메모리 장치에 있어서,

기판 상에 제조되고, p-채널 및 n-채널 타입 중 하나인 제1 및 제2 트랜지스터, 상기 p-채널 및 n-채널 타입 중 다른 하나인 제3 및 제4 트랜지스터, 상기 제1 및 제3 트랜지스터를 접속시키는 제1 상호 접속선, 상기 제2 및 제4 트랜지스터를 접속시키는 제2 상호 접속선을 포함하는, 적어도 하나의 센스 증폭기;

균등화 회로; 및

상기 제1 및 제2 상호 접속선에 의해 상기 적어도 하나의 센스 증폭기에 접속된 한 쌍의 디지트 선을 포함하며,

상기 제1 및 제2 트랜지스터와 상기 균등화 회로는 상기 한 쌍의 디지트 선의 제1 측에 있고, 상기 제3 및 제4 트랜지스터는 상기 한 쌍의 디지트 선의 제2 측에 있는, 집적회로 메모리 장치.
제1항에 있어서, 상기 제3 및 제4 트랜지스터는 p-채널 트랜지스터이고 상기 제1 및 제2 트랜지스터는 n-채널 트랜지스터인 것을 특징으로 하는 집적회로 메모리 장치.
삭제
제1항에 있어서, 각기 다수의 메모리 셀을 포함하는 한 쌍의 메모리 서브-어레이를 더 포함하고, 상기 디지트 선들의 각각은 각각의 서브-어레이에 접속되어 있는 것을 특징으로 하는 집적회로 메모리 장치.
삭제
제1항에 있어서, 상기 균등화 회로는 직렬 접속점에 공통 노드를 갖는 한 쌍의 직렬 접속된 트랜지스터를 포함하고, 상기 직렬 접속된 트랜지스터들의 게이트들은 균등화 제어 신호를 수신하는 것을 특징으로 하는 집적회로 메모리 장치.
제1항에 있어서, 상기 균등화 회로는, 적어도 두 개의 트랜지스터를 포함하며, 각 트랜지스터는 두 개의 소스/드레인 영역을 가지고, 상기 균등화 회로 트랜지스터의 각각의 상기 두 개의 소스/드레인 영역 중 하나는 상기 한 쌍의 디지트 선 중 각각의 하나에 접속되며, 상기 트랜지스터들의 게이트들은 균등화 제어 신호를 수신하는 것을 특징으로 하는 집적회로 메모리 장치.
제1항에 있어서, 상기 적어도 하나의 센스 증폭기와의 데이터의 입출력을 선택적으로 제어하는 입/출력 트랜지스터를 더 포함하고, 상기 입/출력 트랜지스터는 상기 디지트 선들 중의 하나에 결합되는 것을 특징으로 하는 집적회로 메모리 장치.
제1항에 있어서, 전원 공급 전압의 대략 1/2과 동일한 전압원을 더 포함하 고, 상기 전압원은 상기 디지트 선들 중의 적어도 하나에 소스 전압 소자를 통해 결합되어 있는 것을 특징으로 하는 집적회로 메모리 장치.
제9항에 있어서, 상기 소스 전압 소자는 트랜지스터를 포함하는 것을 특징으로 하는 집적회로 메모리 장치.
제9항에 있어서, 상기 소스 전압 소자는 레지스터를 포함하는 것을 특징으로 하는 집적회로 메모리 장치.
제2항에 있어서, 상기 제3 및 제4 p-채널 트랜지스터는 공통 노드에 결합되는 것을 특징으로 하는 집적회로 메모리 장치.
제2항에 있어서, 상기 제1 및 제2 n-채널 트랜지스터는 공통 노드에 결합되는 것을 특징으로 하는 집적회로 메모리 장치.
삭제
제1항에 있어서, 다수의 메모리 서브-어레이를 더 포함하고, 상기 적어도 하나의 센스 증폭기는 상기 다수의 서브-어레이 중의 2개에 결합되고, 상기 디지트 선들의 각각은 각각의 서브-어레이에 결합됨으로써, 고립 트랜지스터의 필요성을 해소시키는 것을 특징으로 하는 집적회로 메모리 장치.
메모리 회로에 있어서,

기판 상에 제조되는 다수의 센스 증폭기로서, 각 센스 증폭기가, 한 쌍의 p-채널 트랜지스터와 제1 액티브 영역과 연관된 한 쌍의 n-채널 트랜지스터, 상기 p-채널 트랜지스터들 중 하나를 상기 n-채널 트랜지스터들 중 하나와 접속시키는 제1 상호 접속선, 상기 p-채널 트랜지스터들 중 다른 하나를 상기 n-채널 트랜지스터들 중 다른 하나와 접속시키는 제2 상호 접속선을 포함하는, 상기 다수의 센스 증폭기;

상기 제1 액티브 영역과 연관된 적어도 두 개의 n-채널 트랜지스터를 포함하는 균등화 회로; 및

상기 센스 증폭기들 각각에 결합된 한 쌍의 디지트 선으로서, 각각의 디지트 선이 상기 한 쌍의 p-채널 트랜지스터와 상기 한 쌍의 n-채널 트랜지스터 사이에서 상기 제1 및 제2 상호 접속선에 접속된, 한 쌍의 디지트 선을 포함하며,

상기 한 쌍의 p-채널 트랜지스터는 상기 한 쌍의 디지트 선의 제1 측에 있고, 상기 한 쌍의 n-채널 트랜지스터와 상기 균등화 회로는 상기 한 쌍의 디지트 선의 제2 측에 있는, 메모리 회로.
제16항에 있어서, 각기 다수의 메모리 셀을 포함하는 한 쌍의 메모리 서브-어레이를 더 포함하고, 상기 디지트 선들의 각각은 각각의 서브-어레이에 결합되어 있는 것을 특징으로 하는 메모리 회로.
삭제
제16항에 있어서, 상기 균등화 회로의 상기 적어도 두 개의 n-채널 트랜지스터는 직렬 접속 트랜지스터이고 직렬 접속점에 공통 노드를 가지며, 상기 직렬 접속된 n-채널 트랜지스터들의 게이트들은 균등화 제어 신호를 수신하는 것을 특징으로 하는 메모리 회로.
제16항에 있어서, 상기 균등화 회로의 상기 적어도 두 개의 n-채널 트랜지스터들 각각은 두 개의 소스/드레인 영역을 가지며, 상기 균등화 회로 트랜지스터들 각각의 상기 두 개의 소스/드레인 영역들 중 하나는 상기 한 쌍의 상기 디지트 선들 중 각 하나에 결합되고, 상기 트랜지스터들의 게이트들은 균등화 제어 신호를 수신하는 것을 특징으로 하는 메모리 회로.
제16항에 있어서, 상기 적어도 하나의 센스 증폭기와의 데이터의 입출력을 선택적으로 제어하는 입/출력 트랜지스터를 더 포함하고, 상기 입/출력 트랜지스터는 상기 디지트 선들 중의 하나에 결합되는 것을 특징으로 하는 메모리 회로.
제16항에 있어서, 전원 공급 전압의 대략 1/2과 동일한 전압원을 더 포함하고, 상기 전압원은 상기 디지트 선들 중의 적어도 하나에 소스 전압 소자를 통해 결합되어 있는 것을 특징으로 하는 메모리 회로.
제22항에 있어서, 상기 소스 전압 소자는 트랜지스터를 포함하는 것을 특징 으로 하는 메모리 회로.
제22항에 있어서, 상기 소스 전압 소자는 레지스터를 포함하는 것을 특징으로 하는 메모리 회로.
제16항에 있어서, 상기 한 쌍의 p-채널 트랜지스터는 공통 노드에 결합되는 것을 특징으로 하는 메모리 회로.
제16항에 있어서, 상기 한 쌍의 n-채널 트랜지스터는 공통 노드에 결합되는 것을 특징으로 하는 메모리 회로.
삭제
제16항에 있어서, 다수의 메모리 서브-어레이를 더 포함하고, 상기 적어도 하나의 센스 증폭기는 상기 다수의 서브-어레이 중의 2개에 결합되고, 상기 디지트 선들의 각각은 각각의 서브-어레이에 결합됨으로써, 고립 트랜지스터의 필요성을 해소시키는 것을 특징으로 하는 메모리 회로.
프로세서 시스템에 있어서,

프로세서; 및

상기 프로세서에 결합된 메모리 장치를 포함하고, 상기 메모리 장치는,

기판 상에 제조되고, 제1 및 제2 n-채널 트랜지스터, 제1 및 제2 p-채널 트랜지스터, 상기 제1 n-채널 및 상기 제1 p-채널 트랜지스터를 접속시키는 제1 상호 접속선, 상기 제2 n-채널 및 상기 제2 p-채널 트랜지스터를 접속시키는 제2 상호 접속선을 포함하는 적어도 하나의 센스 증폭기;

균등화 회로; 및

상기 제1 및 제2 상호 접속선에 의해 상기 적어도 하나의 센스 증폭기에 접속된 한 쌍의 디지트 선을 포함하며,

상기 제1 및 제2 n-채널 트랜지스터와 상기 균등화 회로는 상기 한 쌍의 디지트 선의 제1 측에 있고, 상기 제1 및 제2 p-채널 트랜지스터는 상기 한 쌍의 디지트 선의 제2 측에 있는, 프로세서 시스템.
삭제
제29항에 있어서, 각기 다수의 메모리 셀을 포함하는 한 쌍의 메모리 서브-어레이를 더 포함하고, 상기 디지트 선들의 각각은 각각의 서브-어레이에 접속되어 있는 것을 특징으로 하는 프로세서 시스템.
삭제
제29항에 있어서, 상기 균등화 회로는 직렬 접속점에 공통 노드를 갖는 한 쌍의 직렬 접속된 트랜지스터를 포함하고, 상기 직렬 접속된 트랜지스터들의 게이트들은 균등화 제어 신호를 수신하는 것을 특징으로 하는 프로세서 시스템.
제29항에 있어서, 상기 균등화 회로는 적어도 두 개의 트랜지스터를 포함하며, 각 트랜지스터는 두 개의 소스/드레인 영역을 가지고, 상기 균등화 회로 트랜지스터의 각각의 상기 두 개의 소스/드레인 영역 중 하나는 상기 한 쌍의 디지트 선 중 각각의 하나에 접속되며, 상기 트랜지스터들의 게이트들은 균등화 제어 신호를 수신하는 것을 특징으로 하는 프로세서 시스템.
제29항에 있어서, 상기 적어도 하나의 센스 증폭기와의 데이터의 입출력을 선택적으로 제어하는 입/출력 트랜지스터를 더 포함하고, 상기 입/출력 트랜지스터는 상기 디지트 선들 중의 하나에 결합되는 것을 특징으로 하는 프로세서 시스템.
제29항에 있어서, 전원 공급 전압의 대략 1/2과 동일한 전압원을 더 포함하고, 상기 전압원은 상기 디지트 선들 중의 적어도 하나에 소스 전압 소자를 통해 결합되어 있는 것을 특징으로 하는 프로세서 시스템.
제36항에 있어서, 상기 소스 전압 소자는 트랜지스터를 포함하는 것을 특징으로 하는 프로세서 시스템.
제36항에 있어서, 상기 소스 전압 소자는 레지스터를 포함하는 것을 특징으로 하는 프로세서 시스템.
제29항에 있어서, 상기 제1 및 제2 p-채널 트랜지스터는 공통 노드에 결합되는 것을 특징으로 하는 프로세서 시스템.
제29항에 있어서, 상기 제1 및 제2 n-채널 트랜지스터는 공통 노드에 결합되는 것을 특징으로 하는 프로세서 시스템.
삭제
제29항에 있어서, 다수의 메모리 서브-어레이를 더 포함하고, 상기 적어도 하나의 센스 증폭기는 상기 다수의 서브-어레이 중의 2개에 결합되고, 상기 디지트 선들의 각각은 각각의 서브-어레이에 결합됨으로써, 고립 트랜지스터의 필요성을 해소시키는 것을 특징으로 하는 프로세서 시스템.
집적 메모리 회로에 있어서,

프로세서와 메모리 장치를 포함하는 다이를 포함하고, 상기 메모리 장치는,

기판 상에 제조되고, 제1 및 제2 n-채널 트랜지스터, 제1 및 제2 p-채널 트랜지스터, 상기 제1 n-채널 및 상기 제1 p-채널 트랜지스터를 접속시키는 제1 상호 접속선, 상기 제2 n-채널 및 상기 제2 p-채널 트랜지스터를 접속시키는 제1 상호 접속선을 포함하는 적어도 하나의 센스 증폭기;

균등화 회로; 및

상기 제1 및 제2 상호 접속선에 의해 상기 적어도 하나의 센스 증폭기에 접속된 한 쌍의 디지트 선을 포함하며,

상기 제1 및 제2 n-채널 트랜지스터와 상기 균등화 회로는 상기 한 쌍의 디지트 선의 제1 측에 있고, 상기 제1 및 제2 p-채널 트랜지스터는 상기 한 쌍의 디지트 선의 제2 측에 있는, 집적 메모리 회로.
삭제
제43항에 있어서, 각기 다수의 메모리 셀을 포함하는 한 쌍의 메모리 서브-어레이를 더 포함하고, 상기 디지트 선들의 각각은 각각의 서브-어레이에 접속되어 있는 것을 특징으로 하는 집적 메모리 회로.
삭제
제43항에 있어서, 상기 균등화 회로는 직렬 접속점에 공통 노드를 갖는 한 쌍의 직렬 접속된 트랜지스터를 포함하고, 상기 직렬 접속된 트랜지스터들의 게이트들은 균등화 제어 신호를 수신하는 것을 특징으로 하는 집적 메모리 회로.
제43항에 있어서, 상기 균등화 회로는, 적어도 두 개의 트랜지스터를 포함하며, 각 트랜지스터는 두 개의 소스/드레인 영역을 가지고, 상기 균등화 회로 트랜지스터의 각각의 상기 두 개의 소스/드레인 영역 중 하나는 상기 한 쌍의 디지트 선 중 각각의 하나에 접속되며, 상기 트랜지스터들의 게이트들은 균등화 제어 신호를 수신하는 것을 특징으로 하는 집적 메모리 회로.
제43항에 있어서, 상기 적어도 하나의 센스 증폭기와의 데이터의 입출력을 선택적으로 제어하는 입/출력 트랜지스터를 더 포함하고, 상기 입/출력 트랜지스터는 상기 디지트 선들 중의 하나에 결합되는 것을 특징으로 하는 집적 메모리 회로.
제43항에 있어서, 전원 공급 전압의 대략 1/2과 동일한 전압원을 더 포함하고, 상기 전압원은 상기 디지트 선들 중의 적어도 하나에 소스 전압 소자를 통해 결합되어 있는 것을 특징으로 하는 집적 메모리 회로.
제50항에 있어서, 상기 소스 전압 소자는 트랜지스터를 포함하는 것을 특징으로 하는 집적 메모리 회로.
제50항에 있어서, 상기 소스 전압 소자는 레지스터를 포함하는 것을 특징으 로 하는 집적 메모리 회로.
제43항에 있어서, 상기 제1 및 제2 p-채널 트랜지스터는 공통 노드에 결합되는 것을 특징으로 하는 집적 메모리 회로.
제43항에 있어서, 상기 제1 및 제2 n-채널 트랜지스터는 공통 노드에 결합되는 것을 특징으로 하는 집적 메모리 회로.
삭제
제43항에 있어서, 다수의 메모리 서브-어레이를 더 포함하고, 상기 적어도 하나의 센스 증폭기는 상기 다수의 서브-어레이 중의 2개에 결합되고, 상기 디지트 선들의 각각은 각각의 서브-어레이에 결합됨으로써, 고립 트랜지스터의 필요성을 해소시키는 것을 특징으로 하는 집적 메모리 회로.
메모리 장치의 제조 방법에 있어서, 상기 방법은,

기판 상에 상기 메모리 장치의 메모리 셀의 전하를 나타내는 신호를 검출하기 위한 적어도 하나의 센스 증폭기를 제조하는 단계로서, 상기 제조는, p-채널 및 n-채널 타입 중 하나인 제1 및 제2 트랜지스터를 제공하는 단계, 상기 p-채널 및 n-채널 타입 중 다른 하나인 제3 및 제4 트랜지스터를 제공하는 단계, 상기 제1 및 제3 트랜지스터를 제1 상호 접속선과 접속시키는 단계, 및 상기 제2 및 제4 트랜지스터를 제2 상호 접속선과 접속시키는 단계에 의해 수행되는, 상기 제조 단계;

상기 적어도 하나의 센스 증폭기를 공통 균등화 노드에 결합시키는 단계; 및

상기 제1 및 제2 상호 접속선에 의해 상기 적어도 하나의 센스 증폭기를 한 쌍의 디지트 선에 결합시키는 단계를 포함하며,

상기 제1 및 제2 트랜지스터와 상기 균등화 노드는 상기 한 쌍의 디지트 선의 제1 측에 있고, 상기 제3 및 제4 트랜지스터는 상기 한 쌍의 디지트 선의 제2 측에 있는, 메모리 장치의 제조 방법.
제57항에 있어서, 공통 센스 증폭기를 공유하는 개별 서브-어레이들의 메모리 셀에 상기 디지트 선들의 각각을 결합시키는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 제조 방법.
삭제
제57항에 있어서, 전원 공급 전압의 대략 1/2을 상기 공통 균등화 노드로 공급하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 제조 방법.
제57항에 있어서, 직렬 접속점에서 상기 균등화 노드에 결합된 한 쌍의 직렬 접속된 트랜지스터에 상기 디지트 선들을 결합시키는 단계를 더 포함하고, 상기 직렬 접속된 트랜지스터들의 게이트들은 균등화 제어 신호를 수신하는 것을 특징으로 하는 메모리 장치의 제조 방법.
제57항에 있어서, 각 소스/드레인 영역이 상기 한 쌍의 상기 디지트 선들 중 각각 하나에 결합되어 있는 한 쌍의 소스/드레인 영역을 갖는 균등화 트랜지스터에 상기 디지트 선들을 결합시키는 단계를 더 포함하고, 상기 균등화 트랜지스터의 게이트는 균등화 제어 신호를 수신하는 것을 특징으로 하는 메모리 장치의 제조 방법.
제57항에 있어서, 상기 적어도 하나의 센스 증폭기와의 입출력을 선택적으로 제어하는 입/출력 트랜지스터에 상기 디지트 선들을 결합시키는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 제조 방법.
제57항에 있어서, 상기 한 쌍의 p-채널 트랜지스터를 공통 노드에 결합시키는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 제조 방법.
제57항에 있어서, 상기 한 쌍의 n-채널 트랜지스터를 공통 노드에 결합시키는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 제조 방법.
제57항에 있어서, 다수의 메모리 서브-어레이 중의 두개의 메모리 서브-어레이에 상기 적어도 하나의 센스 증폭기를 결합시키는 단계를 더 포함하고, 상기 디지트 선들의 각각은 각각의 서브-어레이에 결합되는 것을 특징으로 하는 메모리 장치의 제조 방법.
메모리 회로에 있어서,

기판 상에 제조되고, 각각이, 두 개의 p-채널 트랜지스터와 두 개의 n-채널 트랜지스터, 상기 p-채널 트랜지스터들 중 하나의 게이트를 상기 n-채널 트랜지스터들 중 하나의 게이트와 접속시키며 실질적으로 직선형인 제1 상호 접속선, 상기 p-채널 트랜지스터들 중 다른 하나의 게이트를 상기 n-채널 트랜지스터들 중 다른 하나의 게이트와 접속시키며 실질적으로 직선형인 제2 상호 접속선을 포함하는, 다수의 센스 증폭기;

상기 센스 증폭기들 각각에 결합된 한 쌍의 디지트 선을 포함하며,

상기 두 개의 p-채널 트랜지스터는 상기 한 쌍의 디지트 선의 제1 측에 있고, 상기 두 개의 n-채널 트랜지스트는 상기 한 쌍의 디지트 선의 제2 측에 있으며, 상기 한 쌍의 디지트 선은 각각의 상호 접속선들과 수직으로 결합되는, 메모리 회로.
제67항에 있어서, 상기 한 쌍의 디지트 선을 균등화시키기 위한 균등화 회로를 더 포함하는, 메모리 회로.
제68항에 있어서, 상기 균등화 회로는, 직렬 접속점에서 공통 노드를 갖는 한 쌍의 직렬 접속된 트랜지스터를 포함하며, 상기 직렬 접속된 트랜지스터들의 게이트들은 균등화 제어 신호를 수신하는, 메모리 회로.
제68항에 있어서, 상기 균등화 회로의 상기 한 쌍의 트랜지스터는 n-채널 트랜지스터인, 메모리 회로.
제67항에 있어서, 상기 균등화 회로의 상기 한 쌍의 트랜지스터는 그 각각의 게이트들이, 상기 센스 증폭기의 상기 두 개의 n-채널 트랜지스터들의 게이트들에 수직으로 배치되는, 메모리 회로.
제68항에 있어서, 상기 균등화 회로는, 상기 센스 증폭기에 결합된 상기 한 쌍의 디지트 선의 상기 제1 측에 있는, 메모리 회로.
집적회로 메모리 장치를 제조하는 방법으로서, 상기 방법은,

기판 상에 상기 메모리 장치의 메모리 셀의 전하를 나타내는 신호를 검출하기 위한 적어도 하나의 센스 증폭기를 제조하는 단계로서, 상기 제조는, 두 개의 p-채널 트랜지스터와 두 개의 n-채널 트랜지스터를 제공하는 단계, 상기 p-채널 트랜지스터들 중 하나의 게이트와 상기 n-채널 틀내지스터들 중 하나의 게이트를 실질적으로 직선형인 제1 상호 접속선으로 접속시키는 단계, 상기 p-채널 트랜지스터들 중 다른 하나의 게이트와 상기 n-채널 틀내지스터들 중 다른 하나의 게이트를 실질적으로 직선형인 제2 상호 접속선으로 접속시키는 단계에 의해 수행되는, 상기 제조 단계;

한 쌍의 디지트 선을 상기 적어도 하나의 센스 증폭기에 결합시키는 단계를 포함하며,

상기 두 개의 p-채널 트랜지스터는 상기 한 쌍의 디지트 선의 제1 측에 있고, 상기 두 개의 n-채널 트랜지스터는 상기 한 쌍의 디지트 선의 제2 측에 있으며, 상기 한 쌍의 디지트 선은 각각의 상호 접속선들에 수직으로 결합되는, 집적회로 메모리 장치의 제조 방법.
제73항에 있어서, 공통 센스 증폭기를 공유하는 개별 서브-어레이들의 메모리 셀에 상기 디지트 선들의 각각을 결합시키는 단계를 더 포함하는, 집적회로 메모리 장치의 제조 방법.
제73항에 있어서, 상기 디지트 선들을 공통 균등화 노드에 결합시키는 단계를 더 포함하는, 집적회로 메모리 장치의 제조 방법.
제75항에 있어서, 전원 공급 전압의 대략 1/2을 상기 공통 균등화 노드로 공급하는 단계를 더 포함하는, 집적회로 메모리 장치의 제조 방법.
제73항에 있어서, 직렬 접속점에 공통 균등화 노드를 갖는 한 쌍의 직렬 접속된 트랜지스터에 상기 디지트 선들을 결합시키는 단계를 더 포함하고, 상기 직렬 접속된 트랜지스터들의 게이트들은 균등화 제어 신호를 수신하는, 집적회로 메모리 장치의 제조 방법.
제77항에 있어서, 상기 직렬 접속된 트랜지스터는 n-채널 트랜지스터인, 집적회로 메모리 장치의 제조 방법.
제78항에 있어서, 상기 직렬 접속된 트랜지스터들은 상기 디지트 선들에 결합되어 있고, 상기 직렬 접속된 트랜지스터들의 상기 게이트들은 상기 센스 증폭기의 상기 두 개의 n-채널 트랜지스터들의 게이트들에 수직으로 결합되는, 집적회로 메모리 장치의 제조 방법.
제73항에 있어서, 한 쌍의 소스/드레인 영역을 갖는 균등화 트랜지스터에 상기 디지트 선들을 결합시키는 단계를 더 포함하며, 각 소스/드레인 영역은 상기 한 쌍의 디지트 선의 각 하나에 결합되고, 상기 균등화 트랜지스터의 게이트는 균등화 제어 신호를 수신하는, 집적회로 메모리 장치의 제조 방법.
제73항에 있어서, 상기 적어도 하나의 센스 증폭기와의 데이터의 입출력을 선택적으로 제어하는 입/출력 트랜지스터에 상기 디지트 선들을 결합시키는 단계를 더 포함하는, 집적회로 메모리 장치의 제조 방법.
제73항에 있어서, 상기 한 쌍의 p-채널 트랜지스터를 공통 노드에서 결합시키는 단계를 더 포함하는, 집적회로 메모리 장치의 제조 방법.
제73항에 있어서, 상기 한 쌍의 n-채널 트랜지스터를 공통 노드에서 결합시키는 단계를 더 포함하는, 집적회로 메모리 장치의 제조 방법.
제73항에 있어서, 다수의 메모리 서브-어레이들 중 두 개의 메모리 서브-어레이들에 상기 적어도 하나의 센스 증폭기를 결합시키는 단계를 더 포함하며, 상기 디지트 선들 각각은 각각의 서브-어레이에 결합되는, 집적회로 메모리 장치의 제조 방법.