KR20040041097A - 센스 증폭기 및 오픈 디지트 어레이의 구조 - Google Patents
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Description
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- 집적회로 메모리 장치에 있어서,기판 상에 제조되고 제1 쌍의 트랜지스터와 제2 쌍의 트랜지스터를 갖으며, 상기 제1 쌍의 트랜지스터에서 상기 제2 쌍의 트랜지스터로 연장하는 제1 방향으로 정의된 길이를 갖는 적어도 하나의 센스 증폭기; 및상기 적어도 하나의 센스 증폭기에 결합된 한 쌍의 디지트 선을 포함하고, 상기 한 쌍의 디지트 선은 상기 제1 방향에 수직인 제2 방향으로 연장하는 것을 특징으로 하는 집적회로 메모리 장치.
- 제1항에 있어서, 상기 제1 쌍의 상기 트랜지스터는 p-채널 트랜지스터이고 상기 제2 쌍의 상기 트랜지스터는 n-채널 트랜지스터인 것을 특징으로 하는 집적회로 메모리 장치.
- 제1항에 있어서, 상기 제1 쌍과 제2 쌍의 트랜지스터와 결합하며 상기 제1 방향으로 연장하는 한 쌍의 상호접속 선을 더 포함하고, 상기 디지트 선들의 각각은 각각의 상호접속 선과 접속하는 것을 특징으로 하는 집적회로 메모리 장치.
- 제1항에 있어서, 각기 다수의 메모리 셀을 포함하는 한 쌍의 메모리 서브-어레이를 더 포함하고, 상기 디지트 선들의 각각은 각각의 서브-어레이에 접속되어있는 것을 특징으로 하는 집적회로 메모리 장치.
- 제1항에 있어서, 상기 디지트 선들을 균등화시키기 위한 균등화 회로를 더 포함하는 것을 특징으로 하는 집적회로 메모리 장치.
- 제5항에 있어서, 상기 균등화 회로는 직렬 접속점에 공통 노드를 갖는 한 쌍의 직렬 접속된 트랜지스터를 포함하고, 상기 직렬 접속된 트랜지스터들의 게이트들은 균등화 제어 신호를 수신하는 것을 특징으로 하는 집적회로 메모리 장치.
- 제5항에 있어서, 상기 균등화 회로는, 각 소스/드레인 영역이 상기 한 쌍의 상기 디지트 선들 중 각각 하나에 결합되어 있는 한 쌍의 소스/드레인 영역을 갖는 균등화 트랜지스터를 포함하고, 상기 균등화 트랜지스터의 게이트는 균등화 제어 신호를 수신하는 것을 특징으로 하는 집적회로 메모리 장치.
- 제1항에 있어서, 상기 적어도 하나의 센스 증폭기와의 데이터의 입출력을 선택적으로 제어하는 입/출력 트랜지스터를 더 포함하고, 상기 입/출력 트랜지스터는 상기 디지트 선들 중의 하나에 결합되는 것을 특징으로 하는 집적회로 메모리 장치.
- 제1항에 있어서, 전원 공급 전압의 대략 1/2과 동일한 전압원을 더 포함하고, 상기 전압원은 상기 디지트 선들 중의 적어도 하나에 소스 전압 소자를 통해 결합되어 있는 것을 특징으로 하는 집적회로 메모리 장치.
- 제9항에 있어서, 상기 소스 전압 소자는 트랜지스터를 포함하는 것을 특징으로 하는 집적회로 메모리 장치.
- 제9항에 있어서, 상기 소스 전압 소자는 레지스터를 포함하는 것을 특징으로 하는 집적회로 메모리 장치.
- 제2항에 있어서, 상기 한 쌍의 p-채널 트랜지스터는 공통 노드에 결합되는 것을 특징으로 하는 집적회로 메모리 장치.
- 제2항에 있어서, 상기 한 쌍의 n-채널 트랜지스터는 공통 노드에 결합되는 것을 특징으로 하는 집적회로 메모리 장치.
- 제2항에 있어서, 상기 한 쌍의 n-채널 트랜지스터는 상기 제1 방향으로 연장하는 것을 특징으로 하는 집적회로 메모리 장치.
- 제1항에 있어서, 다수의 메모리 서브-어레이를 더 포함하고, 상기 적어도 하나의 센스 증폭기는 상기 다수의 서브-어레이 중의 2개에 결합되고, 상기 디지트선들의 각각은 각각의 서브-어레이에 결합됨으로써, 고립 트랜지스터의 필요성을 해소시키는 것을 특징으로 하는 집적회로 메모리 장치.
- 메모리 회로에 있어서,각기 제1 쌍의 p-채널 트랜지스터와 제2 쌍의 n-채널 트랜지스터를 갖고, 각기 상기 제1 쌍의 p-채널 트랜지스터의 제1 소스에서 상기 제2 쌍의 n-채널 트랜지스터의 제2 소스로 연장하는 제1 방향으로 정의된 길이를 갖는, 기판 상에 제조된 다수의 센스 증폭기;상기 센스 증폭기들의 각각에 결합되며, 상기 제1 방향에 수직인 제2 방향으로 연장하는 한 쌍의 디지트 선; 및상기 각각의 제1 쌍과 제2 쌍의 트랜지스터의 상기 제1 소스들과 제2 소스들을 결합하며 상기 제1 방향으로 연장하는 한 쌍의 상호접속 선을 포함하고, 상기 디지트 선들의 각각은 각각의 상호접속 선과 접속하는 것을 특징으로 하는 메모리 회로.
- 제16항에 있어서, 각기 다수의 메모리 셀을 포함하는 한 쌍의 메모리 서브-어레이를 더 포함하고, 상기 디지트 선들의 각각은 각각의 서브-어레이에 결합되어 있는 것을 특징으로 하는 메모리 회로.
- 제16항에 있어서, 상기 디지트 선들을 균등화시키기 위한 균등화 회로를 더포함하는 것을 특징으로 하는 메모리 회로.
- 제18항에 있어서, 상기 균등회 회로는 직렬 접속점에 공통 노드를 갖는 한 쌍의 직렬 접속된 트랜지스터를 포함하고, 상기 직렬 접속된 트랜지스터들의 게이트들은 균등화 제어 신호를 수신하는 것을 특징으로 하는 메모리 회로.
- 제18항에 있어서, 상기 균등화 회로는, 각 소스/드레인 영역이 상기 한 쌍의 상기 디지트 선들 중 각각 하나에 결합되어 있는 한 쌍의 소스/드레인 영역을 갖는 균등화 트랜지스터를 포함하고, 상기 균등화 트랜지스터의 게이트는 균등화 제어 신호를 수신하는 것을 특징으로 하는 메모리 회로.
- 제16항에 있어서, 상기 적어도 하나의 센스 증폭기와의 데이터의 입출력을 선택적으로 제어하는 입/출력 트랜지스터를 더 포함하고, 상기 입/출력 트랜지스터는 상기 디지트 선들 중의 하나에 결합되는 것을 특징으로 하는 메모리 회로.
- 제16항에 있어서, 전원 공급 전압의 대략 1/2과 동일한 전압원을 더 포함하고, 상기 전압원은 상기 디지트 선들 중의 적어도 하나에 소스 전압 소자를 통해 결합되어 있는 것을 특징으로 하는 메모리 회로.
- 제22항에 있어서, 상기 소스 전압 소자는 트랜지스터를 포함하는 것을 특징으로 하는 메모리 회로.
- 제22항에 있어서, 상기 소스 전압 소자는 레지스터를 포함하는 것을 특징으로 하는 메모리 회로.
- 제16항에 있어서, 상기 한 쌍의 p-채널 트랜지스터는 공통 노드에 결합되는 것을 특징으로 하는 메모리 회로.
- 제16항에 있어서, 상기 한 쌍의 n-채널 트랜지스터는 공통 노드에 결합되는 것을 특징으로 하는 메모리 회로.
- 제16항에 있어서, 상기 한 쌍의 n-채널 트랜지스터는 상기 제1 방향으로 연장하는 것을 특징으로 하는 메모리 회로.
- 제16항에 있어서, 다수의 메모리 서브-어레이를 더 포함하고, 상기 적어도 하나의 센스 증폭기는 상기 다수의 서브-어레이 중의 2개에 결합되고, 상기 디지트 선들의 각각은 각각의 서브-어레이에 결합됨으로써, 고립 트랜지스터의 필요성을 해소시키는 것을 특징으로 하는 메모리 회로.
- 프로세서 시스템에 있어서,프로세서; 및상기 프로세서에 결합된 메모리 장치를 포함하고, 상기 메모리 장치는,기판 상에 제조되고 제1 쌍의 p-채널 트랜지스터와 제2 쌍의 n-채널 트랜지스터를 갖으며, 상기 제1 쌍의 p-채널 트랜지스터에서 상기 제2 쌍의 n-채널 트랜지스터로 연장하는 제1 방향으로 정의된 길이를 갖는 적어도 하나의 센스 증폭기; 및상기 적어도 하나의 센스 증폭기에 결합된 한 쌍의 디지트 선을 포함하고, 상기 한 쌍의 디지트 선은 상기 제1 방향에 수직인 제2 방향으로 연장하는 것을 특징으로 하는 프로세서 시스템.
- 제29항에 있어서, 각기 상기 제1 쌍과 제2 쌍의 트랜지스터와 결합하며 상기 제1 방향으로 연장하는 한 쌍의 상호접속 선을 더 포함하고, 상기 디지트 선들의 각각은 각각의 상호접속 선과 접속하는 것을 특징으로 하는 프로세서 시스템.
- 제29항에 있어서, 각기 다수의 메모리 셀을 포함하는 한 쌍의 메모리 서브-어레이를 더 포함하고, 상기 디지트 선들의 각각은 각각의 서브-어레이에 접속되어 있는 것을 특징으로 하는 프로세서 시스템.
- 제29항에 있어서, 상기 디지트 선들을 균등화시키기 위한 균등화 회로를 더 포함하는 것을 특징으로 하는 프로세서 시스템.
- 제32항에 있어서, 상기 균등화 회로는 직렬 접속점에 공통 노드를 갖는 한 쌍의 직렬 접속된 트랜지스터를 포함하고, 상기 직렬 접속된 트랜지스터들의 게이트들은 균등화 제어 신호를 수신하는 것을 특징으로 하는 프로세서 시스템.
- 제32항에 있어서, 상기 균등화 회로는, 각 소스/드레인 영역이 상기 한 쌍의 상기 디지트 선들 중 각각 하나에 결합되어 있는 한 쌍의 소스/드레인 영역을 갖는 균등화 트랜지스터를 포함하고, 상기 균등화 트랜지스터의 게이트는 균등화 제어 신호를 수신하는 것을 특징으로 하는 프로세서 시스템.
- 제29항에 있어서, 상기 적어도 하나의 센스 증폭기와의 데이터의 입출력을 선택적으로 제어하는 입/출력 트랜지스터를 더 포함하고, 상기 입/출력 트랜지스터는 상기 디지트 선들 중의 하나에 결합되는 것을 특징으로 하는 프로세서 시스템.
- 제29항에 있어서, 전원 공급 전압의 대략 1/2과 동일한 전압원을 더 포함하고, 상기 전압원은 상기 디지트 선들 중의 적어도 하나에 소스 전압 소자를 통해 결합되어 있는 것을 특징으로 하는 프로세서 시스템.
- 제36항에 있어서, 상기 소스 전압 소자는 트랜지스터를 포함하는 것을 특징으로 하는 프로세서 시스템.
- 제36항에 있어서, 상기 소스 전압 소자는 레지스터를 포함하는 것을 특징으로 하는 프로세서 시스템.
- 제29항에 있어서, 상기 한 쌍의 p-채널 트랜지스터는 공통 노드에 결합되는 것을 특징으로 하는 프로세서 시스템.
- 제29항에 있어서, 상기 한 쌍의 n-채널 트랜지스터는 공통 노드에 결합되는 것을 특징으로 하는 프로세서 시스템.
- 제29항에 있어서, 상기 한 쌍의 n-채널 트랜지스터는 상기 제1 방향으로 연장하는 것을 특징으로 하는 프로세서 시스템.
- 제29항에 있어서, 다수의 메모리 서브-어레이를 더 포함하고, 상기 적어도 하나의 센스 증폭기는 상기 다수의 서브-어레이 중의 2개에 결합되고, 상기 디지트 선들의 각각은 각각의 서브-어레이에 결합됨으로써, 고립 트랜지스터의 필요성을 해소시키는 것을 특징으로 하는 프로세서 시스템.
- 집적 메모리 회로에 있어서,프로세서와 메모리 장치를 포함하는 다이를 포함하고, 상기 메모리 장치는,기판 상에 제조되고 제1 쌍의 p-채널 트랜지스터와 제2 쌍의 n-채널 트랜지스터를 갖으며, 상기 제1 쌍의 p-채널 트랜지스터에서 상기 제2 쌍의 n-채널 트랜지스터로 연장하는 제1 방향으로 정의된 길이를 갖는 적어도 하나의 센스 증폭기; 및상기 적어도 하나의 센스 증폭기에 결합된 한 쌍의 디지트 선을 포함하고, 상기 한 쌍의 디지트 선은 상기 제1 방향에 수직인 제2 방향으로 연장하는 것을 특징으로 하는 집적 메모리 회로.
- 제43항에 있어서, 각기 상기 제1 쌍과 제2 쌍의 트랜지스터와 결합하며 상기 제1 방향으로 연장하는 한 쌍의 상호접속 선을 더 포함하고, 상기 디지트 선들의 각각은 각각의 상호접속 선과 접속하는 것을 특징으로 하는 집적 메모리 회로.
- 제43항에 있어서, 각기 다수의 메모리 셀을 포함하는 한 쌍의 메모리 서브-어레이를 더 포함하고, 상기 디지트 선들의 각각은 각각의 서브-어레이에 접속되어 있는 것을 특징으로 하는 집적 메모리 회로.
- 제43항에 있어서, 상기 디지트 선들을 균등화시키기 위한 균등화 회로를 더 포함하는 것을 특징으로 하는 집적 메모리 회로.
- 제46항에 있어서, 상기 균등화 회로는 직렬 접속점에 공통 노드를 갖는 한쌍의 직렬 접속된 트랜지스터를 포함하고, 상기 직렬 접속된 트랜지스터들의 게이트들은 균등화 제어 신호를 수신하는 것을 특징으로 하는 집적 메모리 회로.
- 제46항에 있어서, 상기 균등화 회로는, 각 소스/드레인 영역이 상기 한 쌍의 상기 디지트 선들 중 각각 하나에 결합되어 있는 한 쌍의 소스/드레인 영역을 갖는 균등화 트랜지스터를 포함하고, 상기 균등화 트랜지스터의 게이트는 균등화 제어 신호를 수신하는 것을 특징으로 하는 집적 메모리 회로.
- 제43항에 있어서, 상기 적어도 하나의 센스 증폭기와의 데이터의 입출력을 선택적으로 제어하는 입/출력 트랜지스터를 더 포함하고, 상기 입/출력 트랜지스터는 상기 디지트 선들 중의 하나에 결합되는 것을 특징으로 하는 집적 메모리 회로.
- 제43항에 있어서, 전원 공급 전압의 대략 1/2과 동일한 전압원을 더 포함하고, 상기 전압원은 상기 디지트 선들 중의 적어도 하나에 소스 전압 소자를 통해 결합되어 있는 것을 특징으로 하는 집적 메모리 회로.
- 제50항에 있어서, 상기 소스 전압 소자는 트랜지스터를 포함하는 것을 특징으로 하는 집적 메모리 회로.
- 제50항에 있어서, 상기 소스 전압 소자는 레지스터를 포함하는 것을 특징으로 하는 집적 메모리 회로.
- 제43항에 있어서, 상기 한 쌍의 p-채널 트랜지스터는 공통 노드에 결합되는 것을 특징으로 하는 집적 메모리 회로.
- 제43항에 있어서, 상기 한 쌍의 n-채널 트랜지스터는 공통 노드에 결합되는 것을 특징으로 하는 집적 메모리 회로.
- 제43항에 있어서, 상기 한 쌍의 n-채널 트랜지스터는 상기 제1 방향으로 연장하는 것을 특징으로 하는 집적 메모리 회로.
- 제43항에 있어서, 다수의 메모리 서브-어레이를 더 포함하고, 상기 적어도 하나의 센스 증폭기는 상기 다수의 서브-어레이 중의 2개에 결합되고, 상기 디지트 선들의 각각은 각각의 서브-어레이에 결합됨으로써, 고립 트랜지스터의 필요성을 해소시키는 것을 특징으로 하는 집적 메모리 회로.
- 메모리 장치의 제조 방법에 있어서, 상기 방법은,기판 상에 상기 메모리 장치의 메모리 셀의 전하를 나타내는 신호를 검출하기 위한 적어도 하나의 센스 증폭기를 제조하는 단계로서, 상기 적어도 하나의 센스 증폭기가 제1 쌍의 p-채널 트랜지스터와 제2 쌍의 n-채널 트랜지스터를 갖고,상기 센스 증폭기가 상기 제1 쌍의 p-채널 트랜지스터에서 상기 제2 쌍의 n-채널 트랜지스터로 연장하는 제1 방향으로 정의된 길이를 갖는, 센스 증폭기를 제조하는 단계;상기 적어도 하나의 센스 증폭기에 결합된 한 쌍의 디지트 선을 제조하는 단계로서, 상기 한 쌍의 디지트 선이 상기 제1 방향에 수직인 제2 방향으로 연장하는 상기 디지트 선을 제조하는 단계; 및상기 한 쌍의 p-채널 트랜지스터를 상기 한 쌍의 n-채널 트랜지스터에 접속시키는 적어도 하나의 상호접속 선을 제조하는 단계로서, 상기 적어도 하나의 상호접속 선이 상기 제1 방향으로 연장하는 상호접속 선을 제조하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 제조 방법.
- 제57항에 있어서, 공통 센스 증폭기를 공유하는 개별 서브-어레이들의 메모리 셀에 상기 디지트 선들의 각각을 결합시키는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 제조 방법.
- 제57항에 있어서, 상기 디지트 선들을 공통 균등화 노드에 결합시키는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 제조 방법.
- 제59항에 있어서, 전원 공급 전압의 대략 1/2을 상기 공통 균등화 노드로 공급하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 제조 방법.
- 제57항에 있어서, 직렬 접속점에 공통 균등화 노드를 갖는 한 쌍의 직렬 접속된 트랜지스터에 상기 디지트 선들을 결합시키는 단계를 더 포함하고, 상기 직렬 접속된 트랜지스터들의 게이트들은 균등화 제어 신호를 수신하는 것을 특징으로 하는 메모리 장치의 제조 방법.
- 제57항에 있어서, 각 소스/드레인 영역이 상기 한 쌍의 상기 디지트 선들 중 각각 하나에 결합되어 있는 한 쌍의 소스/드레인 영역을 갖는 균등화 트랜지스터에 상기 디지트 선들을 결합시키는 단계를 더 포함하고, 상기 균등화 트랜지스터의 게이트는 균등화 제어 신호를 수신하는 것을 특징으로 하는 메모리 장치의 제조 방법.
- 제57항에 있어서, 상기 적어도 하나의 센스 증폭기와의 입출력을 선택적으로 제어하는 입/출력 트랜지스터에 상기 디지트 선들을 결합시키는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 제조 방법.
- 제57항에 있어서, 상기 한 쌍의 p-채널 트랜지스터를 공통 노드에 결합시키는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 제조 방법.
- 제57항에 있어서, 상기 한 쌍의 n-채널 트랜지스터를 공통 노드에 결합시키는 단계를 더 포함하고, 상기 한 쌍의 n-채널 트랜지스터는 상기 제1 방향으로 연장하는 것을 특징으로 하는 메모리 장치의 제조 방법.
- 제57항에 있어서, 다수의 메모리 서브-어레이 중의 두개의 메모리 서브-어레이에 상기 적어도 하나의 센스 증폭기를 결합시키는 단계를 더 포함하고, 상기 디지트 선들의 각각은 각각의 서브-어레이에 결합됨으로써, 고립 트랜지스터의 필요성을 해소시키는 것을 특징으로 하는 메모리 장치의 제조 방법.
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