JPS59217290A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、ワード線とビット線との交点に配列され、選
択回路及び制御線により選択される静的セルを有する半
導体メモリに係る。

〔従来技術〕

バイポーラ又はＩ２Ｌ技術によるセルを有する半導体メ
モリの原理は周知である。ドイツ特許公開公報第２８５
５８６６号明細書は、そのようなメモリのための放電方
法について記載しており。

その方法は読取及び書込をより迅速にするために特定の
線に於ける容量性の電流を放電させることを可能にする
。Ｉ２Ｌセルについては、例えばドイツ特許第２６１２
６６６号明細書に記載されている。

更に、バイポーラ及びＦＥＴメモリの横方向の線即ちワ
ード線は、通常２つの部分に分割されている。そのよう
なメモリについては、例えば、ドイツ特許公開公報第２
５４８５６４号明細書に記載されている。そのメモリに
於ては、横方向の線が右側及び左側の部分を有し；横方
向の線の数に対応する多数の感知増幅器が、各々横方向
の線の右側部分をその左側部分に接続するように、縦方
向に配列されており；各セルは縦方向の線に接続されて
いるゲート及び横方向の線の１本に接続されているソー
ス又はドレインを有する１つのＦＥｆ並びに１つの容量
性素子を含んでおり；更に幾つかの補助セルが設けられ
ていて、その１つが横方向の線の右側部分又は左側部分
の一方に接続されており；入出力母線が感知増幅器のた
めにセルに接続可能であるように横方向の線の一方の端
部に接続されている。ワード回路がワード線の左側部分
と右側部分との中央に配列されているので、有効ワード
線容量は半減する。しかしながら、そのワード線容量で
も、特にワード線当りのセルの数が極めて多いメモリの
場合には、まだ大きすぎ、従ってそのような方法は極め
て大きな情報記憶容量を有する超ＬＳＩメモリには適し
ていない。ワード線は放電後しか選択されないので、速
度が低下し、極めて大きい容量性の電流がマトリックス
に於ける消費電力及び雑音の増加の問題を生ぜしぬる。

メモリ・マトリックス全体を幾つかの部分マトリックス
に分割する解決方法は、多数の周辺回路を必要とし、従
って所要領域及び消費電力を増加させ、又部分マトリッ
クスの配線を極めて複雑にするので、ＬＳＩには不利で
ある。

消費電力を減少させ、必要とされる特定のメモリ部分だ
けを有効にするためのもう１つの解決方法は、複数の記
憶位置と、アドレス・レジスタと、記憶された情報を読
取るために又は新しい情報を書込むために各々の場合に
１つの記憶位置をアドレスするためのデコーダとを有す
るデータ記憶装置に関する、ドイツ特許第２００１６９
７号明細書に記載されている。そのデータ記憶装置に於
ては、上記デコーダは、アドレス信号線を経てアドレス
・レジスタに接続されている主デコーダと、各々上記ア
ドレス・レジスタの他のアドレス信号線に並列に接続さ
れている、上記主デコーダに従う一群のデコーダとを有
し、それらの各デコーダは各デコーダを動作電圧に選択
的に接続するスイッチ装置に関連しており、上記主デコ
ーダの各出力線は、上記一群のデコーダの１つがアドレ
ス・レジスタによりアドレスされると、上記主デコーダ
の出力線の１つに生じている信号が、各々の出力線に接
続されているスイッチ装置に関連するデコーダだけを付
勢するように、上記一群のデコーダの１つのスイッチ装
置の制御ノードに接続されている。その回路は、記憶容
量が極めて大きい超ＬＳＩメモリに於て短かいアクセス
時間を可能にするには、線の容量が未だ充分に小さくな
いという欠点を有している。

メモリの容量を倍増するために、欧州特許出願第８１１
０９３７２号明細書は、感知ラッチの出力がビット線結
合トランジスタとしての２対の交叉結合された電荷貯蔵
素子に接続されており、２倍の大きさのビット線対が電
荷結合素子に接続されている、ＦＥＴメモリについて記
載している。

他のセルを制御するために、もう１本のビット線が複数
の別個の部分として配列されており、それらの各部分は
その自身の基準セルを有し、小官１の線として働く層を
経て感知ラッチに接続され、又電荷結合素子に接続され
ている。この場合には、配線のためにもう１つの金属層
を用いそして読取増幅器として働くラッチの自己分離特
性を用いることにより、セル寸法を増加させることを必
要とせずに、又より多くの周辺回路が必要とされる程に
読取信号を不当に減少させることなく、ビット線当りの
ビット数が倍増されるが、この方法に関連する特定の問
題は何ら示されておらず、この方法も、極めて大きい記
憶容量を有する超ＬＳＩメモリには不適当である。

〔発明の目的及び概要〕

本発明の目的は、極めて大きい記憶容量、極めて短かい
アクセス時間、及び最小の消費電力を有し、ワード線の
相当な延長即ちワード線当りのビット数の増加にも拘ら
ず、有効ワード線容量が減少された、超ＬＳＩ半導体メ
モリを提供することである。

本発明は、前述の欠点を有しないメモリを達成する。ワ
ード線を幾つかの部分ワード線に分割し、各部分ワード
線のための別個に制御可能なワード・スイッチを用いる
ことにより、有効ワード線容量は、ワード線が分割され
ていない場合の全有効ワード線容量の僅かＮ分の１にな
る。Ｎの数が８又は１６である典型的な場合に於て、セ
ルの選択に於ける電力／速度比は、容易に１桁の大きさ
だけ増加される。幾つかのワード駆動トランジスタのた
めに更に必要とされるスペース番よ、仔すえ番′！１６
個のセルが１つの部分ワード線番；接続され得ることを
鑑みれば、極めて僅かである。又（よ、所要スペースを
更に減少させるために、Ｉ”　Ｌメモ１）のワード・ス
イッチをセル・ポケット内に設けてもよい。部分ワード
線に並行に延びており、部イ）ワード線と協働して、■
ワードの全てのワード・スイッチを制御する、更に加え
られたワード制御線は、実際に於て、特にＩ”Ｌ技術を
用しまた場合だけでなく、多層金属を用いた場合でも、
更し；スペースを要しない。更に、それらの小さな所要
電力は、ワード・スイッチ・トランジスタを電力トラン
ジスタとしてよりもいわゆる最小トランジスタとして設
ａ１・することを可能にする。Ｉ２Ｌメモｔノに於ては
、ワード・スイッチ・トランジスタ番よセルと同じポケ
ット内に集積化されてもよし）。本発明の更に大きな利
点は、ワード線が低電流及び極めて短かい長さを有する
ことによって、該ワード線に於ける電圧降下が相当に減
少されることである。その結果、ワード線のスイッチン
グ・レベルの差が小さくなる。チップ全体に於けるワー
ド線の雑音が相当に減少され、従ってそのようなチップ
の種々の特性が相当に改善される。更に、Ｘワード制御
線へのノードを分割することによりそしてそれに応じて
Ｘワード制御線を増加させることにより、幾つかのＸワ
ード制御線を組合せてもよい。これは、メモリ・アレイ
全体に於けるワード線の最適な分割を達成する。更に、
Ｘ及びＸワード制御線の駆動素子のための負荷が最適に
分配され、従ってメモリの良好な速度／電力比が得ら汎
る。線幅を増す必要がなく、又電流が減少する結果とし
て極めて長い選択線の場合でも最小の幅で充分であるの
で、特定の速度に於て、セルのアレイ及び周辺回路に必
要な領域が最小となる。

〔実施例〕

第１図は、分割された即ち部分ワード線ＷＬ及び更に加
えられたワード制御線ＷＢ及びＷＥを有する、ワード配
列型メモリ・マトリックスを示す回路図である。メモリ
・セル・マトリックス全体のワード線が幾つかの部分ワ
ード線ＷＬ１．ＷＬ２、・・・・、ＷＬＮに分割されて
おり、各部分ワード線はトランジスタＴ１、Ｔ２、・・
・・、ＴＮより成る別個のワード・スイッチによって制
御される。

上記メモリ構造体は、部分ワード線ＷＬ１．ＷＬ２・・
・・、ＷＬＮに平行に、１ワードの全てのワード・スイ
ッチＴ１、Ｔ２、・・・・、ＴＮを上記部分ワード線と
協働して制御する、Ｘワード制御線ＷＢを更に有してい
る。又、一般的に、部分ワード線ｗｒ、ｉ、ＷＬ２、・
・・・、ＷＬＮにより制御される各部分ワード線群に対
して、上記ワード制御線ＷＢに垂直に延びるＹワード制
御線ＷＥが更に設けられている。多層技術に於ては、そ
れらのＸ及びＸワード制御線は、相互に平行に延びるよ
うに、別個の層に配列され得る。個々の部分ワード線、
例えばＷＬＩは、関連するワード制御線、例えばＷＢｌ
及びＷＥＩの助けにより、各々のワード・スイッチ、例
えばＴＩを制御することにより選択される。このような
回路により、有効ワード線容量は、ワード線が分割され
ていない従来のメモリに於ける全有効ワード線容量の僅
かＮ分の１であＮの大きさが典型的に８又は１６である
場合に、その半導体メモリの電力／速度比が１桁の大き
さだけ改善される。幾つかのワード駆動トランジスタの
ために更に必要とされるスペースは２例えば１６個のセ
ルが１つの部分ワード線に関連している場合を鑑みれば
、極めて僅かである。例えば、Ｉ”Ｌメモリに於て、ワ
ード・スイッチはセル・ポケット内に集積化されてもよ
く、その結果必要とされる全スペースが減少する。

第２図は、本発明の第２実施例による半導体メモリを示
す回路であり、第１図に関して述べたワード線分割の原
理は又、バイポーラ型の交叉結合されたマルチ・エミッ
タ・トランジスタ・セルの如き、正のワード線選択パル
スを用いたセル・アレイにも用いられることを示してい
る。第１図の回路と異なる点は、ワード制御線ＷＢ１．
ＷＢ２等がワード・スイッチＴ１、Ｔ２．・・・・、Ｔ
Ｎのベースに直接接続されておらず、選択された及び選
択されていないワード制御線、例えばＷＢＩ、ＷＢ２及
びＷＥＩ、ＷＢ２を各々減結合せるために、抵抗ＲＢを
経て接続されていることである。

この場合、ワード・スイッチとして用いられているＮＰ
ＮトランジスタはＰＮＰトランジスタと置換えられても
よい。

第３図は、本発明の第３実施例による半導体メモリを示
す回路図であり、２つ又は幾つかのＸワード制御線が適
当に組合わされており、数を増されたＹワード制御線ヘ
ノードにより接続されている。従って、Ｘワード制御線
１例えばＷＢｌ、’は。

少くとも２つのワード・スイッチＴ１及びＴｌ’のベー
スに接続され、Ｙワード制ｆｎ１ｍＷＥ　ｌ　ａ及びＷ
Ｅ　１　ｂは、Ｘワード制御線ＷＢ１．’に関連するワ
ード・スイッチＴＩ又はＴＩ’のエミッタに接続されて
いる。これは、メモリ・アレイ全体に於けるワード線の
分割の最適化を容易にする。この原理は有利に用いられ
、例えば、所与のセル・マトリックスにより、更にＸワ
ード制御線ＷＢ及びＹワード制御線ＷＥ　ａ　、　ＷＥ
　、ｂを設けるためのスペースが極めて僅かしかない場
合でも、それらを低コストで収容できる。更にもう１つ
の利点は。

Ｘ及びＹワード制御線の駆動素子のための負荷が最適に
分配されて、所与の条件下で最適なメモリ速度／電力が
得られる。

第４図は、本発明による半導体メモリの１５４実施例を
示す回路図である。図示されている配置は、組み合わさ
れたＹワード制御線ＷＥＩ、２及びそれに応じて増加さ
れたＸワード制御線ＷＢａ、ＷＢｂを含む。従って、例
えばＹワード制御線ＷＥ１．２は、分割されたＸワード
制御線ＷＢ１ａ及びＷＢｌｂに関連するワード・スイッ
チＴ１及びＴ２のエミッタに接続されており、例えば分
割されたＸワード制御線ＷＢｌａ及びＷＢｌｂは、それ
らのワード・スイッチＴｌ及びＴ２の一方のベースに接
続されている。これは、幾つかの部分ワード線を用いる
原理が、メモリ・マトリックスの物理的パラメータ（配
置）及び電気的パラメータ（容量及び抵抗）並びにメモ
リ・チップの外部及び内部枯造に適する、最適なアレイ
の分割を可能にすることを示している。その結果、各々
のメモリ・チップの電力／速度比が相当に改善され、必
要とされる領域が最小になる。

【図面の簡単な説明】

第１図は分割されたワード線を有するメモリ・アレイを
示す基本的回路図、第２図は、第１図の原理が正のワー
ド線選択パルスを用いたセル・アレイにも用いられるこ
とを示す基本的回路図、第３図は分割されたワード線及
び組合わされたＸワード制御線を有するメモリ・マトリ
ックスを示す基本的回路図、第４図は分割されたワード
線及び組合わされたＹワード制御線を有するメモリ・マ
トリックスを示す基本的回路図である。 ＷＬ・・・・分割されたワード線Ｃ部分ワード線ン、Ｔ
・・・・ワード・スイッチ（ワード駆動トランジスタ）
、ＷＢ・・・・Ｘワード制御線、ＷＥ・・−Ｙワード制
御線、ＲＢ・・・・抵抗、ＣＷＥＦＦ・・・・有効ワー
ド線容量。

Claims (1)

1. 【特許請求の範囲】 ワード線とビット線との交点に配列され、選択回路及び
   制御線により選択される静的セルを有する半導体メモリ
   に於て、 上記ワード線が複数の部分ワード線に分割されており、
   各部分ワード線が１つのワード・スイッチに接続されて
   おり、■ワードの全てのワード・スイッチが第１ワード
   制御線及び第２ワード制御線により選択される、 半導体メモリ。