NL8602178A - Geintegreerde geheugenschakeling met blokselektie. - Google Patents

Description

* 1 .

4 » 4 PHN 11.851 1 N.V. Philips' Gloeilampenfabrieken te Eindhoven.

Geïntegreerde geheugenschakeling met blokselektie.

De uitvinding heeft betrekking op een geïntegreerde geheugenschakeling, die is opgedeeld in een aantal geheugenblokken met elk in rijen en kolommen gerangschikte geheugencellen, waarbij de in een kolom gerangschikte geheugencellen op een kolomselektielijn zijn 5 aangesloten, de in een rij gerangschikte geheugencellen van verscheidene geheugenblokken op een rijselektielijn zijn aangesloten en in een geheugenblok een rij geheugencellen aktiveerbaar is via een logische rijselektiepoort, waaraan een rijselektiesignaal en een blokselektiesignaal worden toegevoerd.

10 Een dergelijke geheugenschakeling is bekend uit ISSCC,

Digest of technical papers, februari 1983 bladzijden 58-59. In deze schakeling worden het blokselektiesignaal BS en het rijselektiesignaal RS aan een EN-poort toegevoerd voor het kiezen van een rij geheugencellen in een geheugenblok. In de praktijk bestaat een EN-poort 15 uit een inverterende EN-poort, waarvan de uitgang op een inverterende versterker is aangesloten zodat de schakeling groot (6 transistoren) en traag is (tengevolge 2 poortvertragingen). Een verdere mogelijkheid is het selekteren van een rij in een geheugenblok met behulp van een inverterende ÖF-poort die dan de geïnverteerde blokselektie- en 20 rijselektiesignalen BS en RS dient te ontvangen. Deze oplossing leidt in het geval dat CNOS-transistoren worden toegepast echter eveneens tot een tragere blokselektieschakeling, omdat de PMOS-transistoren breder moeten worden gemaakt om eenzelfde stroomvoorzieningskapaciteit als bij de EN-poort te realiseren, waardoor 25 de ingangskapaciteiten groter worden. De inverterende OF-poort schakelt wel snel, maar het vraagt meer tijd om deze ingangskapaciteiten op te laden. In bijvoorbeeld een 256 k-geheugen dient het blokselektiesignaal BS een aantal van 256 (of 512, 1024 naar gelang de geheugenorganisatie) blokselektieschakelingen parallel aan te sturen.

30 Het is een doel van de uitvinding om in een geïntegreerde geheugenschakeling te voorzien, waarin door middel van blokselektieschakelingen op snelle wijze toegang tot een rij 860217Ü » PHN 11.851 2 < f ‘ geheugencellen in een geheugenblok mogelijk is en waarbij de dissipatie ten opzichte van een geheugenschakeling zonder blokselektieschakelingen gering is als gevolg van de aansturing van een kleiner aantal geheugencellen. Daarbij heeft de blokselektieschakeling een regelmatige 5 opbouw en gebruikt zij een relatief klein oppervlak van de halfgeleiderdrager (substraat), opdat de regelmatige rangschikking van de geheugencellen niet verstoord en het voor de geheugenschakeling nodige substraatoppervlak niet wezenlijk groter wordt dan in het geval waarin geen blokselektieschakelingen worden toegepast.

10 De geïntegreerde geheugenschakeling volgens de uitvinding heeft tot kenmerk, dat een rijselektiepoort ten minste drie transistoren bevat, waarbij een eerste hoofdelektrode van een eerste transistor verbonden is met een eerste voedingsbronaansluitpunt, een tweede hoofdelektrode van genoemde eerste transistor verbonden is met , 15 een eerste hoofdelektrode van een tweede transistor, een tweede hoofdelektrode van genoemde tweede transistor verbonden is met een eerste hoofdelektrode van een derde transistor en een tweede hoofdelektrode van genoemde derde transistor verbonden is met een tweede voedingsbronaansluitpunt, terwijl de genoemde tweede transistor op diens 20 stuurelektrode het rijselektiesignaal ontvangt, de genoemde eerste en derde transistor van een onderling verschillend geleidingstype zijn en op hun stuurelektroden het blokselektiesignaal ontvangen, de rijselektielijn is aangesloten op het verbindingspunt tussen de genoemde tweede en derde transistor en dat in eenzelfde geheugenblok twee 25 logische rijselektiepoorten voor twee naast elkaar liggende rijen geheugencellen één gemeenschappelijke eerste transistor bevatten.

De voorkeursuitvoeringsvorm van een geïntegreerde statisch-geheugenschakeling met CMOS-transistoren volgens de uitvinding heeft tot kenmerk, dat een rijselektiepoort een vierde transistor bevat, 30 waarvan de hoofdelektroden verbonden zijn met die van de derde transistor in die rijselektiepoort, waarbij de vierde transistor van het NMOS-type is, waarvan de stuurelektrode verbonden is met de stuurelektrode van de tweede transistor in die rijselektiepoort.

Enkele voordelen van deze uitvoeringsvorm zijn dat minder 35 transistoren per poort nodig zijn ten opzichte van de in de inleiding beschreven EN- en OF-poorten, dat de poorten op eenvoudige wijze verbonden kunnen worden met de VDD -voedingslijn en dat bovendien twee

860217B

PHN 11.851 3 rijen geheugencellen gevoed kunnen worden met die voedingslijn VDD, wat een kleinere lay-out tot gevolg heeft. De genoemde vierde transistor geeft een snellere toegang tot de geheugenschakeling, hetgeen verderop nader zal worden besproken.

5 zal verderop worden besproken.

De uitvinding zal hierna worden toegelicht aan de hand van in een tekening weergegeven voorbeelden, in welke tekening: figuur 1 een geheugenschakeling met blokselektie volgens de uitvinding weergeeft, 10 figuur 2 een detail van een geheugenblok volgens figuur 1 toont, figuur 3 twee poortschakelingen met één gemeenschappelijke transistor voor een geheugenblok uit figuur 2 presenteert, 15 figuur 4 de voorkeursuitvoering van de poortschakeling van figuur 3 voorstelt, en figuur 5 een lay-out laat zien van de voorkeursuitvoering van een poortschakeling volgens de uitvinding.

In figuur 1 is een geheugenschakeling lö weergegeven, 20 waarvan het geheugendeel in acht geheugenblokken 1 tot en met 8 is opgedeeld. Elk geheugenblok bevat in rijen en kolommen gerangschikte geheugencellen, die met een kolomadres CA en een rijadres RA worden geselekteerd. Het rijadres wordt aan een rijdekodeerschakeling ü toegevoerd en een eerste deel van het kolomadres CA wordt aan 25 kolonadresschakelingen 12a en 12b toegevoerd. Het verdere deel van het kolomadres CA wordt verder aan een blokselektieschakeling 13 toegevoerd, waarbij een geheugencel in een geheugenblok met het adres CA en RA selekteerbaar is zoals verderop zal worden toegelicht. Zoals in figuur 1 zichtbaar is wordt een geheugencel geselekteerd met behulp van de rij-30 en kolomdekodeerschakelingen Jl, 12a en 12b maar tevens met de blokselektieschakelingen 13, die daarvoor aan de respektievelijke geheugenblokken 1 tot en met 8 respektievelijk de blokselektiesignalen Bs1 tot en met BS8 toevoert. De zin van een dergelijke adressering in een geheugenschakeling zal aan de hand van 35 figuur 2 worden toegelicht.

In figuur 2 is een detail van de geheugenschakeling in figuur 1 weergegeven. De geheugenblokken 1, 2 tot en met £ zijn 060217? β ΡΗΝ 11.851 4 < weergegeven, daarbij zijn in elk geheugenblok de rijen en kolommen geheugencellen weergegeven. In blok 1 is rij 1 van de geheugencellen aangeduid met 1c1. De eerste cel van deze rij is genummerd 1c11 de tweede cel is genummerd 1c12 enzovoorts. Eenzelfde kodering is toegepast 5 voor de cellen en rijen in de verdere geheugenblokken. Een geheugencel in een blok wordt als volgt geselekteerd: via de kolomlijnen CA1 of CA2 of ... CAn wordt in elk blok één kolom aangestuurd. De lijnen CA1 in elk blok kunnen door dezelfde schakeling worden aangestuurd maar kunnen ook door een aparte buffer worden aangestuurd. De keuze van een rij 10 geheugencellen in een blok geschiedt met behulp van een selektiepoort P, die daarvoor een rijselektiesignaal via de woordselektielijn X£51 of XS2 of ... X5m krijgt toegevoerd.

De selektiepoort P in het geheugenblok j (1 < j <. 8) en in rij i van het geheugenblok j wordt met Pji aangeduid. Verder wordt aan de 15 selektiepoort Pji het geïnverteerde blokselektiesignaal ËSj toegevoerd. Doordat het rijselektiesignaal XSi niet alle geheugencellen van alle rijen 1ci, 2ci, ... 8ci (1 <. i i m) behoeft aan te sturen maar slechts een aantal (8) selektiepoorten P, wordt een wezenlijk snellere aansturing van een rij i in een blok j en een 20 geringer energieverbruik gerealiseerd. Daar nu een groot aantal van deze logische selektiepoorten P in het geheugen voorkomen, namelijk één per rij per geheugenblok, dienen deze selektiepoorten niet (al) te groot in oppervlakte te zijn. Volgens de stand van de techniek worden voor deze poorten EN-poorten gebruikt, die bij CMOS-transistoren met zes 25 transistoren worden uitgevoerd. Deze poortschakeling vereist een groot integratie-oppervlak. Een selektiepoort volgens de uitvinding vraagt een veel geringer oppervlak en heeft een veel geringer aantal transistoren, zoals in figuur 3 wordt getoond. Figuur 3 laat twee poortschakelingen volgens de uitvinding zien, met één gemeenschappelijke transistor.

30 De twee rijselektiepoorten Pj(i-1) en Pji bedienen respectievelijk rij (i-1) en rij i in geheugenblok j, welke rijen naast elkaar liggen, terwijl i een even getal is. De rijselektiepoort Pji bevat drie tussen de voedingsspanningen VDD en VgS in serie geschakelde transistoren 31, 32 en 33. Transistor 33 is een N-kanaal MOS-transistor en 35 transistoren 31 en 32 zijn P-kanaal MOS-transistoren. Aan de stuurelektrode van transistor 32 wordt het rijselektiesignaal XSi toegevoerd en aan de stuurelektroden van transistoren 31 8602178 PHN 11.851 5 en 33 wordt het blokselektiesignaal BSj toegevoerd. Be rijselektielijn Lji is aangesloten op het knooppunt van transistor 32 en transistor 33. Het is duidelijk dat de rijselektielijn Lji, die in een blok j de rij i aktiveert, een hoog signaal voert indien het signaal 5 BSJ laag is en het signaal SSx laag is. Het signaal op de selektielijn Lji is laag indien het signaal BSJ hoog is.

De rijselektiepoort Pj(i-1) wordt gevormd door een serieschakeling tussen voedingsspanningen VDD en Vss van dezelfde P-kanaal HOS-transistor 31r P-kanaal MOS-transistor 22 en N-kanaal MOS-10 transistor 23, waarbij aan de stuurelektrode van transistor 22 het rijselektiesignaal XS(i-1) en aan de stuurelektrode van transistor 23 het blokselectiesignaal BSJ wordt toegevoerd. De rijselektielijn Lj(i-1) is aangesloten op het knooppunt van transistor 22 met transistor 23. Rijselektielijn Lj(i—1) voert een 15 hoog signaal als zowel BSJ als XS(i-1) laag zijn. Als BSJ hoog is wordt Lj(i-1) ontladen en voert zij een laag signaal.

Deze constructie heeft de voordelen dat per twee rijselektiepoorten één P-MOS transistor wordt uitgespaard en dat in 20 de lay-out twee rijen geheugencellen gevoed worden met één spanningslijn, zodat de lay-out kleiner wordt en bovendien transistor 31 op eenvoudige wijze verbonden wordt met de spanningslijn VDD' hetgeen verderop nader zal worden beschreven.

Opgemerkt dient te worden, dat na elke selektie van een 25 geheugencel en vóór een volgende selektie van een geheugencel in een andere rij in hetzelfde geheugenblok het blokselektiesignaal BSJ even "hoog" wordt gemaakt, waardoor de rijselektielijn Lji wordt ontladen. Door het noodzakelijkerwijs "hoog* maken van het blokselektiesignaal BSJ wordt de werking van het geheugen 30 enigszins vertraagd, hetgeen ongewenst is. Een bijkomend nadeel is dat de rijselektielijnen zich, nadat op deze wijze ontlading heeft plaatsgevonden, op een zwevende potentiaal bevinden, met als gevolg dat na selektie van een rijselektielijn L de niet geselekteerde rijselektielijnen gemakkelijk de signalen op de geselekteerde lijn L 35 capacitief kunnen opnemen, wat tot overspraak leidt. Figuur 4 laat zien hoe deze nadelen vermeden worden door met een verdere transistor in elke selektiepoort P een gestuurd ontladingspad voor de bijbehorende 8602178

• I

A

PHN 11.851 6 rijselektielijn L te creëren. Daartoe wordt in rijselektiepoort Pji een N-kanaal MOS transistor 34 met zijn hoofdelektroden tussen rijselektielijn Lji en het tweede voedingsbronaansluitpunt Vgg geplaatst en met zijn stuurelektrode verbonden met de stuurelektrode 5 van transistor 32 en met de woordselektielijn voor het rijselektiesignaal X3ï. Bij selektie van een geheugencel in rij i van blok j zal het rijselektiesignaal XSi laag zijn en transistor 34 gesperd. Worden andere geheugencellen dan die in rij i geselekteérd, dan is het rijselektiesignaal X5ï hoog en zal 10 dientengevolge transistor 34 geleiden en de rijselektielijn Lji ontladen. Op analoge wijze werkt de toegevoegde transistor 24 in rijselektiepoort Pj(i-1).

In figuur 5 is schetsmatig een lay-out van een deel van de geheugenschakeling volgens de uitvinding weergegeven. Het geheugen 15 wordt met een op zich bekende twee-laag-metaal CMOS-technologie vervaardigd. De bitlijnen (kolomacceslijnen) CA1, CA2, ... CAn in elk blok j (1 i j <. 8), de blokselektielijnen BSj en een voedingsleiding Vss zijn in de tweede metaallaag uitgevoerd (in de tekening verticaal lopend). De rijselektielijnen XS1, 20 .... XS'U-1), X3T, XS(i+1), ______ XSm en ertussen liggende voedingslijnen VQD en Vss zijn in de eerste metaallaag uitgevoerd (in de tekening horizontaal lopend), die, zoals op zich bekend, ten opzichte van de tweede metaallaag geïsoleerd ligt. In figuur 5 zijn de 25 eerste- en tweede-metaallaag-sporen gedeeltelijk weggelaten om de planologie van de rijselektiepoorten Pji duidelijk te maken. Onder de eerste metaallaag zijn polysilicium-sporen gelegd, die zowel de stuurelektroden van de verschillende, onder de polysilicium-sporen gesitueerde, transistoren van de rijselektiepoorten als ook de 30 verbindingen daartussen vormen. In de tekening zijn deze polysilicium-sporen aangegeven met de een-dikke-streep-arcering. De nummering in deze sporen verwijst naar de stuurelektroden van de gelijknamige transistoren in figuur 4. Een geleidend kontakt 61 is gemaakt tussen de voedingsleiding VDD en het onderliggende 35 P-halfgeleider-materiaal, dat een eerste hoofdelectrode van P-kanaal transistor 31 vormt. Een regelmatig patroon van geleidende kontakten 62 is gelegd tussen het polysilicium-spoor 63 en blokselektielijn 8602178 * PHN 11.851 7

EsJ. Ter hoogte van het kontakt 61 vormt het polysilicium-spoor 63 de stuurelektrode van transistor 31. Transistor 31 is een P-kanaal MOS-transistor, die in een daarvoor bestemd N-halfgeleider-gebied (in de figuur gestippeld aangegeven) is gevormd evenals de P-5 kanaal HOS-transistoren 32 en 22 van de rijselektiepoorten Pji en

Pj(i-I). De N-kanaal HOS-transistoren 33 en 34 van poort Pji zijn, zoals aangegeven, samen in een gestippeld weergegeven P-halfgeleider-gebied gelegen. Dit geldt analoog voor de transistoren 23 en 24 van poort Pj(i-1). De stuurelektroden van transistoren 32 en 34 zijn via 10 polysilicium-lijn 65i op woordselektielijn X3T en de stuurelektroden van transistoren 22 en 24 zijn via polysilicium-lijn 65(i-1) op woordselektielijn ks(i-l) aangesloten.

Rijselektielijn Lji, die bediend wordt door poort Pji is verbonden met zowel een hoofdelektrode van transistor 32 als met een hoofdelektrode 15 van de transistoren 33 en 34. Analoog geldt dit voor woordlijn Lj(i-1) en transistoren 22, 23 en 24 in poort Pj(i-1).

Om zoveel mogelijk gebruik te maken van dezelfde kontakten is de lay-out spiegelsymmetrisch uitgevoerd om zowel kontakt 61, waaromheen de rijselektiepoorten Pj(i-1) en Pji liggen, als om 20 kontakten 62, zoals de polysilicium-sporen 73 en 83, die de stuurelektrode vormen van een N-kanaal MOS-transistor in respectievelijk rijselektiepoort Pj(i-2) en rijselektiepoort Pj(i+1), laten zien, en worden geheugencellen 90 en 92 gevoed via datzelfde kontakt 61.

Verder dient er opgemerkt te worden, dat ofschoon in het 25 voorgaande slechts een opdeling in de richting van de rijen is beschreven (elke rijselektielijn is in feite vervangen door een aantal rijselektielijnen in de verscheidene blokken) een zelfde verdeling gemaakt zou kunnen worden in kolomrichting. Hierbij zouden dan dezelfde selektiepoorten kunnen worden gebruikt.

30 Het opdelen van een geheugen in geheugenblokken met blokselektie (in rij- en/of in kolomrichting) is vooral van voordeel voor geheugens van 128 kbit of groter (256 kb etcetera).

8 6 0 ? <' !

Claims (9)

1. Geïntegreerde geheugenschakeling, die is opgedeeld in een aantal geheugenblokken met elk in rijen en kolommen gerangschikte geheugencellen, waarbij de in een kolom gerangschikte geheugencellen op een kolomselektielijn zijn aangesloten, de in een rij gerangschikte 5 geheugencellen van verscheidene geheugenblokken op een rijselektielijn zijn aangesloten en in een geheugenblok een rij geheugencellen aktiveerbaar is via een logische rijselektiepoort, waaraan een rijselektiesignaal X3ï en een blokselektiesignaal BSj worden toegevoerd, met het kenmerk, dat een 10 rijselektiepoort ten minste drie transistoren bevat, waarbij een eerste hoofdelektrode van een eerste transistor verbonden is met een eerste voedingsbronaansluitpunt, een tweede hoofdelektrode van genoemde eerste transistor verbonden is met een eerste hoofdelektrode van een tweede transistor, een tweede hoofdelektrode van genoemde tweede transistor 15 verbonden is met een eerste hoofdelektrode van een derde transistor en een tweede hoofdelektrode van genoemde derde transistor verbonden is met een tweede voedingsbronaansluitpunt, terwijl de genoemde tweede transistor op diens stuurelektrode het rijselektiesignaal ontvangt, de genoemde eerste en derde transistor van een onderling verschillend 20 geleidingstype zijn en op hun stuurelektroden het blokselektiesignaal ontvangen en de rijselektielijn is aangesloten op het verbindingspunt tussen de genoemde tweede en derde transistor, en dat in eenzelfde geheugenblok twee logische rijselektiepoorten voor naast elkaar liggende rijen geheugencellen één gemeenschappelijke eerste transistor 25 bevatten.

2. Geheugenschakeling volgens Conclusie 1, met het kenmerk, dat een rijselektiepoort een vierde transistor bevat waarvan de hoofdelektroden verbonden zijn met die van de derde transistor in de rijselektiepoort.

3. Geheugenschakeling volgens Conclusie 1 of 2, met het kenmerk, dat een lay-out van de geheugenschakeling spiegelsymmetrisch is uitgevoerd om een eerste denkbeeldige lijn door een kontakt van de 860? ^" PHN 11.851 9 eerste hoofdelectrode van de eerste transistor met het eerste voedingsaansluitpunt, welke eerste denkbeeldige lijn onder een nagenoeg rechte hoek met een blokselektiesignaalleiding ligt.

4. Geheugenschakeling volgens Conclusie 1, 2 of 3, met het 5 kenmerk, dat een lay-out van de geheugenschakeling spiegelsymmetrisch is uitgevoerd om een tweede denkbeeldige lijn door een kontakt van de stuurelektrode van een derde transistor met een blokselektiesignaalleiding, welke tweede denkbeeldige lijn een nagenoeg rechte hoek met de blokselektiesignaalleiding maakt.

5. Geheugenschakeling volgens Conclusie 1, 2, 3 of 4, met het kenmerk, dat in een lay-out van de geheugenschakeling van twee naast elkaar liggende rijen geheugencellen minstens één geheugencel per rij gevoed wordt via het kontakt van de eerste hoofdelektrode van de eerste transistor met het eerste voedingsaansluitpunt.

6. Geheugenschakeling volgens één der voorgaande Conclusies, met het kenmerk, dat een rijselektiepoort veldeffekttransistoren met geïsoleerde stuurelektrode bevat, waarvan de genoemde eerste en tweede transistor van het PMOS-type zijn en de genoemde derde transistor van het MMOS-type is, waarbij een 20 stuurelektrode van genoemde tweede transistor het geïnverteerde rijselektiesignaal (XSi) ontvangt en stuurelektroden van genoemde eerste en derde transitor het geïnverteerde blokselektiesignaal (BSj) ontvangen.

7. Geheugenschakeling volgens Conclusies 2 en 6, met het 25 kenmerk, dat de vierde transistor van het NMOS-type is, waarvan een stuurelektrode verbonden is met de stuurelektrode van de tweede transistor in die selektiepoort.

8. Geheugenschakeling volgens één der voorgaande Conclusies, met het kenmerk, dat zowel in rij- als in kolomrichting de 30 geheugenschakeling in blokken is verdeeld, waarbij een kolom in een blok aktiveerbaar is via een logische kolomselektiepoort, waaraan een kolomselektiesignaal en een blokselektiesignaal worden toegevoerd. 8602178 PHN 11.851 10

9. Geheugenschakeling volgens Conclusie 8, met het kenmerk, dat de logische kolom- en rijselektiepoorten identiek zijn. 8602178