JPS60167188A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体メモリ、特にマルチ・ビット構成の半導
体メモリの低消費電力化に関する。−〔発明の背景〕 従来なされたメモリの低消費電力化は９回路部品の低減
９回路工夫および回路部品、配線等の縮小によるものが
多かったが９本発明は、半導体メモリの構成方法によっ
て、上記低消費電力化を達成するものである。

第１図は、半導体集積回路を用も・たメモリの概念図で
ある。一般に、１ビツトの情報を記憶するメモリ・セル
ＭＯが、Ｘ、Ｙ方向にマトリックス状に配列され、Ｘデ
コーダＸ　ＤＥＣおよびＹデコーダＹ　ＤＥＣによって
一つのメモリ・セルＭＣ１を選択し。

情報の書込み、読出しを行なう。

通常、ワード線１は、Ｘ方向の選択に用いられＹ方向の
選択およびデータの入出力にはデータ線２．３を用いる
。

ワード線１は、メモリ・セルの転送トランジスタ４およ
び５に接続され、メモリ・セルのトランジスタがｎチャ
ネル型ＭＯ８ＦＥＴの場合には、ワード線１の電位が低
レベルから高レベルになった時にメモリ・セル転送トラ
ンジスタ４，５が導通状態となってメモリ・セルへの書
込み、読出しが可能となる。

ここで、ワード線１が高レベルで選択されたメモリ・セ
ルは９例えば、ノード６に低レベルの情報“０”、ノー
ド７に高レベルの情報“１”が書き込まれている場合、
データ線２には、データ線負荷ＭＯ８）ランジスタ８（
または８′）、メモリ・セルの転送トランジスタ４（ま
たは５）、および駆動ＭＯ８）ランジスタ９（または９
′）の間の関係で決まる一定の電流が流れる。この電流
は、ワード線１によって選ばれ、それに接続された全て
のメモリ・セルに流れる電流であり、メモリの消費電流
の大部分を占める。メモリが大容量化されるに伴い、こ
の電流の低減が大きな問題となっている。

なお２図中のＷＤ几■はワード・ドライバ、工１０はデ
ータ入出力制御回路である。また、１０および１０′は
メモリ・セルＭＣの負荷抵抗を示す。

一方、従来構成の、すなわちｎビットの入出力制御回路
Ｉ１０を持つメモリは、第２図に示すように、ｌ１０１
〜Ｉ１０　ｎのメモリ・セル・ブロックからの情報をｎ
ビット同時に入出力するため、１本のワード線１１に全
てのＸ方向メモリ・セルが接続される構成となっていた
。このため、大容量のメモリになる程、ワード線活性化
によってデータ線に流れる消費電流が増大した。この結
果、メモリ・チップの温度上昇による寿命の低下、信頼
性の低下、さらにＩＣパッケージの許容電力を越えてし
まうという問題が憂慮された。

〔発明の目的〕

本発明の目的は、上記従来技術の欠点を克服し。

低消費電力の半導体メモリ、特にマルチ・ビット構成の
半導体メモリを提供することにある。

〔発明の概要〕

上記目的を達成するために１本発明による半導体メモリ
は、第３図に示すように、工１０構成によするワード単
位のメモリ・セル・ブロックの構成を゛論ｐｌ！ケ゛−
トを介して複数個１こ分割（図では２分割）゛し、その
情報の入出力であるコモン・データ線ｃｄ、Ｃｄをメモ
リ・セル・ブロック分−％４で接続し、Ｘデコーダの選
択により、それぞれのメモリ・セル・ブロックを別々に
読出しできることを要旨とする。これにより、ワード線
１２．１３をそれぞれ別々に選択し９選択されるＸ方向
のメモリ・セル数を複数分の−に減少させ、ワード線活
性化によりメモリ・セルを通って流れるデータ線消費電
流を低下させるものである。

〔発明の実施例〕

以下９図面により本発明を説明する。　−一一−−第４
図は９本発明の一実施例である８に語×８ビット構成の
メモリの概略図を示すものである。

８に語×８ビット構成のメモリでは、８個のメモリ・セ
ル・ブロックがあり、一つのブロックの中に２５６行×
３２列のメモリ・セルＭＯがＸ、　Ｙ方向に配列される
。なお２図中の１ＭＯ８はデータ線負荷ＭＯ３）ランジ
スタ、ｙｓｗはデータ線スイッチＭＯＳトランジスタ＋
　”１０１〜Ｉ１０８は入出力制御部。

ＸＤＥＣはデコーダ、ＹＤＥＯはＹデコーダ、　ＷＬ−
Ｌは左のワード線、　ＷＬ−Ｒは右のワード線、さらに
Ａ０〜Ａ１９はアドレス信号である。

本発明のメモリのワード線は、メモリ・セルの選択を８
ビット同時に入出力するために、１ブロック３２列のメ
モリ・セルを１６列ずつＸデコーダを介して左右に分割
し、さらにＸデコーダＸ　ＤＥＣ内で、一つのアドレス
信号９例えばＡＢ、’￥；とロジックを取ることにより
、左のワード線ＷＬ　−Ｌもしくは右のワード線ＷＬ−
Ｈのどちらかを活性化する。

この結果、メモリ・セルを選ぶワード線を半減し。

データ線負荷ＭＯ８）ランジスタＬＭＯ８、メモリ・セ
ルＭＣを介して流れる消費電流を半減することができる
。

上記実施例では、８ビツト構成を例にとって説明したが
、他の一般的な構成である。４ビツト。

１６ビノ）、３２ビツト、等についても同様な低消費電
力化が期待できる。また１本発明の骨子は半導体メモリ
の構成方法を示すものであり、そのメモリを構成する素
子を限定するものではない。

なお、メモリ・セル・ブロックの外部にコモン、データ
線を配線し、左右を継ぐことによる影響。

例えばメモリ・チップ占有面積、コモン・データ線容量
等の増加は当然考えられるが、それらは大容量メモリに
おける消費電流の減少によって得られる利益に較べて無
視し得るものである。

さらに２本実施例では、Ｘデコーダを介して左右それぞ
れｎビット構成に分割したが、さらに分割を細分化して
、低電力化が図れることは言うまでもない。

〔発明の効果〕

以上説明したように５本発明によれば、従来技術におけ
る。ワード線活性化に伴なう消費電流の増大、メモリ・
チップの温度上昇による寿命の低下、信頼性の低下など
の諸欠点を克服して、低消費電力の半導体メモリを提供
することができる。

【図面の簡単な説明】

第１図は半導体集積回路におけるメモリの概念図、第２
図は従来構成の半導体メモリを説明するためのブロック
図、第３図は本発明の半導体メモリを説明するためのブ
ロック図、第４図は本発明の一実施例を示すブロック図
である。 〈符号の説明〉 １・・・ワード線　２，３・・・データ線４．５・・・
転送トランジスタ ６．７・・・ノード ８．８′・・負荷ＭＯ８）ランジスタ ９．９／・・・駆動ＭＯ８）ランジスタ１０．１０’・
・・負荷抵抗　１１．１２．１３・・・ワード線ＭＣ・
・・メモリ・セル　Ｘ　ＩＶＯ・・・ＸデコーダＹＤＥ
Ｃ・・・Ｙデコーダ ＷＤ　ＩＬ　Ｖ・・・ワード・ドライバ１／Ｑ・・デー
タ入出力制御回路 ｃｄ、Ｃｄ・・・コモン・データ線 ］、　Ｍ　ＯＳ・・・データ線負荷ＭＯ８）ランジスタ
ＹＳＷ・・データ線スイッチＭＯ８）ランジスタＷＬ−
Ｌ・・左のワード線　ＷＬ−Ｒ・・・右のワード線Ａｏ
〜Ａ１ｑ・・・アドレス信号 代理人弁理士　中　村　純之助 １Ｆ１　図 Ｆ １−一−ワーｈａｓ ２．３−一−データ奪槃 ４．５−０−転・１メートランジ゛ス９５．７−−−ノ
ーＹ ＭＣ−−−メ七り・セル １’２図 １１・・・ワード龜

Claims (2)

【特許請求の範囲】
1. （１）データ入出力制御回路構成による所定のビット単
   位のメモリ・セル・ブロックの構成を、論理ゲートを介
   して少くとも２分割し、その各々に所定のビット単位の
   メモリ・セル・ブロックを構成し、その情報の入出力で
   あるコモン・データ線を各々ツメモリ・セル・ブロック
   で接続し、上記論理ゲートの選択により２分割した任意
   の一方のビット単位のメモリ・セル・ブロックを読み出
   し可能としたことを特徴とする半導体メモリ。
2. （２）前記コモン・データ線を、各々のメモリ・セル・
   ブロックの外部で接続したことを特徴とする特許請求の
   範囲第１項記載の半導体メモリ。