JPH03254499A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、スタチックＲＡＭ　（ｒａｎｄｏｍ　ａｃ
ｃｅｓｓ　ｍｅｍｏｒｙ）　、　　ダイナミックＲ，Ａ
Ｍ、ＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ　ｐｒｏｇ
ｒａｍｍａｂｌｅ　　＋ａａｄ−ｏｎｌｙ　ｍｅｍｏｒ
ｙ）○ＴＰＲＯＭ　（＋＋ｎｅ　　ｔｉｍｅ　　ｐｒＢ
ｒａｍｍａｂｌｅ　　＋ｅａｄ−。

ｎｌｙ　ｍｅｍｏｒｙ）　、　マスクドＲＯＭ、ＥＥＦ
ＲＯＭ（ｅｌｅＣｔｒｉｃｌｌｙ　ｅｒａｓａｂｌｅ　
ｐ＋ｃｇｒａｍｍａｂｌｅ　　ｒｅａｄ−ｏｎＶ　ｍｅ
ｍｏｒｙ）等の半導体記憶装置に関し、さらに特定的に
は、メモリカード回路に好適する半導体記憶装置に関す
る。

［従来の技術］ 周知のごとく、ＩＣカード等のメモリカードにおいては
、カード基板に半導体記憶装置か設けられている。この
ような半導体記憶装置は、通常の処理データ以外に、種
々の識別データ（メモリ容量、形式、アクセス速度、カ
ードのシリアル番号製造日、カードの記憶内容、暗証番
号等）を記憶する必要かあったっ従来、このような識別
データを記憶する方法として、以下のようなものが知ら
れていた。

（１）　メモリの記憶容量を拡張することなく、メモリ
の一部に識別デ・−夕を記憶させる。

（２）　メモリの記憶容量を拡張して、その拡張された
部分に識別データを記憶させる。

（３）　主メモリとは別に補助メモリを設け、その補助
メモリに識別データを記憶させる。

［発明が解決しようとする課題］ しかしながら、上記のような従来の方法では、以下のよ
うな問題点が指摘される。

（１）　　通常、メモリの記憶エリアはフルに使用され
るため、識別データを記憶させるための余分なメモリ空
間がない場合が多い。そのため、上記（１）の方法は実
現が困難である。

（２）　上記（２）のように、メモリの記憶容量を拡張
した場合、それに伴ってアドレスデータのビット数も増
加させなければならない。その結果、信号線の本数やピ
ン数が増え、半導体記憶装置のチップサイズが大きくな
ってしまう。また、ピン数の増加は、既存の規格化され
た半導体記憶装置との間で互換性を損なうという問題も
あった。

（３）　通常、識別データのデータ量は数１０バイトか
ら数１００バイトであるが、そのような小容量の補助メ
モリは、２５６にビットや１Ｍビットや４Ｍビット等の
通常規格から外れているので、量産することが困難であ
り、製造コストが極めて高くつく。したがって、上記（
３）のように補助メモリを別に設ける方法は、半導体記
憶装置の大幅なコストアップを招くという問題点があっ
た。

それゆえに、この発明の目的は、チップサイズの増加や
コストの上昇を招くことなく、しかも既存の規格化され
た半導体記憶装置との互換性を損なうことなく、通常の
処理データ以外にその他の種々のデータ（たとえば識別
データ）を記憶し得るような半導体記憶装置を提供する
ことである。

［課題を解決するための手段］ この発明に係る半導体記憶装置は、複数のメモリセルが
配列されたメモリセルアレイを備えている。このメモリ
セルアレイの記憶エリアは、相対的に記憶容量の大きい
主エリアと、相対的に記憶容量の小さい補助エリアとに
分けられている。主エリアは、第１のアドレスデータを
用いてアクセスされる。補助エリアは、第１のアドレス
データの一部である第２のアドレスデータを用いてアク
セスされる。さらに、主エリアと補助エリアとのうち、
アクセスが可能なエリアを切換えるためのエリア切換手
段を備えている。

１作用］ この発明においては、１つのメモリセルアレイに存在す
る主エリアと補助エリアとが時分割的にアクセスされる
。そしで、補助エリアのアクセスは、主エリア用の第１
のアドレスデータの一部を用いて行なわれる。したがっ
て、アドレスデータのビット数を増加させることなく、
メモリセルアレイの拡張が可能となる。

［実施例〕 まず、第１図を参照して、この発明の詳細な説明する。

メモリセルアレイ１は、複数個のメモリセルが規則的に
配列されて構成されている。このメモリセルアレイｌの
記憶エリアは、主エリア２と、補助エリア３ａ、３ｂと
に分けられている。

主エリア２は、通常の処理データを記憶するために用い
られる。補助エリア３ａおよび３ｂは、通常の処理デー
タとは異なるデータ、たとえば前述したような識別デー
タを記憶するために用いられる。したがって、補助エリ
ア３ａおよび３ｂの記憶容量は、主エリア２の記憶容量
に比べて極めて小さく選ばれている（たとえば、数ｌＯ
バイト〜数１００バイト）。主エリア２は、アドレスデ
ータバスＡＤＢを介して与えられるアドレスデータを用
いてアクセスされる。補助エリア３ａ、　　３ｂは、主
エリア２のアクセス用のアドレスデータの一部を用いて
アクセスされる。したがって、第２図に示すように、主
エリア２のアドレス空間と補助エリア３ａ、３ｂのアド
レス空間とは重複した関係になっている。すなわち、主
エリア２はアドレスデータＡＯ−Ａｎを用いてアクセス
され、補助エリア３ａ、３ｂはアドレスデータＡＯ〜Ａ
ｎの一部のデータＡＯ−Ａｉ、Ａｋ−Ａｎ　（ｉ＜ｋ）
を用いてアクセスされる。したがって、主エリア２にお
いて、アドレスデータＡｉ＋１〜Ａｋ−１に対応するア
ドレス空間か、補助エリア３ａ、３ｂのアドレス空間と
重複しない部分である。

エリア切換手段４は、アクセスが可能となる記憶エリア
を、主エリア２と補助エリア３ａ、３ｂとの間で切換え
るためのものである。すなわち、エリア切換手段４は、
選択信号線Ｌ１を活性化し選択信号線Ｌ２を非活性化す
るとき補助エリア３ａ、３ｂのアクセスを可能とし、逆
に選択信号線Ｌ１を非活性化し選択信号線Ｌ２を活性化
するとき主エリア２のアクセスを可能とする。後述する
ように、通常は、半導体記憶装置への電源投入時の初期
状態においては補助エリア３ａ、３ｂのアクセスが可能
とされる。その後、所定のタイミングでアクセス可能な
記憶エリアが補助エリア３ａ。

３ｂから主エリア２へ切換えられる。これは、補助エリ
ア３ａ、３ｂに記憶されるたとえば識別データは、初期
状態において端末機側に読込まれることが多いからであ
る。

第３図を参照して、補助エリア３ａ、３ｂから主エリア
２への切換のタイミングについて説明する。この第３図
に示されるように、補助エリア３ａ、３ｂから主エリア
２への切換は、電源の投入からある決められた一定時間
Ｔｆ経過後に行なってもよいし、また電源の投入から任
意の時間Ｔａ経過後に行なってもよい。上記一定時間Ｔ
ｆは、端末機が補助エリア３ａ、３ｂの記憶内容を読出
し得るのに十分な時間に選ばれる。エリアの切換を任意
の時間Ｔａとした場合は、端末機側から切換のタイミン
グを制御し得るという利点がある。

なお、第１図において、コントロールデータバスＣＤＢ
を介して与えられるコントロールデータは、メモリセル
アレイｌにおけるデータの書込と読出動作のタイミング
を規定するために用いられる。また、主エリア２および
補助エリア３ａ、３ｂへのデータの入出力は、入出力デ
ータバスＩ○Ｂを介して行なわれる。

以上説明したように、補助エリア３ａ、３ｂのアクセス
は、主エリア２のアクセス用のアドレスデータの一部を
用いて行なわれるため、メモリセルアレイ１の記憶容量
を拡張して補助エリア３ａ。

３ｂを設けても、アドレスデータのビット数の増加を招
くことがない。その結果、信号線の数の増加やピン数の
増加を招くことがなく、チップ面積の増加を生じない。

また、既存の規格化された半導体記憶装置との間で互換
性を保つことができる。

そして、主エリア２と補助エリア３ａ、３ｂとがエリア
切換手段４によって切換えられて時分割的に使用される
ため両エリアが同時にアクセスされることがない。

なお、通常規格の半導体メモリ（たとえば、２５６にビ
ットや１Ｍビットや４Ｍビット等の半導体メモリ）の記
憶容量を拡張して数１０バイト〜数１００バイトの補助
エリア３ａ、３ｂを設けることは、在来の半導体メモリ
の製造プロセスをほとんど変更することなく簡単に実現
が可能である。

たとえば、半導体チップの空きスペースに補助エリア３
ａ、３ｂの部分を追加して設けることは、従来の量産プ
ロセスから極めて容易に実現できる。

次に、第４図〜第６図を参照して、第１図に示すエリア
切換手段４のいくつかの構成例を説明する。なお、第４
図は、電源投入から一定時間Ｔｆ経過後にエリアの切換
を行なうエリア切換手段の構成例を示している。また、
第５図〜第６図は、電源投入から任意の時間Ｔａ経過後
にエリアの切換を行なうようなエリア切換手段の構成例
を示している。

第４図において、エリア切換手段４はタイマ６とセレク
タ５とによって構成されている。タイマ６には、電源が
投入されると立上るパワーオン信号が与えられる。タイ
マ６はこのパワーオン信号か立上ると計時動作を開始し
、電源投入から一定時間Ｔｆが経過すると、タイムアツ
プ信号をセレクタ５に与える。セし・フタ５には、半導
体記憶装置の外部から入力されるチップイネーブル信号
Ｃは、半導体記憶装置の動作を制御するためのコントロ
ールデータの一部である。セレクタ５は、タイマ６から
タイムアツプ信号が出力される前、すなわち電源投入か
ら一定時間Ｔｆが経過する前は、チップイネーブル信号
ＣＥを選択信号線Ｌ１に導出し、他方の選択信号線Ｌ２
を非活性状態とする。

したがって、電源投入から一定時間Ｔｆが経過する前は
、補助エリア３ａ、３ｂのみがアクセス可能状態とされ
る。その後、電源投入から一定時間Ｔｆが経過すると、
タイマ６からタイムアツプ信号が出力される。このタイ
ムアツプ信号に応答して、セレクタ５はチップイネーブ
ル信号ＣＥを選択信号線Ｌ２に与え、選択信号線Ｌ１を
非活性状態にする。これによって、アクセスの可能な記
憶エリアが補助エリア３ａ、３ｂから主エリア２に切換
えられる。このように、第４図のエリア切換手段４は、
アクセスが可能な記憶エリアを、電源投入から一定時間
Ｔｆ経過後に、補助エリア３ａ。

３ｂから主エリア２に切換えることができる。

第５図に示すエリア切換手段４は、セレクタ５のみによ
って構成されている。このセレクタ５には、信号入力ピ
ンＩＰを介して切換制御信号が与えられる。すなわち、
この半導体記憶装置を搭載した半導体チップには信号入
力ピンＩＰが設けられ、半導体チップの外部から切換制
御信号がその信号入力ピンＩＰに与えられる。切換制御
信号は、アクセス可能な一丁リアの切換を指令するため
の専用の信号である。セレクタ５は、電源投入後の初期
状態においては、チップイネーブル信号ＣＥを選択信号
線Ｌ１に与え、補助エリア３ａ、３ｂをアクセス可能エ
リアとして選択している。そして、電源投入から任意の
時間Ｔａの経過後に切換制御信号が与えられると、セレ
クタ５はチップイネーブル信号ＣＥを選択信号線Ｌ２に
与え、主エリア２をアクセス可能記憶エリアとして選択
する。すなわち、アクセス可能な記憶エリアが補助エリ
ア３ａ、３ｂから主エリア２に切換えられる。このよう
に、第５図のエリア切換手段４は、半導体チップの外部
から与えられる切換信号によって、電源投入から任意の
時間Ｔａの経過後にアクセス可能な記憶エリアの切換を
行なうことができる。

第６図に示すエリア切換手段４は、切換信号発生回路７
とセレクタ５とによって構成されている。

切換信号発生回路７には、コントロールデータバスＣＤ
Ｂを介して、種々のコントロール信号が４清られる。こ
れらコントロール信号は、通常の半導体記憶装置におい
て用いられている周知の信号である。切換信号発生回路
７は、これらコントロール信号が通常のモードでは用い
られないような予め決められた論理の組合せとなったと
きに、切換信号を発生する。セレクタ５は、電源が投入
されてから上記切換信号が与えられるまでは、チップイ
ネーブル信号ＣＥを選択信号線Ｌ１に与えて補助エリア
３ａ、３ｂをアクセス可能記憶エリアとして選択してい
る。切換信号発生回路７から切換信号が与えられると、
セレクタ５はチップイネーブル信号ＣＥを選択信号線Ｌ
２に与え、主エリア２をアクセス可能記憶エリアとして
選択する。

したかって、この第６図のエリア切換手段４は、第５図
のエリア切換手段４と同様に、半導体チップの外部から
アクセス可能記憶エリアの切換タイミングが制御でき、
電源投入後任意の時間Ｔａ経過後にエリアの切換が行な
える。また、第６図のエリア切換手段４は、一般の半導
体記憶装置において用いられているコントロール信号を
利用してエリアの切換を行なうため、第５図のエリア切
換手段４のように、信号入力ピンＩＰを別途設ける必要
がない。したがって、第６図のエリア切換手段４は、信
号入力ピンの増加を招くことがない。

ところで、この発明は、スタチックＲ，ＡＭ、ダイナミ
ックＲＡＭ、ＥＰＲＯＭ、　　○ＴＰＲＯＭマスクドＲ
ＯＭ、ＥＥＦＲＯＭ等の種々の半導体記憶装置に適用す
ることができる。そして、適用する半導体記憶装置の種
類が異なれば、それにおいて用いられるコントロール信
号の種類も異なる。

したがって、第６図に示す切換信号発生回路７は、半導
体記憶装置の種類に応じて、異なったコントロール信号
を用いて切換のタイミングを検出することになる。以下
、第７図〜第９図を参照して、各種の半導体記憶装置に
用いられるエリア切換手段について説明する。

第７図は、スタチックＲＡＭまたはＥＥＰＲＯＭに用い
られるエリア切換手段の構成を示している。第７図にお
ける切換信号発生回路７ａは、チップイネーブル信号Ｃ
Ｅと、ライトイネーブル信号ＷＥと、アウトプットイネ
ーブル信号○Ｅとに基づいて、アクセス可能記憶エリア
の切換タイミングを検出している。

第８図は、ＥＦＲＯＭあるいはＯＴＦＲＯＭに用いられ
るエリア切換手段の構成を示している。

第８図における切換信号発生回路７ｂは、チップイネー
ブル信号ＣＥと、プログラム人力ＰＧＭと、アウトプッ
トイネーブル信号○Ｅとに基ついて、アクセス可能記憶
エリアの切換タイミングを検出している。

第９図は、マスクドＲＯＭに用いられるエリア切換手段
の構成を示している。第９図における切換信号発生回路
７ｃは、チップイネーブル信号ＣＥと、バイト切換信号
ＢＹＴＥと、アウトプットイネーブル信号ＯＥとに基づ
いて、アクセス可能記憶エリアの切換タイミングを検出
している。

なお、第７図〜第９図に示す切換信号発生回路７ａ〜７
ｃには、いずれにもアドレスデータの一部（たとえば、
最上位ビットの信号）が与えられている。アクセス可能
記憶エリアを、補助エリア３ａ、３ｂから主エリア２へ
切換えるか、あるいは主エリア２から補助エリア３ａ、
３ｂに切換えるかが、このアドレスデータの一部に応じ
て制御される。

ところで、切換信号発生回路７ａ〜７Ｃは、それぞれに
与えられるコントロール信号群が予め定める論理の組合
せとなったときに、切換信号を発生する。すなわち、コ
ントロール信号は、半導体記憶装置の通常モードにおけ
る動作制御のためにも用いられるので、そのような通常
モードとアクセス可能記憶エリアの切換モードとが識別
され得なければならない。したがって、各切換信号発生
回路７ａ〜７ｃは、それぞれに与えられるコントロール
信号群が、予め定める特殊な論理状態となったときにト
リがかかかるようになっている。第１０図〜第１３図は
、通常モードにおいて用いられるコントロール信号群の
論理の組合せと、アクセス可能記憶エリアの切換モード
において用いられるコントロール信号群の論理の組合せ
との関係を各種半導体記憶装置について示した図である
。

すなわち、第１０図はスタチックＲＡＭの場合を、第１
１図はＥＥＰＲＯＭの場合を、第１２図はＥＰＲＯＭ、
　　ＯＴＦＲＯＭの場合を、第１３図はマスクドＲＯＭ
の場合を示している。なお、４第１０図〜第１３図にお
いて、Ｘは、“Ｌ”ジノベルおよび“Ｈ”レベルのいず
れでもよいことを示し、ている。

代表的に、第１０図に示されるスタチックＲＡＭの場合
について説明すると、第７図の切換信号発生回路７ａは
、チップイネーブル信号ＣＥがＬ”レベルのときに、ラ
イトイネーブル信号ＷＥおよびアウトプットイネーブル
信号ＯＥが“Ｌ”レベルから“Ｈ”レベルに立上がると
、切換信号を発生するようになっている。

第１４図は、第７図に示すエリア切換手段を用いたスタ
チックＲＡＭの全体構成を示すブロック図である。図に
おいて、半導体チップ１００の外部から入力されたアド
レスデータは、アドレスデータバスＡＤＢに与えられる
。このアドレスデータバスＡＤＢに流れるアドレスデー
タのうち、行アドレスデータは主エリア用の行入力バッ
ファ１０２を介して主エリア用の行アドレスデコーダ１
Ｏ４に与えられる。また、行アドレスデータの一部が補
助エリア用の行入力バッファ１０１を介して補助エリア
用の行アドレスデコーダ１０３に与えられる。一方、ア
ドレスデータバスＡＤＢに流れるアドレスデータのうち
、列アドレスデータは主エリア用の列入カバッファ１０
６を介して主エリア用の列アドレスデコーダ１０８に与
えられる。

また、この列アドレスデータの一部が補助エリア用の列
入カバッファ１０５を介して補助エリア用の列アドレス
デコーダ１０７に与えられる。主エリア用の行アドレス
デコーダ１０４および主エリア用の列アドレスデコーダ
１０８は、与えられた行アドレスデータおよび列アドレ
スデータをデコードして、メモリセルアレイ１の主エリ
ア２における１つのメモリセルを選択する。補助エリア
用の行アドレスデコーダ１０３および補助エリア用の列
アドレスデコーダ１０７は、与えられた行アドレスデー
タの一部および列アドレスデータの一部をデコードして
、メモリセルアレイ１における補助エリア３ａ、３ｂ内
の１つのメモリセルを選択する。主エリア２．補助エリ
ア３ａ、３ｂは、センスアンプ１１２を介して出力バッ
ファ１１３と接続されている。センスアンプ１１２は、
メモリセルアレイ１に書込むデータあるいはメモリセル
アレイ１から読み出されたデータの増幅を行なう。出力
バッファ１１３は、入出力データバスＩＯＢを介してデ
ータ入出力ピン（図示せず）と接続されている。そして
、出力バッファ１１３は、半導体チップ１００の外部か
ら与えられるデータを書込データとして入力するととも
に、メモリセルアレイ１から読み出されたデータを入出
力データバスＩＯＢを介して外部へ出力する。

半導体チップ１００の外部から入力されるコントロール
信号群、すなわちチップイネーブル信号ＣＥとライトイ
ネーブル信号ＷＥとアウトプットイネーブル信号ＯＥ（
これらの信号はＬ”レベルで活性状態となる信号である
）とは、切換信号発生回路７ａに与えられる。また、切
換信号発生回路７ａには、アドレスデータバスＡＤＢに
流れるアドレスデータのたとえば、最上位ビット信号が
与えられる。切換信号発生回路７ａの出力はセレクタ５
に与えられる。このセレクタ５には、チップイネーブル
信号ＣＥも与えられる。セレクタ５の一方の出力は選択
信号線Ｌ２を介して主エリア用制御信号発生回路１１０
に与えられ、その他方出力は選択信号線ＬＬを介して補
助エリア用制御信号発生回路１１１に与えられる。また
、主エリア用制御信号発生回路１１０には、外部からの
ライトイネーブル信号ＷＥおよびアウトプットイネーブ
ル信号ＯＥが与えられる。同様に、補助エリア用制御信
号発生回路１１１にも外部からのライトイネーブル信号
ＷＥおよびアウトプットイネーブル信号ＯＥが与えられ
る。これら主エリア用制御信号発生回路１１０および補
助エリア用制御信号発生回路１１１は、外部からのコン
トロール信号を内部回路に適合するコントロール信号に
変換するためのものである。主エリア用制御信号発生回
路１１０から出力されるチップイネーブル信号ＣＥ（こ
の信号は、“Ｈ”レベルで活性状態となる信号である）
は、主エリア用の行入力バッファ１０２および主エリア
用の刈入カバッファ１０６に開閉制御信号として与えら
れる。すなわち、主エリア用の行入力バッファ１０２お
よび主エリア用の刈入カバッファ１０６は、チップイネ
ーブル信号ＣＥによって、その導通／非導通が制御され
る。一方、補助エリア用制御信号発生回路１１１から出
力されるチップイネーブル信号ＣＥ（この信号も“Ｈ”
レベルで活性状態となる信号である）は、補助エリア用
の行入力バッファ１０１および補助エリア用の刈入カバ
ッファ１０５に開閉制御信号として与えられる。すなわ
ち、補助エリア用の行入力バッファ１０１および補助エ
リア用の刈入カバッファ１０５は、このチップイネーブ
ル信号ＣＥによって、その導通／非導通が制御される。

主エリア用制御信号発生回路１１０および補助エリア用
制御信号発生回路１１１から出力される各チップイネー
ブル信号ＣＥは、クロックジェネレータ１１４および入
力データ制御回路１１５にも与えられる。主エリア用制
御信号発生回路１１０および補助エリア用制御信号発生
回路１１１から出力されるライトイネーブル信号ＷＥは
、クロックジェネレータ１１４および入力データ制御回
路１１５に与えられる。クロックジェネレータ１↓４は
、与えられたコントロール信号に基づいて、各種のクロ
ック信号を出力する。クロックジェネレータ１１４から
出力されるクロック信号は、主エリア用の行アドレスデ
コーダ１０４．補助エリア用の行アドレスデコーダユ０
３およびセンスアンプ１１２に与えられる。入力データ
制御回路１１５は、与えられるコントロール信号に基づ
いて、データ人出力バッファＩＯＢの制御を行なう。主
エリア用制御信号発生回路１１０および補助エリア用制
御信号発生回路１１１から出力されるアウトプットイネ
ーブル信号ＯＥは、出力バッファ１１３に与えられる。

出力バッファ１１３は、与えられた２つのアウトプット
イネーブル信号○Ｅに基づいて、データの入出力制御を
行なう。

第１５図は、第１４図の実施例に用いられる切換信号発
生回路７ａおよびセレクタ５の構成の一例を示すブロッ
ク図である。図において、切換信号発生回路７ａは、ア
ドレスデコーダ７１と、Ｄ型フリップフロップ７２．７
４と、インバータ７３と、ＯＲゲート７５と、バッファ
７６．７９と、電源リセット用抵抗７７と、電源リセッ
ト用コンデンサ７８とによって構成されている。一方、
セレクタ５は、スイッチ回路５１．５２と、インバータ
５３と、バッファ５４．５５と、プルアップ抵抗５６．
５７とによって構成されている。

次に、第１６図に示すタイミングチャートを参照して、
第１４図および第１５図に示す実施例の動作を説明する
。

まず、電源投入時の初期状態の動作を説明する。

半導体チップ１００に電源が投入されると、切換信号発
生回路７ａにおいては、電源リセット用抵抗７７および
電源リセット用コンデンサ７８の作用により、Ｄ型フリ
ップフロップ７２および７４のＲ端子（リセット端子）
の電位が、瞬時“Ｌ”レベルとなる。そのため、Ｄ型フ
リップフロップ７２および７４はリセットされる。した
がって、Ｄ型フリップフロップ７２のＱ端子の出力は“
Ｌ”レベルとなる。この“Ｌ”レベルの信号は、バッフ
ァ７９を介してスイッチ回路５２のＣ端子に与えられる
。また、バッファ７９の“Ｌ”レベルの出力はインバー
タ５３によって“Ｈ”　レベルに反転された後、スイッ
チ回路５１のＣ端子に与えられる。スイッチ回路５］、
および５２は、Ｃ端子の電位が“Ｈ”レベルのときは入
力端子（Ｘ端子）と出力端子（Ｙ１端子またはＹ２端子
）とが導通状態（接続された状態）となり、逆に“Ｌ”
レベルのときは開放状態（非接続状態）となる。このと
き、バッファ７９の出力は“Ｌ”レベルであるため、ス
イッチ回路５１のＣ端子の電位は“Ｈ”レベル、スイッ
チ回路５２のＣ端子の電位は“Ｌ”レベルとなっている
。そのため、スイッチ回路５１においてはＸ端子とＹ１
端子とが導通状態となっており、スイッチ回路５２にお
いてはＸ端子とＹ２端子とが開放状態となっている。し
たがって、チップイネーブル信号ＣＥはスイッチ回路５
１バツフア５４を介して選択信号線Ｌ１に出力される。

一方、スイッチ回路５２のＹ２端子はフローティング状
態となっているため、プルアップ抵抗５７の作用により
選択信号線Ｌ２の電位は“Ｈ″レベル保たれている。補
助エリア用制御信号発生回路１１１は、選択信号線Ｌ１
を介して与えられるチップイネーブル信号ＣＥが活性状
態すなわち“Ｌ”レベルであると、チップイネーブル信
号ＣＥを活性状態すなわちＨ”　レベルにする。補助エ
リア用制御信号発生回路１１１からのチップイネーブル
信号ＣＥが“Ｈ”レベルであることに応答して、補助エ
リア用の行入力バッファ１０１および補助エリア用の列
入力用バッファ１０５はいずれも導通状態となる。一方
、主エリア用制御信号発生回路１１０は、このとき選択
信号線Ｌ２が“Ｈ”　レベルであるため、チップイネー
ブル信号ＣＥを非活性状態すなわち“Ｌ”レベルにする
。

主エリア用制御信号発生回路１１０からのチップイネー
ブル信号ＣＥが“Ｌ″レベルあることに応答して、主エ
リア用の行入力バッファ１０２および主エリア用の刈入
カバッファ１０６は非導通状態となっている。したがっ
て、主エリア用の行アドレスデコーダ１０４および主エ
リア用の列アドレスデコーダ１０８にはアドレスデータ
が与えられておらず、デコード動作を行なっていない。

一方、補助エリア用の行アドレスデコーダ１ｏ３および
補助エリア用の列アドレスデコーダ１ｏ７にはアドレス
データが与えられているため、補助エリア３ａ、３ｂ内
のメモリセルの選択が行われる。すなわち、このとき主
エリア２に対する７クセスは禁止され、補助エリア３ａ
、３ｂへのアクセスのみが可能となる。補助エリア３ａ
、３ｂへのデータの書込あるいは補助エリア３ａ、、３
ｔ〕からのデータの読出は、センスアンプ１１２．出力
バッファ１１３を介して行われる。

次に、アクセスが可能な記憶エリアを補助エリア３ａ、
３ｂから主エリア２に切換えるための動作を説明する。

切換信号発生回路７ａのアドレスデコーダ７１は、入力
されたアドレスデータの一部をデコードして、複数の出
力信号のいずれか１つを選択的に“Ｌ”レベルとする。

今、−例として、アドレスデコーダ７１には、アドレス
データの最上位ビット信号ＡＯのみが与えられているも
のとする。この最上位ビット信号ＡＯが“Ｌ″レベルと
きは、アドレスデコーダ７１の複数の出力信号のうち、
Ｄ型フリップフロップ７２のＤ端子に与えられる出力信
号が選択され、その出力信号のみが“Ｌ”レベルとされ
る。一方、最上位ビット信号ＡＯが“Ｈ”レベルのとき
は他の出力信号が“Ｌ”　レベルとされるため、Ｄ型フ
リップフロップ７２のＤ端子に与えられる出力信号は″
Ｈ″レベルとされる。そこで、アクセス可能な記憶エリ
アを補助エリア３ａ、３ｂから主エリア２に切換えるた
めには、チップの外部から最上位ビット信号ＡＯを“Ｈ
”レベルにしチップイネーブル信号ＣＥを“Ｌ”　レベ
ルにした上で、同じくチップの外部からライトイネーブ
ル信号ＷＥおよびアウトプットイネーブル信号ＯＥに同
時に′Ｌ″パルスを与える。ＯＲゲート７５は、ライト
イネーブル信号ＷＥおよびアウトプットイネーブル信号
ＯＷのいずれかの立ち上がりエツジを検出すると、その
出力が“Ｈ”レベルに立上がる。ＯＲゲート７５の出力
はＤ型フリップフロップ７４のＴ端子に与えられる。し
たがって、ＯＲゲート７５の立上りエツジにおいて、Ｄ
型フリップフロップ７４はそのときＤ端子に入力されて
いる信号をラッチする。このとき、チップイネーブル信
号ＣＥは“Ｌ”レベルとなっているため、Ｄ型フリップ
フロップ７４のＤ端子には、インバータ７３によって反
転された“Ｈ”　レベルの信号が与えられている。した
がって、Ｄ型フリップフロップ７４は“Ｈ”レベルの信
号をラッチする。その結果、Ｄ型フリップフロップ７４
のＱ端子の出力信号は初期状態（電源投入時）の“Ｌ”
レベルから“Ｈ”レベルとなる。Ｄ型フリップフロップ
７４のＱ端子の出力はバッファ７６を介してＤ型フリッ
プフロップ７２のＴ端子に与えられる。そのため、この
ときＤ型フリップフロップ７２のＴ端子の入力信号は″
Ｌ″レベルからＨ”レベルに立上る。

そのため、Ｄ型フリップフロップ７２はＴ端子に入力さ
れる信号の立上りエツジにおいて、そのときＤ端子に入
力されている信号、すなわちアドレスデコーダ７１から
与えられている“Ｈ”レベルの信号をラッチする。した
がって、Ｄ型フリップフロップ７２のＱ端子の出力信号
が“Ｈ”レベルとなる。そのため、スイッチ回路５１の
Ｃ端子の電位は“Ｌ”レベルとなり、スイッチ回路５２
のＣ端子の電位は“Ｈ”レベルとなる。その結果、スイ
ッチ回路５１は非導通状態（開放状態）となり、スイッ
チ回路５２は導通状態となる。したがって、チップイネ
ーブル信号ＣＥがスイッチ回路５２、バッファ５５を介
して選択信号線Ｌ２に出力される。一方、選択信号線Ｌ
１はプルアップ抵抗５６の作用により、“Ｈ”レベルに
保たれる。

応じて、主エリア用制御信号発生回路１１０からは“Ｈ
”レベルのチップイネーブル信号ＣＥが出力され、補助
エリア用制御信号発生回路１１１からは“Ｌ”レベルの
チップイネーブル信号ＣＥが出力される。主エリア用制
御信号発生回路１１０からのＨ”レベルのチップイネー
ブル信号ＣＥに応答して、主エリア用の行入力バッファ
１０２および主エリア用の刺入カバッファ１０６が導通
状態となる。一方、補助エリア用制御信号発生回路ｉｌ
ｌからの“Ｌ”レベルのチップイネーブル信号ＣＥに応
答して、補助エリア用の行入力バッファ１０１および補
助エリア用の刺入カバッファ１０５は非導通状態となる
。したがって、主エリア用の行アドレスデコーダ１０４
および主エリア用の列アドレスデコーダ１０８にのみア
ドレスデータが与えられるため、主エリア２のアクセス
が可能となり、補助エリア３ａ、、３ｂのアクセスが禁
止される。

次に、アクセス可能な記憶エリアが主エリア２から補助
エリア３ａ、３ｂに切換える場合の動作を説明する。こ
の場合、アドレスデコーダ７エに与えられる最上位ビッ
ト信号ＡＯはＬ”レベルにされる。そして、チップイネ
ーブル信号ＣＥか“Ｌ”レベルにされ、ライトイネーブ
ル信号ＷＥおよびアウトプ・ントイネーブル信号ＯＥに
“Ｌ”レベルのパルスが与えられる。このような条件下
においては、第Ｉ６図に点線で示すように、バッファ７
９の出力が′Ｌ”　レベルとなり、前述の補助エリア３
ａ、３ｂから主エリア２への切換動作と全く逆の動作が
行われる。なお、この場合の動作の詳細は、前述した補
助エリア３ａ、３ｂから主エリア２への切換動作を参照
すれば、容易に理解されるであろうからその説明を省略
する。

次に、この発明をメモリカード等の携帯型半導体記憶装
置へ応用した例を説明する。

第１７図は、第１４図に示すスタチックＲＡＭのチップ
を複数個用いて構成されたメモリカード回路の構成の一
例を示している。図において、このメモリカード回路に
は、複数個のスタチックＲＡＭチップ１００ａ〜１００
ｎが実装されている。

各スタチックＲＡＭチップ１００ａ〜１００ｎは、第１
４図のスタチックＲＡＭチップ１００と同様の構成であ
る。これらスタチックＲＡＭチップ１００ａ〜１００ｎ
の選択は、アドレスデコーダ２０１によって行われる。

アドレスデコーダ２０１は、アドレスデータの一部を用
いてスタチックＲＡＭチップの選択を行なう。各スタチ
ックＲＡＭチップ１００ａ〜１００ｎにおいては、アド
レスデコーダ２０１からの選択信号がチップイネーブル
信号ＣＥとして作用する。第１７図に示すようなメモリ
カード回路は、不使用時は所持携帯されており、使用時
においてシステムの端末機に接続される。端末機からは
、電源と、アドレスデータと、各種コントロール信号（
チップイネーブル信号ＣＥ、　　ライトイネーブル信号
ＷＥ、アウトプットイネーブル信号ＯＥと）、書込デー
タとが与えられる。アドレスデータは、前述したように
その一部がアドレスデコーダ２０１に与えられる。また
、アドレスデータは単方向スリースティトバッファ２０
２を介して各スタチックＲＡＭチップ１００ａ〜１００
ｎに与えられる。同様に、ライトイネーブル信号ＷＥお
よびアウトプットイネーブル信号ＯＥが、単方向スリー
ステートバッファ２０２を介して各スタチックＲＡＭ１
００ａ〜１００ｎに与えられる。チップイネーブル信号
ＣＥは、単方向スリーステートバッファ２０２を介して
アドレスデコーダ２０１および双方向スリーステートバ
ッファ２０４に与えられる。各スタチックＲＡＭチップ
１００ａ−１００ｎと端末機との書込データおよび読出
データの伝送は、双方向スリーステートバッファ２０４
を介しておこなわれる。

この双方向スリーステートバッファ２０４は、ＤＩＲ端
子に与えられるアウトプットイネーブル信号ＯＥのレベ
ルに応じて、データの伝送可能方向が切換えられる。電
源制御回路２０３は、端末機から安定的に電源が入力さ
れている場合は、その電源入力をメモリカード回路内の
各回路に与える。

一方、端末機からの電源入力が不安定な場合あるいは全
く無い場合は、電源制御回路２０３は端末機からの電源
経路を遮断する。このとき、メモリカード回路の内部に
設けられた電池２０５の電圧が抵抗２０６および逆流防
止用ダイオード２０７を介してメモリカード回路内の各
回路に与えられる。

以上のような構成において、電源投入時は、各スタチッ
クＲＡＭチップ１００ａ〜１００ｎ内のメモリセルアレ
イ１は、補助エリア３ａ、３ｂがアクセス可能な記憶エ
リアとして選択されている。

したがって、端末機はアドレスデコーダ２０１によって
スタチックＲＡＭチップ１００ａ〜１００ｎを交互に選
択することにより、任意のスタチックＲＡＭチップ内の
補助エリア３ａ、３ｂへのアクセスが可能である。次に
、アクセスを全て主エリア２に対して行ないたい場合は
、端末機は各スタチックＲＡＭチップ１００ａ〜１００
ｎを順次選択し、アクセス可能な記憶エリアを補助エリ
ア３ａ、３ｂから主エリア２に切換えればよい。すなわ
ち、アドレスデコーダ２０（によって選択されたスタチ
ックＲＡＭチップへの選択信号すなわちチップイネーブ
ル信号ＣＥのみが“Ｌ”レベルとなり、他の非選択のス
タチックＲＡＭチップへのチップイネーブル信号ＣＥは
“Ｈ″レベルなりその選択されたスタチックＲＡＭチッ
プにおいてアクセス可能記憶エリアの切換が行われる。

さらに、補助エリア３ａ、３ｂが選択されたものと主エ
リア２が選択されたものとが混在する状態で各スタチッ
クＲＡＭチップ１００ａ〜１００ｎを使用することがで
きる。

［発明の効果コ 以上のように、この発明によれば、主エリアの記憶容量
を犠牲にすることなく、任意の識別データを補助エリア
に記憶することができる。また、補助エリアのアクセス
は主エリアのアクセスに用いられるアドレスデータの一
部を用いて行われるため、アドレスデータのビット数が
増えず、チップ面積の増加やコストの上昇を防ぐことが
できる。

さらに、アドレスデータの入力ピンの数が増えず、規格
化された半導体記憶装置との間で互換性を損なわない。

【図面の簡単な説明】

第１図は、この発明の詳細な説明するための図である。 第２図は、第１図の原理図において、主エリアと補助エ
リアとのアドレス空間の重複を示す図である。 第３図は、補助エリアから主エリアへの切換タイミング
を説明するための図である。 第４図は、エリア切換手段の第１の構成例を示す図であ
る。 第５図は、エリア切換手段の第２の構成例を示す図であ
る。 第６図は、エリア切換手段の第３の構成例を示す図であ
る。 第７図は、スタチックＲＡＭまたはＥＥＰＲＯＭにおい
て用いられるエリア切換手段の構成の一例を示す図であ
る。 第８図は、ＥＰＲＯＭあるいはＯＴＦＲＯＭにおいて用
いられるエリア切換手段の構成の一例を示す図である。 第９図は、マスクドＲＯＭにおいて用いられるエリア切
換手段の構成の一例を示す図である。 第１０図〜第１３図は、通常モードにおける各種コント
ロール信号の論理状態とアクセス可能記憶エリアの切換
モードにおける各種コントロール信号の論理状態との関
係を、各種半導体記憶装置について示した図である。 第１４図は、第７図に示すエリア切換手段を用いて構成
されたスタチックＲＡＭチップのブロック図である。 第１５図は、第１４図における切換信号発生回路および
セレクタのさらに詳細な構成を示すブロック図である。 第１６図は、第１４図および第１５図に示す実施例の動
作を説明するためのタイミングチャートである。 第１７図は、第１４図に示すスタチックＲＡＭチップを
複数個用いて構成されたメモリカード回路を示すブロッ
ク図である。 図において、１はメモリセルアレイ、２は主エリア、３
ａ、３ｂは補助エリア、４はエリア切換手段を示す。 第１図 第２図

Claims (1)

1. 【特許請求の範囲】 複数のメモリセルが配列された記憶エリアを有し、その
   記憶エリアが、相対的に記憶容量の大きい主エリアと、
   相対的に記憶容量の小さい補助エリアとに分けられたメ
   モリセルアレイを備え、前記主エリアは、第１のアドレ
   スデータを用いてアクセスされ、 前記補助エリアは、前記第１のアドレスデータの一部で
   ある第２のアドレスデータを用いてアクセスされ、さら
   に 前記主エリアと前記補助エリアとのうち、アクセスが可
   能なエリアを切換えるためのエリア切換手段を備える、
   半導体記憶装置。