JPS61227288A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【発明の技術分野］ この発明はスタティック型の半導体記憶装置に係り、特
にビットラインの駆動方式を改良したものである。

［発明の技術的背景］ 従来、高速化をねらったスタティック型の書込み、読み
出し半導体記憶装置（以下、Ｓ　−ＲＡ　Ｍと称する）
の多（のちのでは、データの読みだし時にビットライン
の電圧振幅を減少させて高速読み出しを実現するため、
“Ｏ”レベル側のビットラインの電圧をアース電圧（０
■）とせず、ビットラインの負荷素子、セルのトランス
ファゲートおよびセル内の駆動トランジスタそれぞれを
オン状態にして、１１０　Ｎレベル側ビットラインの電
圧を電源電圧とアース電圧との中間電圧となるように設
定している。この場合、当然のことながら、電源電圧印
加点とアースとの間に直流貫通電流が発生している。こ
のようなセルの具体例としてはＮ９８２　　アイ・イー
・イー・イー・インターナショナル・ソリッド・ステー
ト・サーキツツ・フンフエレンス、ダイジェスト　オブ
　テクニカル　ベーバーズ（１９８２１ＥＥＥ　　Ｉｎ
ｔｅｒｎａｔｉｏｎａｌ　　５ｏｌｉｄ−８ｔａｔｅＣ
ｉｒｃｕｉｔｓ　　Ｃｏｎｆ’ｅｒｅｎｃｅ、ＤＩＧＥ
ＳＴ　　ＯＦ　　ＴＥＣＨＮＩＣＡＬ　　ＰＡＰＥＲ８
）Ｊの第２５６頁および第２５７頁に記載されている「
ア・ハイ・シーモスツウ・８ＫＸ８ｂスタテイツク・ラ
ムズ　オー　ミナト著（ＡＨＩ　　ＣＭＯ８ＩＩ　　８
ＫＸ８ｂ　　ＳｔａｔｉｃＲＡＭＳ　　Ｏ，Ｍｉｎａｔ
ｏ）Ｊが、に＜知１３れｒおり、そのメモリセル部分の
回路図を第４図に示す。ここでデータは、駆動用のＮチ
ャネルＭＯ８ＭＯ３トランジスタ１１．１２それぞれお
よび高抵抗の負荷抵抗１３．１４それぞれからなるイン
バータの入出力端間を交差結合して構成されたフリップ
フロップ１５で記憶されるようになっており、このフリ
ップ７０ツブ１５と一対のビットライン１６．１７どの
間にはワードライン１８の信号でスイッチ制御されるト
ランスファゲート用のＮチャネルＭＯＳトランジスタ１
９．２０が接続されている。そして上記一対のビットラ
イン１６．１１と電源電圧ＶＤＤ印加点との間には、ゲ
ートがＶＤＤ印加点に接続され、常時オン状態にされて
いる負荷用のＮチャネルＭＯＳトランジスタ２１．２２
が接続されている。このようなメモリセルでは記憶デー
タに応じて上記フリップフロップ１５を構成する二つの
インバータのいずれか一方の出力端が１”レベルにされ
ているので、ワードライン１８が駆動されてこのメモリ
セルが選択されると、例えば図中破線の矢印で示すよう
な直流貫通電流が発生する。

第５図は一般な５−ＲＡＭの全体の構成を示すブロック
図である。図示するように一般の５−ＲＡＭではメモリ
セルが少なくとも二つのメモリセクションに分割されて
おり、この例では二つのセクション３０Ａおよび３０Ｂ
に分割されている。この二つのメモリセクション３０Ａ
および３０３ではさまれるようにロウデコーダ３１と左
側のメモリセクション３０Ａ用のワードライン駆動ドラ
イバ３２Ａおよび右側のメモリセクション３０Ｂ用のワ
ードライン駆動ドライバ３２Ｂとが設けられている。な
お、第５図において、３３Ａ、３３Ｂはカラムデコーダ
、３４Ａ、３４３は冗長用メモリセル選択回路であり、
３５Ａ、３５Ｂは上記カラムデコーダ３３Ａ　、　３３
Ｂ　、もしくは冗長用メモリセル選択回路３４Ａ、３４
Ｂの出力に応じて対応するメモリセクション３０Ａ、３
０Ｂ内のビットラインを選択してセンスアンプに接続制
御する複数のスイッチ用ＭｏＳトランジスタを備えたス
イッチ回路である。

このようにメモリセルが二つのメモリセクションに分割
されている５−ＲＡＭでは、アクセス時にいずれか一方
のメモリセクションが選択され、その選択された方のメ
モリセクション内のメモリセルが選択可能にされる。

［背景技術の問題点］ ところで、第５図のような５−ＲＡＭにおいて、例えば
それぞれのメモリセクション３０Ａ１３０Ｂが１２８カ
ラム×２５６０つで構成されているような場合、前記第
４図のような直流貫通電流は選択される一つのロウ内の
１２８カラムで同時に発生するので、非常に大きな電流
が流れ、この結果、従来のＳ　−ＲＡ　Ｍでは消費電流
が大きくなるという欠点がある。

［発明の目的］ この発明は上記のような事情を考慮してなされたもので
ありその目的は、動作時における直流貫通電流の発生を
低減せしめて消費電流の少ない半導体記憶装置を提供す
ることにある。

［発明の概要コ 上記目的を達成するためこの発明にあっては、トランス
フ１ゲートを介してビットラインに結合されるメモリセ
ルが複数のメモリセルセクションに分割され、選択され
たメモリセルセクション内のメモリセルのみが選択可能
にされるようなセクション選択制御が行われる半導体記
憶装置において、各メモリセルセクション内の各ビット
ラインとＮ課電圧印加点との間に挿入され、対応するメ
モリセルセクションが非選択状態にされている期間では
、対応するビットラインをその期間中、充電し、対応す
るメモリセルセクションが選択状態にされている期間で
はそのセクション内の選択セルに対応するトランスファ
ゲートが導通Ｉｌｌ　ＩＩＩされる前の一定期間内にの
み、対応するビットラインを充電する負荷回路を設ける
ようにしている。

［発明の実施例］ 以下、口面を参照してこの発明の一実施例を説明する。

第１図はこの発明に係る半導体記憶装置の全体の構成を
示すブロック図である。４０・・・はそれぞれメモリセ
クションである。各メモリセクション４０内では図中縦
方向には図示しない複数のビットラインが、横方向には
図示しない複数のワードラインがそれぞれ配列されてい
る。上記各一対のメモリセクション４０．４０間にはロ
ウ方向アドレスＡｒに応じて、対応する両側のメモリセ
ルセクション４０内のワードラインを選択的に駆動する
ロウデコーダ／ワードライン駆動ドライバ４１が設けら
れている。４２・・・はそれぞれのメモリセルセクショ
ン４０毎に設けられ、カラム方向アドレスに応じて、対
応するメモリセルセクション４０内のビットラインを選
択するカラムデコーダである。また、４３はセクション
デコーダであり、例えば何ビットかのカラム方向アドレ
スＡＣに基づいて上記ロウデコーダ／ワードライン駆動
ドライバ４１およびカラムデコーダ４２を選択的に動作
させて、一つのメモリセクション４０内のメモリセルの
みが選択できるようにするものである。すなわち、セク
ションデコーダ４３の出力に応じていずれか一つのロウ
デコーダ／ワードライン駆動ドライバ４１が動作可能に
され、このときのＯウデコーダ／ワードライン駆動ドラ
イバ４１の出力に応じて左右いずれか一方のメモリセク
ション４０内の一つのワードラインが選択駆動される。

さらに、このときのロウデコーダ／ワードライン駆動ド
ライバ４１の出力に応じて、ワードラインが選択駆動さ
れているメモリセクション４０内のビットラインがカラ
ムデコーダ４２で選択され、この結果、選択されたメモ
リセルがビットラインを介して図示しないセンスアンプ
に結合され、その後、データの読み出しもしくは書き込
みが行われる。

第２図は上記メモリセクション４０内に設けられている
メモリセル部分の具体的構成を示す回路図である。１ビ
ツトのデータは、電源電圧ｖＤＤ印加点とアースとの間
に高抵抗の負荷抵抗５１．５２それぞれ、および駆動用
のＮチャネルＭＯ５ＭＯＳトランジスタ５３．５４それ
ぞれを直列ピ挿入して構成されたインバータの入出力端
間を交差結合してなるフリップフロップ５５で記憶され
るようになっており、このフリップフロップ５５と一対
のビットライン５６．５７との間にはワードライン５８
の信号でスイッチ制御されるトランスファゲート用のＮ
チャネルＭＯＳトランジスタ５９．６０が接続されてい
る。そして上記一方のビットライン５６と電源電圧ＶＤ
Ｄ印加点との間には負荷用の２個のＰチャネルＭｏＳト
ランジスタ８１．６２が並列に接続されており、この両
トランジスタ６１．６２はビットライン５６に対する負
荷回路６３を構成している。さらに他方のビットライン
５７と電源電圧Ｖｏｏ印加点との間には負荷用の２個の
ＰチャネルＭＯＳトランジスタ６４．６５が並列に接続
されており、この両トランジスタ６４．６５はビットラ
イン５７に対する負荷回路６６を構成している。さらに
上記一対のビットライン５６．５７の相互間には、イコ
ライズ用のＰチャネルＭｏＳトランジスタ６７が挿入さ
れている。

上記トランジスタ６１と６４の各ゲートには、上記セク
ションデコーダ４３で発生される信号に基づき、対応す
るメモリセクション４０が非選択状態の期間に“Ｏ″レ
ベル設定される制御信号Ｓ１が供給されている。上記ト
ランジスタ６２．６５および６７の各ゲートには、上記
セクションデコーダ４３で発生される信号に基づき、対
応するメモリセクション４０が選択状態の期間内に一定
期間のみ“０ルベルに設定されるような制御信号Ｓ２が
供給されている。なお、上記トランジスタ６２と６５の
負荷能力すなわち電流供給能力はトランジスタ６１と６
４よりも大きくされている。

次に上記のような構成の５−ＲＡＭの動作を、第３図の
波形図を用いて説明する。

まず入力アドレスＡｄｄが変化すると、これに応動して
セクションデコーダ４３は一つの０ウデコーダ／ワード
ライン駆動ドライバ４１および一つのカラムデコーダを
動作させて、一つのメモリセクション４０を選択する。

さらにセクションデコーダ４３からの出力信号に基づい
て、選択メモリセクション４０に対しては“１″レベル
に設定された制御信号３１（第３図中実線で示している
）が供給され、残りの非選択メモリセクション４０に対
しては“０″レベルに設定された制御信号８１（第３図
中破線で示している）が供給される。このとき、選択メ
モリセクション４０ではそれぞれのメモリセル部分にお
いて負荷用のトランジスタ６１と６４がオフ状態にされ
、残りの非選択メモリセクション４０ではそれぞれのメ
モリセル部分において負荷用のトランジスタ６１と６４
がそれぞれオン状態にされる。

このとき各ワードライン５８は開かれていないので、す
べてのメモリセルについて前記のような直流貫通電流は
発生しない。

上記制御信号Ｓ１のレベル設定に並行して、セクション
デコーダ４３からの出力信号に基づき、選択メモリセク
ション４０に対しては一定期間、パルス状に“０”レベ
ルに設定された制御信号Ｓ２（第３図中実線で示してい
る）が供給され、残りの非選択メモリセクション４０に
対しては常時“１″レベルに設定された制御信号Ｓ２（
第３図中破線で示している）が供給される。これにより
、選択メモリセクション４０ではそれぞれのメモリセル
部分において負商用のトランジスタ６２と６５およびイ
コライズ用のトランジスタ６７が信号Ｓ２が“ＯＮレベ
ルにされている期間だけオン状態にされ、残りの非選択
メモリセクション４０ではトランジスタ６２と６５およ
び６７がそれぞれオフ状態のままににされる。従って、
選択メモリセクション４０についてのみ負荷用のトラン
ジスタ６２と６５およびイコライズ用のトランジスタ６
７が信号Ｓ２が“０″レベルにされている期間だけオン
状態にされ、残りの非選択メモリセクション４０ではト
ランジスタ６２と６５および６７がそれぞれオフ状態の
ままににされる。

そして、選択メモリセンジョン４０内では、トランジス
タ６２．６５それぞれを介して一対のビットライン５６
．５７が電源電圧ｖＤＤにプリチャージされ、かつ同時
にトランジスタ６７を介して両ビットライン５６．５７
が同電位となるようにイコライズされる。

この様子を第３図のビットラインの電位ＢＬ　（ＳＳ）
、ＢＬ　（８３）で示す。他方、各非選択メモリセンジ
ョン４０内では、信号Ｓ１が“０”レベルにされること
により、トランジスタ６１．６４それぞれを介して一対
のビットライン５Ｇ、５７が電源電圧ＶＤＤに充電され
るものであるが、トランジスタ６１．６４の負荷能力は
トランジスタ６２．６５よりも低くされているので、第
３図に示すビットラインの電位ＢＬ　（ＮＳＳ）、ＢＬ
　（ＮＳＳ）のうち“０″レベルにされている方の“１
″レベルへの傾斜は上記トランジスタ６２．６５による
電位ＢＬ（ＳＳ）、ＢＬ（８８）よりもなだらかなもの
となる。

上記プリチャージとイコライズの終了後に選択メモリセ
クション４０内の一つのワードライン５８が対応するロ
ウデコーダ／ワードライン駆動ドライバ４１の出力によ
って駆動される。この信号を第３図のＷＬで示す。上記
信号ＷＬが“１”レベルにされてメモリセル内のトラン
ジスタ５９．６０がオン状態にされると、フリップフロ
ップ５５内に記憶されているデータがトランジスタ５９
．６０それぞれを介して対応するビットライン５６．５
７に読み出される。このとき、“０”レベル信号が読み
出される側のビットラインでは、負荷用のトランジスタ
６１もしくは６４がオフ状態にされており、プリチャー
ジ用のトランジスタ６２もしくは６５もすでにオフ状態
にされているので、０”レベル信号が読み出されるビッ
トラインに関しては、このビットラインの電位がトラン
スファゲート用のトランジスタ５９もしくは６０および
フリップフロップ５５内の駆動用トランジスタ５３もし
くは５４を直列に介してアースに放電されるのみである
。すなわち、従来のようにワードライン５８を駆動して
いる期間中に■ＤＤとアースとの間で発生する貫通電流
は、この実施例の場合には信号Ｓ２が“０″レベルにさ
れているわずかな期間に発生するのみである。従って、
従来よりも大幅に消費電流を削減することができる。

ところで、高速化を目的とした従来の５−ＲＡＭの回路
方式の主な特長は、データの読み出し時にビットライン
間の電位差が、例えば電源電圧Ｖｎｏを５■とした場合
に２■程度と小さくできるため、アドレスが変化してワ
ードライン５８の選択状態が切替わる際に再びビットラ
インを電源電圧■ＤＤにプルアップするために必要な時
間の短縮化が計れること、もしくはイコライズに必要な
時間の短縮化が計れることにある。しかしながら、正常
な読み出し動作に必要なのは、選択メモリセルの選択動
作の前にビットライン対の電位を均等化し、かつプルア
ップレベルに設定することであり、選択メモリセルが選
ばれた後もプルアップ用のトランジスタをオン状態に保
つことは必ずしも必要ではない。

そこで、上記実施例によれば、選択されたメモリセクシ
ョン４０ではメモリセル選択動作（ワードライン５８の
駆動）の前にプリチャージおよびイコライズがなされ、
その後、セルが選択されれば、プリチャージされたビッ
トラインの電位がセルデータに応じて放電されるだけで
ある。このため、読み出し動作が完了するとビットライ
ンでの貫通電流の発生は全く生じない。さらに当然のこ
とながら、非選択メモリセクションではメモリセルは活
性化されないので、トランジスタ６１．６４がオン状態
にされていてもビットラインでの貫通電流の発生は全（
生じない。

このように上記実施例によれば、スタティック型メモリ
セルの消費電流の大部分を占めるビットラインにおける
貫通電流を大幅に低減できると同時に、プリチャージの
時間は一定であるので、アドレスサイクルタイムを長く
すればする程、動作時の消費電力をさらに大幅に低減す
ることができる。

また、選択メモリセルのビットライン駆動方式を従来の
ものと上記実施例のものとで比較した場合、読み出し速
度を決定する“０”レベル側のビットラインの放電は、
従来のものではプルアップ用のトランジスタがオン状態
のままで行われるので、このプルアップ用のトランジス
タが放電動作を阻止することになる。ところが、上記実
施例の場合には阻止するものがないので、ビットライン
の放電は速く行われ、読み出し動作の高速化が達成され
る。

さらにまた、メモリセルの選択動作すなわちワードライ
ンの選択動作に先だって行われるプリチャージ動作も駆
動力の大きなトランジスタ６２．６５によって行なうこ
とにより、十分な高速化が達成でき、高速読み出し動作
上のマイナス要因とはならない。

［発明の効果］ 以上説明したようにこの発明によれば、動作時における
直流貫通電流の発生を低減せしめて消費電流の少ない半
導体記憶装置を提供することができる。

【図面の簡単な説明】

第１図はこの発明に係る半導体記憶装置の全体の構成を
示すブロック図、第２図は上記記憶装置のメモリセル部
分の具体的構成を示す回路図、第３図は上記実施例装置
の動作を示す波形図、第４図４は従来装置のメモリセル
部分の回路図、第５図は一般なスタイツク型記憶装置の
全体の構成を示すブロック図である。 ４０・・・メモリセクション、４１・・・ロウデコーダ
／ワードライン駆動ドライバ、４２・・・カラムデコー
ダ、４３・・・セクションデコーダ、５５・・・フリッ
プ７０ツブ、５６、５７・・・ビットライン、５８・・
・ワードライン、５９゜６０・・・トランスファゲート
用のＭｏＳトランジスタ、６１、６２．６４．６５・ｆ
ｉ荷用のＭｏＳトランジスタ、６３、６６・・・負荷回
路。

Claims (2)

【特許請求の範囲】
1. （１）トランスファゲートを介してビットラインに結合
   されるメモリセルが複数のメモリセルセクションに分割
   され、選択されたメモリセルセクション内のメモリセル
   のみが選択可能にされるようなセクション選択制御が行
   われる半導体記憶装置において、各メモリセルセクショ
   ン内の各ビットラインと電源電圧印加点との間に挿入さ
   れ、対応するメモリセルセクションが非選択状態にされ
   ている期間では、対応するビットラインをその期間中、
   充電し、対応するメモリセルセクションが選択状態にさ
   れている期間ではそのセクション内の選択セルに対応す
   るトランスファゲートが導通制御される前の一定期間内
   にのみ、対応するビットラインを充電する負荷回路を具
   備したことを特徴とする半導体記憶装置。
2. （２）前記負荷回路は、対応するメモリセルセクション
   が非選択状態にされている期間に、対応するビットライ
   ンをその期間中、充電制御する第１の負荷トランジスタ
   と、対応するメモリセルセクションが選択状態にされて
   いる期間にそのセクション内の選択セルに対応するトラ
   ンスファゲートが導通制御される前の一定期間内にのみ
   、対応するビットラインを充電制御する第２の負荷トラ
   ンジスタとから構成されている特許請求の範囲第１項に
   記載の半導体記憶装置。