JPH02302994A

JPH02302994A - 半導体メモリ装置

Info

Publication number: JPH02302994A
Application number: JP1123143A
Authority: JP
Inventors: Yutaka Arita; 有田　豊
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1989-05-16
Filing date: 1989-05-16
Publication date: 1990-12-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】「産業上の利用分野］この発明は、半導体メモリ装置に関し、特に、ワード線
を３つの異なった電圧レベルで駆動する半導体メモリ装
置に関する。

［従来の技術］第３図は、従来のスタティックＲＡＭのメモリアレイ部
分を示す回路図である。第３図を参照して、このスタテ
ィックＲＡＭは、ワード線ＷＬＩ。

ＷＬ２とピッＩ・線対ＢＬＩおよびＢＬＩ、ＢＬ２およ
びＢＬ２とに接続されたメモリセルＭＣと、ワード線を
選択し駆動するための行デコーダ３と、ビット線対を選
択するための列デコーダ４と、読出回路５と、書込回路
６と、アドレス遷移検出（以下ＡＴＤという）回路７と
を含む。メモリセルＭＣは、負荷抵抗素子８１および８
２と、ＮＭＯＳトランジスタ８３ないし８６とによって
構成される。たとえば、トランジスタ８５は、一方電極
がビット線ＢＬＩに接続され、ゲート電極がワード線Ｗ
ＬＩに接続される。トランジスタ８６は、一方電極がビ
ット線ＢＬ了に接続され、ゲート電極がワード線ＷＬＩ
に接続される。ＡＴＤ回路７は、アドレス信号ＡＸＩな
いしＡＸｎを受けるように接続され、信号の遷移を検出
してＡＴＤパルスを行デコーダ３に与える。ＮＭＯ３）
ランジスタ５１および５２は、ビット線ＢＬＩおよびＢ
ＬＴに接続されビット線負荷を構成する。ＮＭＯＳトラ
ンジスタ７１および７２は、データ線りおよび五に接続
されデータ線負荷を構成する。ＮＭＯＳトランジスタ６
１および６２は、列デコーダ４によりカラム選択線ＣＬ
ＩおよびＣＬ２に与えられた信号に応答してビット線対
を選択する。

書込動作において、書込回路６を介してデータＤｉがデ
ータ線対りおよびＦに与えられる。たとえば、列デコー
ダ４によりビット線対ＢＬ１およびＢＬＩが選択される
とき、カラム選択線ＣＬＩの信号に応答してトランジス
タ６１および６２かオンする。これに加えて、行デコー
ダ３がワード線ＷＬＩを高レベルにもたらすと、メモリ
セルＭＣ中に入力データＤｉか書込まれる。

一方、読出動作において、行デコーダ３によりワード線
ＷＬ１が高レベルにもたらされ、トランジスタ６１およ
び６２がオンしメモリセルＭＣ中にストアされたデータ
がデータ線りおよび罫に与えられる。この信号は読出回
路５を介して出力データＤ○として出力される。このよ
うに、行デコーダ３は、ワード線を高レベルにもたらず
、すなわち、アドレス信号ＡＸＩないしＡＸｎにより選
択されたワード線を駆動する機能を有している。

メモリセルＭＣを構成する負荷抵抗素子８１および８２
は、スタンバイ電流を抑えるため、数１００ギガΩない
し数テラΩの極めて高い抵抗値をもっている。そのため
、各ビット線対にはビット線を高速で駆動するための負
荷トランジスタ５１および５２が接続されている。メモ
リセルＭＣが接続されたとき、トランジスタ５１または
５２およびメモリセルＭＣ中のトランジスタ８３または
８４を介して直流電流が流れることになる。これはビッ
ト線電流とも言われ、ワード線により選択されたすべて
のメモリセルＭＣに流れる。１本のワード線には多数の
メモリセルが接続されているので、これに伴ってビット
線電流の総和が増加する。このことは記憶容量の増加に
伴って大きな問題となっている。

その解決策の１つの方法として、ワード線を３つの電圧
レベルにより制御する方法かある。ずなわち、ワード線
の選択時に電源電圧Ｖｃｃレベルまたは電源電圧Ｖｃｃ
と接地電圧の中間レベルに制御し、非選択時に接地電圧
レベルに制御する。

これにより、読出ザイクルの初期は高速に動作させる必
要があるので、ワード線が電源電圧Ｖｃｃレベルまでも
たらされ、読出後は中間レベルにもたらすことによりビ
ット線電流を減少させることができる。

第４図は、第３図に示した行デコーダ３中に設けられた
ワード線駆動回路を示す回路図である。

上記のような目的で、このワード線駆動回路はワード線
を３つの電圧レベルで駆動することができる。第４図を
参照して、このワード線駆動回路は、ＮＡＮＤゲーＩ・
回路３１．．３２からの信号に応答してワード線ＷＬＩ
、ＷＬ２を駆動するためのインバータ回路９１．９２と
、ＡＴＤ信号に応答してインバータ回路９］、、９２に
電源電圧を供給するためのレベル制御回路２ａとを含む
。たとえば、インバータ回路９コはＰＭＯＳトランジス
タ１３およびＮＭＯＳトランジスタ２３によって構成さ
れる。レベル制御回路２ａは、電源Ｖｃｃと接地との間
に直列に接続されたＰＭＯ８＋−ランジスタ１１および
ＮＭＯ５）ランジスタ２１と、トランジスタ１１と並列
に接続されたＰＭＯＳトランジスタ１２とを含む。トラ
ンジスタ１１および２］のゲートはＡＴＤパルスを受け
るように一体接続される。トランジスタ１２のゲートは
接地に接続される。トランジスタ１１，１２．２１の共
通接続点から出力線ＴＬＳを介して各ワード線駆動用イ
ンバータ９１．，９２に電源電圧が供給される。

第５図は、第４図に示したワード線駆動回路の動作を説
明するためのタイミング図である。第４図および第５図
を参照して、次に動作について説明する。

アドレス信号が変化する前はワード線ＷＬＩが選択され
ており、高レベルのＡＴＤパルスが与えられる。したが
って、トランジスタ２１がオンする。トランジスタ１２
は常にオンしているので、トランジスタ１２および２１
のコンダクタンス比によって決定される中間電圧が出力
線ＴＬＳに与えられる。インバータ９１．９２は出力線
ＴＬＳを介して与えられる中間電圧を電源電圧として動
作する。

アドレス信号が変化した直後において、低レベルのＡＴ
Ｄパルスが与えられる。したがってトランジスタ１１が
オンしトランジスタ２１がオフする。その結果、電源電
圧Ｖｃｃレベルの電圧が出力線ＴＬＳを介して各インバ
ータ１に与えられる。

トランジスタ１１はそのコンダクタンスが極めて大きい
ので高速に動作することができる。このアドレス信号の
変化に伴い選択されたワード線がＷＬｌからＷＬ２に変
化する。ワード線ＷＬ２を駆動するためのインバータ９
２はＮＡＮＤゲート回路３２からの信号に応答して高レ
ベルの電圧を出力するのであるが、このときこのインバ
ータ９２に与えられる電源電圧が前述のＶｃｃレベルで
あるので高速にワード線ＷＬ２を立」こげることができ
る。なお、ワード線ＷＬＩは、トランジスタ２３がＮＡ
ＮＤゲート回路３］からの信号に応答してオンするので
、アドレス信号が変化した直後に低レベルにもたらされ
る。

アドレス信号が変化した後の定常状態では、再び高レベ
ルのＡＴＤパルスが与えられる。したがって、前述と同
様に出力線ＴＬＳの電圧が中間レベルにもたらされ、各
インバータ１に中間レベルの電源電圧が供給される。

［発明が解決しようとする課題］このようにして、第４図に示したワード線駆動回路は３
つの電圧レベルによりワード線を駆動することができる
。しかしながら、この回路では中間レベルの電源電圧を
供給するためにトランジスタ１２および２１がオンし続
けるので、これらを流れる貫通電流による電力消費が大
きい。これに加えて、出力線ＴＬＳがすべてのワード線
を駆動するインバータ１に接続されているため、非常に
大きな浮遊容量を持っており、したがって出力線ＴＬＳ
の電圧変化が高速になされない。このことは、各ワード
線の駆動制御を高速に行なうことができないという結果
をもたらす。出力線ＴＬＳの電圧を高速で制御するため
には、トランジスタ１２および２１のコンダクタンスを
大きく設定すればよいのであるか、前述のように貫通電
流が大きくなるため好ましくない。

この発明は、上記のような課題を解決するためになされ
たもので、半導体メモリ装置において、低電力消費の下
で３つの電圧によるワード線の駆動を高速化することで
ある。

［課題を解決するための手段］この発明に係る半導体メモリ装置は、アドレス信号の遷
移を検出する検出手段と、各々のワード線に接続されア
ドレス信号に応答して各ワード線を第１および第２の電
圧により駆動する複数の駆動手段と、各々のワード線に
接続され検出手段に応答してアドレス信号により指定さ
れたワード線を第３の電圧にもたらす複数の電圧制御手
段とを含む。

［作用］この発明における半導体メモリ装置では、ワード線を第
３の電圧にもたらす複数の電圧制御手段が各ワード線に
接続されているので、ワード線を第３の電圧に短時間で
もたらすことができる。

［発明の実施例］第１図は、この発明の一実施例を示すワード線駆動回路
の回路図である。第１図を参照して、このワード線駆動
回路は、ＰＭＯ３Ｉ−ランジスタ１１および１２の並列
接続によって構成されたレベル制御回路２ｂと、ＮＡＮ
Ｄゲート回路３１および３２からの信号に応答して各ワ
ード線ＷＬ１およびＷＬ２を駆動するためのインバータ
９１．９２と、各ワード線ＷＬ１およびＷＬ２と接地と
の間に接続されたＮＭＯ３）ランジスタ２１および２２
とを含む。トランジスタ１１，２１．２２は、各ゲート
がＡＴＤパルスを受けるように接続される。トランジス
タ１２はそのゲートが接地に接続される。

第２図は、第１図に示したワード線駆動回路の動作を説
明するためのタイミング図である。第１図および第２図
を参照して、次に動作について説明する。

アドレス信号が変化する前では、高レベルのＡＴＤパル
スが与えられ、トランジスタ２１および２２がオンする
。トランジスタ１２は常にオンしている。したがって、
ワード線ＷＬＩ−が選択されているので、トランジスタ
１２．１３．２１のコンダクタンス比によって決定され
る中間レベルの電圧にワード線ＷＬＩがもたらされる。

次に、アドレス信号か変化しワード線ＷＬ２か選択され
る。アドレス信号が変化した直後は、低レベルのＡＴＤ
パルスが与えられる。したがって、トランジスタ１１が
オンし、トランジスタ２１および２２はオフする。その
結果、電源電圧Ｖｃｃレベルの電圧が出力信号線ＴＬＳ
を介してインバータ９１．９２に供給される。したがっ
て、ワード線ＷＬ２は電源電圧Ｖｃｃレベルの電圧が供
給されたインバータ９２により高速に立上かる。

アドレス信号が変化した後定常状態になると、ＡＴＤパ
ルスは高レベルに変化する。したがって、トランジスタ
１１は再びオフし、トランジスタ２１および２２は再び
オンする。第４図に示した回路と同様に、出力線ＴＬＳ
は大な浮遊容量を持つ−１１＝ているのでゆっくりと電源電圧Ｖｃｃレベルから中間レ
ベルの電圧へと変化する。しかしながら、各ワード線Ｗ
ＬＩおよびＷＬ２にはプルダウントランジスタ２１およ
び２２が設けられているので、ワード線電圧を急速に所
定の中間レベルに電圧に引き下げることができる。すな
わち、選択されたワード線ＷＬ２が電源電圧Ｖｃｃレベ
ルまで急速に立上げられた後、すぐに中間レベルの電圧
まで引き下げられることにになる。

このように、第１図に示したワード線駆動回路では、各
ワード線を高速に中間レベルの電圧に引き下げることが
でき、したがって、３つの電圧によりワード線を高速で
駆動できる。

なお、第１図に示した回路では、トランジスタ１２がＰ
ＭＯ３）ランジスタであったがこれに代えてＮＭＯ３）
ランジスタを使用することもできる。また、トランジス
タ］３のソースとトランジスタ１１および１２のドレイ
ンとの間に論理回路が挿入されていても同様の効果を得
ることができる。

［発明の効果］以上のように、この発明によれば、各々のワード線に接
続された各ワード線を第３の電圧にもたらす複数の電圧
制御手段が設けられているので、３つの電圧によるワー
ド線の駆動か高速化された半導体メモリ装置が得られた
。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すワード線駆動回路
の回路図である。第２図は、第１図に示したワード線駆
動回路の動作を説明するためのタイミング図である。第
３図は、従来のスタティックＲＡＭのメモリアレイ部分
を示す回路図である。第４図は、第３図に示した行デコーダ中に設けられたワ
ード線駆動回路を示す回路図である。第５図は、第４図
に示したワード線駆動回路の動作を説明するためのタイ
ミング図である。図において、２ａおよび２ｂはレベル制御回路、３は行
デコーダ、４は列デコーダ、９１および９２はインバー
タ、ＷＬＩおよびＷＬ２はワード線である。

Claims

【特許請求の範囲】複数のワード線を各々第１、第２および第３の電圧によ
り駆動可能な半導体メモリ装置であって、アドレス信号
の遷移を検出する検出手段と、各々の前記ワード線に接
続され、アドレス信号に応答して前記ワード線を第１お
よび第２の電圧により駆動する複数の駆動手段と、各々の前記ワード線に接続され、前記検出手段に応答し
てアドレス信号により指定されたワード線を第３の電圧
にもたらす複数の電圧制御手段とを含む、半導体メモリ
装置。