JP4188643B2 - 半導体メモリ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は半導体メモリ装置に関し、特に、ワード線と第１および第２のビット線の交差部に配置された半導体メモリ装置に関する。
【０００２】
【従来の技術】
図２４は、従来のスタティックランダムアクセスメモリ（以下、ＳＲＡＭと称す）のメモリセル９０の構成を示す回路図である。図２４において、このメモリセル９０は、ＰチャネルＭＯＳトランジスタ９１，９２およびＮチャネルＭＯＳトランジスタ９３〜９６を含む。ＰチャネルＭＯＳトランジスタ９１，９２は、それぞれ電源電位ＶＤＤのラインと記憶ノードＮ９１，Ｎ９２との間に接続され、それらのゲートはそれぞれ記憶ノードＮ９２，Ｎ９１に接続される。ＮチャネルＭＯＳトランジスタ９３，９４は、それぞれ記憶ノードＮ９１，Ｎ９２と接地電位ＧＮＤのラインとの間に接続され、それらのゲートはそれぞれ記憶ノードＮ９２，Ｎ９１に接続される。ＮチャネルＭＯＳトランジスタ９５，９６は、それぞれ記憶ノードＮ９１，Ｎ９２とビット線ＢＬ，／ＢＬとの間に接続され、それらのゲートはともにワード線ＷＬに接続される。ＭＯＳトランジスタ９１，９３は、記憶ノードＮ９２の信号の反転信号を記憶ノードＮ９１に与えるインバータを構成する。ＭＯＳトランジスタ９２，９４は、記憶ノードＮ９１の信号の反転信号を記憶ノードＮ９２に与えるインバータを構成する。２つのインバータは、記憶ノードＮ９１，Ｎ９２間に逆並列に接続されており、ラッチ回路を構成している。
【０００３】
書込動作時は、ワード線ＷＬが選択レベルのＨレベルにされて、ＮチャネルＭＯＳトランジスタ９５，９６が導通する。書込データ信号に応じてビット線ＢＬ，／ＢＬのうちの一方のビット線（たとえばＢＬ）をＨレベルにするとともに他方のビット線（この場合は／ＢＬ）をＬレベルにすると、ＭＯＳトランジスタ９１，９４が導通するとともにＭＯＳトランジスタ９２，９３が非導通になり、記憶ノードＮ９１，Ｎ９２のレベルがラッチされる。ワード線ＷＬを非選択レベルのＬレベルにすると、ＮチャネルＭＯＳトランジスタ９５，９６が非導通になり、メモリセル９０にデータ信号が記憶される。
【０００４】
読出動作時は、ビット線ＢＬ，／ＢＬをＨレベルにプリチャージした後、ワード線ＷＬを選択レベルのＨレベルにする。これにより、ビット線（この場合は／ＢＬ）からＮチャネルＭＯＳトランジスタ９６，９４を介して接地電位ＧＮＤのラインに電流が流出し、ビット線／ＢＬの電位が低下する。ビット線ＢＬと／ＢＬの電位を比較することにより、メモリセル９０の記憶データを読出すことができる。
【０００５】
図２５は、従来のコンテンツアドレッサブルメモリ（以下、ＣＡＭと称す）のメモリセル１００の構成を示す回路図である。図２５を参照して、このメモリセル１００は、図２４のメモリセル９０にＮチャネルＭＯＳトランジスタ１０１〜１０３を追加したものである。ＣＡＭでは、１ワードごとにマッチ線ＭＬが設けられ、１ワードに対応する複数のメモリセル１００が１本のマッチ線ＭＬに接続される。ＮチャネルＭＯＳトランジスタ１０１，１０２は、それぞれビット線ＢＬ，／ＢＬとノードＮ１０１との間に接続され、それらのゲートはそれぞれ記憶ノードＮ９１，Ｎ９２に接続される。ＮチャネルＭＯＳトランジスタ１０３は、マッチ線ＭＬと接地電位ＧＮＤのラインとの間に接続され、そのゲートはＮチャネルＭＯＳトランジスタ１０１と１０２の間のノードＮ１０１に接続される。
【０００６】
データの書込／読出は、ワード線ＷＬおよびビット線対ＢＬ，／ＢＬを用いて図２４のＳＲＡＭと同様に行われる。データ検索時は、マッチ線ＭＬがＨレベルにプリチャージされた後、検索すべきデータ信号の反転データ信号がビット線ＢＬ，／ＢＬに与えられる。記憶データが“０”，“１”の場合は、記憶ノード（Ｎ９１，Ｎ９２）はそれぞれ（０，１），（１，０）となっている。検索すべきデータが“０”，“１”の場合は、ビット線（ＢＬ，／ＢＬ）にそれぞれ（１，０），（０，１）が与えられる。
【０００７】
たとえば、記憶データが“０”であり、検索データが“０”の場合は、記憶ノード（Ｎ９１，Ｎ９２）が（０，１）であるのでＮチャネルＭＯＳトランジスタ１０１が非導通になるとともにＮチャネルＭＯＳトランジスタ１０２が導通し、ビット線（ＢＬ，／ＢＬ）が（１，０）であるのでノードＮ１０１がＬレベルになる。したがって、ＮチャネルＭＯＳトランジスタ１０３は非導通になってマッチ線ＭＬはＨレベルのまま変化しない。
【０００８】
また、記憶データが“１”であり、検索データが“０”の場合は、記憶ノード（Ｎ９１，Ｎ９２）が（１，０）であるのでＮチャネルＭＯＳトランジスタ１０１が導通するとともにＮチャネルＭＯＳトランジスタ１０２が非導通になり、ビット線（ＢＬ，／ＢＬ）が（１，０）であるのでノードＮ１０１がＨレベルになる。したがって、ＮチャネルＭＯＳトランジスタ１０３が導通してマッチ線ＭＬはＬレベルに引下げられる。
【０００９】
つまり、１ワードに含まれる複数のデータのうちの１ビットでも検索ワードと一致しなければそのワードに対応するマッチ線ＭＬはＬレベル（“０”）に引下げられ、全ビットで検索ワードと一致したワードに対応するマッチ線ＭＬのみがＨレベル（“１”）に保持される。
【００１０】
【発明が解決しようとする課題】
このように従来のメモリセル９０，１００の各々は２通りのデータ保持状態しか持っていなかったので、データ信号が“０”，“１”，“ｘ”の３値を持つ場合は、“０”または“１”を保持するメモリセルと、データが有効であるか無効であるかを示す“ｘ”を保持するメモリセルとの２個のメモリセルを１組として使用する必要があった。このため、メモリの占有面積が大きくなり、消費電力が大きいという問題があった。
【００１１】
それゆえに、この発明の主たる目的は、占有面積が小さく、消費電力が小さな半導体メモリ装置を提供することである。
【００１２】
【課題を解決するための手段】
この発明に係る半導体メモリ装置は、ワード線と第１および第２のビット線の交差部に配置された半導体メモリ装置であって、それらの出力ノードがそれぞれ第１および第２の記憶ノードに接続された第１および第２のインバータと、第１および第２の記憶ノードにそれぞれ第１および第２の電位が与えられている場合は第１の記憶ノードと第２のインバータの入力ノードとの間を導通させるとともに第１のインバータの入力ノードに第２の電位を与え、第１および第２の記憶ノードにそれぞれ第２および第１の電位が与えられている場合は第２の記憶ノードと第１のインバータの入力ノードとの間を導通させるとともに第２のインバータの入力ノードに第２の電位を与え、第１および第２の記憶ノードの各々に第１の電位が与えられている場合は第１および第２のインバータの入力ノードの各々に第２の電位を与える第１の切換回路と、ワード線が選択レベルにされたことに応じて、第１のビット線と第１の記憶ノードとの間を導通させるとともに第２のビット線と第２の記憶ノードとの間を導通させる第２の切換回路とを備えたものである。
【００１３】
好ましくは、第１および第２の電位は、それぞれ電源電位および接地電位である。第１の切換回路は、第１の記憶ノードと第２のインバータの入力ノードとの間に接続され、そのゲート電極が第２の記憶ノードに接続された第１のＰチャネルＭＯＳトランジスタと、第２の記憶ノードと第１のインバータの入力ノードとの間に接続され、そのゲート電極が第１の記憶ノードに接続された第２のＰチャネルＭＯＳトランジスタと、第１のインバータの入力ノードと接地電位のラインとの間に接続され、そのゲート電極が第１の記憶ノードに接続された第１のＮチャネルＭＯＳトランジスタと、第２のインバータの入力ノードと接地電位のラインとの間に接続され、そのゲート電極が第２の記憶ノードに接続された第２のＮチャネルＭＯＳトランジスタとを含む。
【００１４】
また好ましくは、第１および第２の電位は、それぞれ接地電位および電源電位である。第１の切換回路は、第１の記憶ノードと第２のインバータの入力ノードとの間に接続され、そのゲート電極が第２の記憶ノードに接続された第１のＮチャネルＭＯＳトランジスタと、第２の記憶ノードと第１のインバータの入力ノードとの間に接続され、そのゲート電極が第１の記憶ノードに接続された第２のＮチャネルＭＯＳトランジスタと、第１のインバータの入力ノードと電源電位のラインとの間に接続され、そのゲート電極が第１の記憶ノードに接続された第１のＰチャネルＭＯＳトランジスタと、第２のインバータの入力ノードと電源電位のラインとの間に接続され、そのゲート電極が第２の記憶ノードに接続された第２のＰチャネルＭＯＳトランジスタとを含む。
【００１５】
また好ましくは、半導体メモリ装置に対応して読出ワード線と第１および第２の読出ビット線とが設けられる。半導体メモリ装置は、さらに、読出ワード線が選択レベルにされたことに応じて活性化され、第１および第２の記憶ノードに保持されたデータ信号を読出して第１および第２の読出ビット線に与える読出回路を備える。
【００１６】
また好ましくは、第１および第２の読出ビット線は予め電源電位に充電される。読出回路は、第１の読出ビット線と接地電位のラインとの間に直列接続され、それらのうちの一方のＮチャネルＭＯＳトランジスタのゲート電極が読出ワード線に接続され、他方のＮチャネルＭＯＳトランジスタのゲート電極が第１のインバータの入力ノードに接続された第１および第２のＮチャネルＭＯＳトランジスタと、第２の読出ビット線と接地電位のラインとの間に直列接続され、それらのうちの一方のＮチャネルＭＯＳトランジスタのゲート電極が読出ワード線に接続され、他方のＮチャネルＭＯＳトランジスタのゲート電極が第２のインバータの入力ノードに接続された第３および第４のＮチャネルＭＯＳトランジスタとを含む。
【００１７】
また好ましくは、第１および第２の読出ビット線は予め電源電位に充電される。読出回路は、第１の読出ビット線と接地電位のラインとの間に直列接続され、それらのうちの一方のＮチャネルＭＯＳトランジスタのゲート電極が読出ワード線に接続され、他方のＮチャネルＭＯＳトランジスタのゲート電極が第１の記憶ノードに接続された第１および第２のＮチャネルＭＯＳトランジスタと、第２の読出ビット線と接地電位のラインとの間に直列接続され、それらのうちの一方のＮチャネルＭＯＳトランジスタのゲート電極が読出ワード線に接続され、他方のＮチャネルＭＯＳトランジスタのゲート電極が第２の記憶ノードに接続された第３および第４のＮチャネルＭＯＳトランジスタとを含む。
【００１８】
また好ましくは、半導体メモリ装置に対応してマッチ線が設けられる。半導体メモリ装置は、さらに、第１および第２の記憶ノードに保持されたデータ信号と第１および第２のビット線に与えられたデータ信号とが一致しているか否かを判定し、判定結果に応じたレベルの信号をマッチ線に与える一致／不一致判定回路を備える。
【００１９】
また好ましくは、一致／不一致判定回路は、第１および第２の記憶ノードの電位が同じである場合および／または第１および第２のビット線の電位が同じである場合は、第１および第２の記憶ノードに保持されたデータ信号と第１および第２のビット線に与えられたデータ信号とが一致していると判定する。
【００２０】
また好ましくは、マッチ線は予め電源電位に充電される。一致／不一致判定回路は、マッチ線と接地電位のラインとの間に直列接続され、それらのうちの一方のＮチャネルＭＯＳトランジスタのゲート電極が第１のビット線に接続され、他方のＮチャネルＭＯＳトランジスタのゲート電極が第１の記憶ノードに接続された第１および第２のＮチャネルＭＯＳトランジスタと、マッチ線と接地電位のラインとの間に直列接続され、それらのうちの一方のＮチャネルＭＯＳトランジスタのゲート電極が第２のビット線に接続され、他方のＮチャネルＭＯＳトランジスタのゲート電極が第２の記憶ノードに接続された第３および第４のＮチャネルＭＯＳトランジとを含む。
【００２１】
また好ましくは、マッチ線は予め電源電位に充電される。一致／不一致判定回路は、マッチ線と接地電位のラインとの間に直列接続され、それらのうちの一方のＮチャネルＭＯＳトランジスタのゲート電極が第１のビット線に接続され、他方のＮチャネルＭＯＳトランジスタのゲート電極が第１のインバータの入力ノードに接続された第１および第２のＮチャネルＭＯＳトランジスタと、マッチ線と接地電位のラインとの間に直列接続され、それらのうちの一方のＮチャネルＭＯＳトランジスタのゲート電極が第２のビット線に接続され、他方のＮチャネルＭＯＳトランジスタのゲート電極が第２のノードに接続された第３および第４のＮチャネルＭＯＳトランジとを含む。
【００２２】
また好ましくは、半導体メモリ装置に対応してデータ検出線が設けられる。半導体メモリ装置は、さらに、第１および第２の記憶ノードがともに第１の電位を保持しているか否かを判定し、判定結果に応じたレベルの信号をデータ検出線に与えるデータ検出回路を備える。
【００２３】
また好ましくは、第１および第２の電位は、それぞれ電源電位および接地電位である。データ検出線は予め電源電位に充電される。データ検出回路は、それらの第１の電極がともにデータ検出線に接続され、それらの第２の電極が互いに接続され、それらのゲート電極がそれぞれ第１および第２のビット線に接続された第１および第２のＮチャネルＭＯＳトランジスタと、第１および第２のＮチャネルＭＯＳトランジスタの第２の電極と接地電位のラインとの間に直列接続され、それらのゲート電極がそれぞれ第１および第２の記憶ノードに接続された第３および第４のＮチャネルＭＯＳトランジスタを含む。第１および第２のビット線のうちの１本のビット線は第１の電位を受け、他方のビット線は第２の電位を受ける。
【００２４】
また好ましくは、第１および第２の電位は、それぞれ接地電位および電源電位である。データ検出線は予め電源電位に充電される。データ検出回路は、それらの第１の電極がともにデータ検出線に接続され、それらの第２の電極が互いに接続され、それらのゲート電極がそれぞれ第１および第２のビット線に接続された第１および第２のＮチャネルＭＯＳトランジスタと、第１および第２のＮチャネルＭＯＳトランジスタの第２の電極と接地電位のラインとの間に直列接続され、それらのゲート電極がそれぞれ第１および第２のインバータの入力ノードに接続された第３および第４のＮチャネルＭＯＳトランジスタを含む。第１および第２のビット線のうちの一方のビット線は第１の電位を受け、他方のビット線は第２の電位を受ける。
【００２５】
また好ましくは、第１および第２のビット線に接続され、半導体メモリ装置の第１および第２の記憶ノードにデータ信号を書込む書込回路がさらに設けられる。書込回路は、書込許可信号が活性化レベルの場合は第１の入力信号の反転信号を第１のビット線に与え、書込許可信号が非活性化レベルの場合はその出力ノードをハイインピーダンス状態にする第１のトライステートインバータと、書込許可信号が活性化レベルの場合は第２の入力信号の反転信号を第２のビット線に与え、書込許可信号が非活性化レベルの場合はその出力ノードをハイインピーダンス状態にする第２のトライステートインバータを含む。
【００２６】
また好ましくは、第１および第２のビット線に接続され、半導体メモリ装置の第１および第２の記憶ノードに保持されたデータ信号を読出す読出回路がさらに設けられる。読出回路は、第１のビット線の電位と第１および第２の電位間の参照電位とを比較し、比較結果に応じたレベルの信号を出力する第１の比較回路と、第２のビット線の電位と参照電位とを比較し、比較結果に応じたレベルの信号を出力する第２の比較回路を含む。
【００２７】
好ましくは、半導体メモリ装置は、さらに、参照電位を生成する参照電位発生回路を備える。参照電位発生回路は、電源電圧のラインと出力ノードとの間に接続され、読出動作時にパルス的に導通するスイッチング素子と、および出力ノードと接地電位のラインとの間に接続されたダイオード素子を含む。
【００２８】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１によるＳＲＡＭの全体構成を示すブロック図である。図１において、このＳＲＡＭは、行列状に配列された複数（図面および説明の簡単化のため２行２列の４つとする）のメモリセル（ＭＣ）１と、各行に対応して設けられたワード線ＷＬと、各列に対応して設けられたビット線対ＢＬ，／ＢＬとを備える。各メモリセル１は、対応のワード線ＷＬと対応のビット線対ＢＬ，／ＢＬに接続され、３値（“０”，“１”，“ｘ”）のデータ信号を記憶する。
【００２９】
また、このＳＲＡＭは、ビット線ＢＬ，／ＢＬの各々に対応して設けられ、対応のビット線ＢＬまたは／ＢＬを所定の電位に充電するためのプリチャージ回路２と、各ビット線対ＢＬ，／ＢＬに対応して設けられ、読出動作時に対応のビット線対ＢＬ，／ＢＬ間の電位をイコライズするためのイコライザ３と、各ビット線対ＢＬ，／ＢＬに対応して設けられ、対応のビット線対ＢＬ，／ＢＬとデータ入出力線対ＩＯ，／ＩＯとを接続するための列選択ゲート４とを備える。
【００３０】
プリチャージ回路２は、電源電位ＶＤＤのラインと対応のビット線ＢＬまたは／ＢＬの一方端との間に接続され、そのゲートがビット線イコライズ信号／ＢＬＥＱを受けるＰチャネルＭＯＳトランジスタを含む。イコライザ３は、対応のビット線対ＢＬ，／ＢＬの間に接続され、そのゲートがビット線イコライズ信号／ＢＬＥＱを受けるＰチャネルＭＯＳトランジスタを含む。列選択ゲート４は、対応のビット線ＢＬの他方端とデータ入出力線ＩＯの一方端との間に接続されたＮチャネルＭＯＳトランジスタと、対応のビット線／ＢＬの他方端とデータ入出力線／ＩＯの一方端との間に接続されたＮチャネルＭＯＳトランジスタとを含み、２つのＮチャネルＭＯＳトランジスタのゲートは列選択線ＣＳＬの一方端に接続される。
【００３１】
さらに、このＳＲＡＭは、行デコーダ５、制御回路６、列デコーダ７、書込回路８および読出回路９を備える。行デコーダ５は、外部から与えられる行アドレス信号に従って複数のワード線ＷＬのうちのいずれかのワード線ＷＬを選択レベルのＨレベルに立上げる。制御回路６は、外部から与えられる制御信号に従ってＳＲＡＭ全体を制御する。列デコーダ７は、外部から与えられる列アドレス信号に従って複数の列選択線ＣＳＬのうちのいずれかの列選択線ＣＳＬを選択レベルのＨレベルに立上げる。
【００３２】
書込回路８および読出回路９は、ともにデータ入出力線対ＩＯ，／ＩＯの他方端に接続される。書込回路８は、信号ＷＥが活性化レベルのＨレベルにされたことに応じて活性化され、外部から与えられたデータ信号ＷＤ，／ＷＤを、行デコーダ５および列デコーダ７によって選択されたメモリセル１に書込む。読出回路９は、信号ＳＥが活性化レベルのＨレベルにされたことに応じて活性化され、行デコーダ５および列デコーダ７によって選択されたメモリセル１からの読出データ信号ＲＤ，／ＲＤを外部に出力する。データ信号ＷＤ，／ＷＤおよびＲＤ，／ＲＤの各々は、０，１；１，０または１，１すなわち“０”，“１”または“ｘ”になる。
【００３３】
次に、図１に示したＳＲＡＭの動作について説明する。書込動作時は、行アドレス信号によって指定された行のワード線ＷＬが行デコーダ５によって選択レベルのＨレベルに立上げられ、その行の各メモリセル１が活性化される。次いで、列アドレス信号によって指定された列の列選択線ＣＳＬが列デコーダ７によって選択レベルのＨレベルに立上げられ、その列の列選択ゲート４が導通し、活性化されたメモリセル１がビット線対ＢＬ，／ＢＬおよびデータ入出力線対ＩＯ，／ＩＯを介して書込回路８に接続される。
【００３４】
書込回路８は、外部から与えられたデータ信号ＷＤ，／ＷＤに従って、データ入出力線ＩＯ，／ＩＯをそれぞれＬレベルおよびＨレベル、ＨレベルおよびＬレベル、またはＨレベルおよびＨレベルにしてメモリセル１にデータを書込む。ワード線ＷＬおよび列選択線ＣＳＬがＬレベルに立下げられると、メモリセル１にデータが記憶される。
【００３５】
読出動作時は、列アドレス信号によって指定された列の列選択線ＣＳＬが選択レベルのＨレベルに立上げられ、その列の列選択ゲート４が導通してビット線対ＢＬ，／ＢＬがデータ入出力線対ＩＯ，／ＩＯを介して読出回路９に接続される。次いで、ビット線イコライズ信号／ＢＬＥＱが活性化レベルのＬレベルになって各プリチャージ回路２および各イコライザ３が導通し、各ビット線対ＢＬ，／ＢＬの電位がイコライズされる。ビット線イコライズ信号／ＢＬＥＱが非活性化レベルのＨレベルになり、各プリチャージ回路２および各イコライザ３が非導通になった後、行アドレス信号に応じた行のワード線ＷＬが行デコーダ５によって選択レベルのＨレベルに立上げられて、その行の各メモリセル１が活性化される。これにより、メモリセル１が記憶しているデータに応じてビット線ＢＬ，／ＢＬおよびデータ入出力線ＩＯ，／ＩＯの電位がＬレベルおよびＨレベル、ＨレベルおよびＬレベルまたはＨレベルおよびＨレベルになる。読出回路９は、データ入出力線ＩＯ，／ＩＯの各々の電位と参照電位ＶＲとを比較し、比較結果に応じた論理のデータ信号ＲＤ，／ＲＤを外部に出力する。
【００３６】
図２は、メモリセル１の構成を示す回路図である。図２において、このメモリセル１は、ＰチャネルＭＯＳトランジスタ１１〜１４およびＮチャネルＭＯＳトランジスタ１５〜２０を含む。ＰチャネルＭＯＳトランジスタ（負荷トランジスタ）１１，１２は、それぞれ電源電位ＶＤＤのラインと記憶ノードＮ１，Ｎ２との間に接続され、それらのゲートはそれぞれノードＮ３，Ｎ４に接続される。ＰチャネルＭＯＳトランジスタ（トランスファゲート）１３は、ノードＮ２とＮ３の間に接続され、そのゲートは記憶ノードＮ１に接続される。ＰチャネルＭＯＳトランジスタ（トランスファゲート）１４は、ノードＮ１とＮ４の間に接続され、そのゲートは記憶ノードＮ２に接続される。
【００３７】
ＮチャネルＭＯＳトランジスタ（ドライバトランジスタ）１５，１６は、それぞれ記憶ノードＮ１，Ｎ２と接地電位ＧＮＤのラインとの間に接続され、そのゲートはそれぞれノードＮ３，Ｎ４に接続される。ＰチャネルＭＯＳトランジスタ１１およびＮチャネルＭＯＳトランジスタ１５は、ノードＮ３に現れる信号の反転信号を記憶ノードＮ１に与えるインバータを構成する。ＰチャネルＭＯＳトランジスタ１２およびＮチャネルＭＯＳトランジスタ１６は、ノードＮ４に現れる信号の反転信号を記憶ノードＮ２に与えるインバータを構成する。
【００３８】
ＮチャネルＭＯＳトランジスタ（プルダウントランジスタ）１７は、ノードＮ３と接地電位ＧＮＤのラインとの間に接続され、そのゲートは記憶ノードＮ１に接続される。ＮチャネルＭＯＳトランジスタ（プルダウントランジスタ）１８は、ノードＮ４と接地電位ＧＮＤのラインとの間に接続され、そのゲートは記憶ノードＮ２に接続される。ＮチャネルＭＯＳトランジスタ（アクセストランジスタ）１９は、ビット線ＢＬと記憶ノードＮ１との間に接続され、そのゲートはワード線ＷＬに接続される。ＮチャネルＭＯＳトランジスタ（アクセストランジスタ）２０は、ビット線／ＢＬと記憶ノードＮ２との間に接続され、そのゲートはワード線ＷＬに接続される。
【００３９】
書込動作時は、ワード線ＷＬが選択レベルのＨレベルにされ、ＮチャネルＭＯＳトランジスタ１９，２０が導通する。ビット線ＢＬ，／ＢＬがそれぞれＨレベルおよびＬレベルにされた場合は、ＰチャネルＭＯＳトランジスタ１３が非導通になるとともにＮチャネルＭＯＳトランジスタ１７が導通してノードＮ３がＬレベルになり、記憶ノードＮ１がＨレベルにラッチされる。また、ＰチャネルＭＯＳトランジスタ１４が導通するとともにＮチャネルＭＯＳトランジスタ１８が非導通になってノードＮ４がＨレベルになり、記憶ノードＮ２がＬレベルにラッチされる。
【００４０】
ビット線ＢＬ，／ＢＬがそれぞれＬレベルおよびＨレベルにされた場合は、ＰチャネルＭＯＳトランジスタ１４が非導通になるとともにＮチャネルＭＯＳトランジスタ１８が導通してノードＮ４がＬレベルになり、記憶ノードＮ２がＨレベルにラッチされる。また、ＰチャネルＭＯＳトランジスタ１３が導通するとともにＮチャネルＭＯＳトランジスタ１７が非導通になってノードＮ３がＨレベルになり、記憶ノードＮ１がＬレベルにラッチされる。
【００４１】
ビット線ＢＬ，／ＢＬがともにＨレベルにされた場合は、ＰチャネルＭＯＳトランジスタ１３，１４が非導通になるとともにＮチャネルＭＯＳトランジスタ１７，１８が導通し、ノードＮ３，Ｎ４がＬレベルになって記憶ノードＮ１，Ｎ２がＨレベルにラッチされる。ワード線ＷＬが非選択レベルのＬレベルにされると、ＮチャネルＭＯＳトランジスタ１９，２０が非導通になり、メモリセル１に３値のデータ信号が記憶される。記憶ノードＮ１，Ｎ２がＬレベル，Ｈレベルの場合すなわち０，１の場合を“０”とし、記憶のＮ１，Ｎ２がＨレベル，Ｌレベルの場合すなわち１，０の場合を“１”とし、記憶ノードＮ１，Ｎ２がＨレベル，Ｈレベルの場合すなわち、１，１の場合を“ｘ”とする。
【００４２】
読出動作時は、ワード線ＷＬが選択レベルのＨレベルにされてＮチャネルＭＯＳトランジスタ１９，２０が導通する。記憶ノードＮ１，Ｎ２がそれぞれＨレベルおよびＬレベルの場合は、ビット線／ＢＬからＮチャネルＭＯＳトランジスタ２０，１６を介して接地電位ＧＮＤのラインに電流が流出してビット線／ＢＬの電位が低下する一方、ＮチャネルＭＯＳトランジスタ１５は非導通になっているのでビット線ＢＬの電位はプリチャージ電位のまま変化しない。
【００４３】
記憶ノードＮ１，Ｎ２がそれぞれＬレベルおよびＨレベルの場合は、ビット線ＢＬからＮチャネルＭＯＳトランジスタ１９，１５を介して接地電位ＧＮＤのラインに電流が流出してビット線ＢＬの電位が低下する一方、ＮチャネルＭＯＳトランジスタ１６は非導通になっているのでビット線／ＢＬの電位はプリチャージ電位のまま変化しない。
【００４４】
記憶ノードＮ１，Ｎ２がともにＨレベルの場合は、ＮチャネルＭＯＳトランジスタ１５，１６がともに非導通になっているのでビット線ＢＬ，／ＢＬの電位はプリチャージ電位のまま変化しない。
【００４５】
図３は、書込回路８の構成を示す回路図である。図３において、この書込回路８は、トライステートインバータ２１，２２を含む。インバータ２１は、書込許可信号ＷＥが活性化レベルのＨレベルの場合に活性化され、書込データ信号／ＷＤの反転信号をデータ入出力線ＩＯに出力する。インバータ２２は、信号ＷＥが活性化レベルのＨレベルの場合に活性化され、書込データ信号ＷＤの反転信号をデータ入出力線／ＩＯに出力する。信号ＷＥが非活性化レベルのＬレベルの場合は、インバータ２１，２２の出力ノードはハイインピーダンス状態になる。
【００４６】
書込動作時は、信号ＷＥが所定タイミングでＨレベルにされてインバータ２１，２２が活性化される。書込データ信号ＷＤ，／ＷＤが０，１；１，０；１，１の場合はデータ入出力線ＩＯ，／ＩＯがそれぞれ０，１；１，０；１，１にされて、データ信号ＷＤ，／ＷＤの書込が行なわれる。読出動作時は、信号ＷＥが非活性化レベルのＬレベルに固定され、インバータ２１，２２の出力ノードはハイインピーダンス状態に維持される。
【００４７】
読出動作時には、ビット線ＢＬ，／ＢＬの各々の電位とある参照電位ＶＲとを比較することにより、メモリセル１の記憶データ“０”，“１”または“ｘ”を読出すことができる。図４は、読出回路９の構成を示す回路図である。図４において、この読出回路９は、２つの差動増幅器２３，２４を含む。差動増幅器２３は、ＰチャネルＭＯＳトランジスタ３１，２２およびＮチャネルＭＯＳトランジスタ３３〜３５を含む。ＰチャネルＭＯＳトランジスタ３１，３２は、電源電位ＶＤＤのラインとノードＮ３１，Ｎ３２の間に接続され、それらのゲートがそれぞれノードＮ３２，Ｎ３１に接続される。ＮチャネルＭＯＳトランジスタ３３，３４は、それぞれノードＮ３１，Ｎ３２とノードＮ３３との間に接続され、それらのゲートはそれぞれデータ入出力線ＩＯの電位および参照電位ＶＲを受ける。ノードＮ３２に現われる信号が、この差動増幅器２３の出力信号ＲＤとなる。参照電位ＶＲは、電源電位ＶＤＤと接地電位ＧＮＤの間の所定電位（たとえばＶＤＤ／２）である。ＮチャネルＭＯＳトランジスタ３５は、ノードＮ３３と接地電位ＧＮＤのラインとの間に接続され、そのゲートは信号ＳＥを受ける。
【００４８】
差動増幅器２４は、差動増幅器２３と同じ構成であり、ＰチャネルＭＯＳトランジスタ３１，３２およびＮチャネルＭＯＳトランジスタ３３〜３５を含む。ただし、ＮチャネルＭＯＳトランジスタ３３のゲートは、データ入出力線ＩＯの電位の代わりにデータ入出力線／ＩＯの電位を受ける。またノードＮ３２には、データ信号ＲＤの代わりにデータ信号／ＲＤが現われる。
【００４９】
読出動作時は、信号ＳＥが所定タイミングでＨレベルにされてＮチャネルＭＯＳトランジスタ３５が導通し、差動増幅器２３，２４が活性化される。データ入出力線ＩＯ，／ＩＯがそれぞれＨレベルおよびＬレベルの場合は、差動増幅器２３ではＭＯＳトランジスタ３２，３３の導通抵抗値がＭＯＳトランジスタ３１，３４の導通抵抗値よりも低くなって信号ＲＤがＨレベルになり、差動増幅器２４ではＭＯＳトランジスタ３２，３４の導通抵抗値がＭＯＳトランジスタ３１，３４の導通抵抗値よりも高くなって信号／ＲＤがＬレベルになる。同様に、データ入出力線ＩＯ，／ＩＯがそれぞれＬレベルおよびＨレベルの場合は信号ＲＤ，／ＲＤがそれぞれＬレベルおよびＨレベルになり、データ入出力線ＩＯ，／ＩＯがともにＨレベルの場合は信号ＲＤ，／ＲＤがともにＨレベルになる。書込動作時は、信号ＳＥが非活性化レベルのＬレベルに固定され、信号ＲＤ，／ＲＤはともにＨレベルに維持される。
【００５０】
この実施の形態１では、１つのメモリセル１で“０”，“１”，“ｘ”の３通りのデータ信号を保持することができる。したがって、３通りのデータ信号を保持するためには２つのメモリセルが必要であった従来に比べ、メモリセルの数が半分ですみ、チップ面積および消費電力の低減化を図ることができる。
【００５１】
なお、この実施の形態については、読出回路９を２つのＰＭＯＳクロスカップル型の差動増幅器２３，２４で構成したが、読出回路９を２つのカレントミラー型の差動増幅器で構成してもよい。カレントミラー型の差動増幅器では、ＰチャネルＭＯＳトランジスタ３１，３２のゲートはともにノードＮ３２に接続され、ノードＮ３１に現われる信号がインバータで反転されてデータ信号ＲＤまたは／ＲＤとなる。
【００５２】
また、読出回路９を図５の読出回路４０で置換してもよい。読出回路４０は、読出回路９に参照電位発生回路４１を追加したものである。参照電位発生回路４１は、電源電位ＶＤＤのラインと接地電位ＧＮＤのラインとの間に直列接続されたＰチャネルＭＯＳトランジスタ４２およびＮチャネルＭＯＳトランジスタ４３，４４を含む。ＰチャネルＭＯＳトランジスタ４２のゲートは、プリチャージ信号／ＰＣを受ける。ＮチャネルＭＯＳトランジスタ４３のゲートは、そのドレイン（ノードＮ４２）に接続される。ノードＮ４２に現われる電位が参照電位ＶＲとなる。参照電位ＶＲは、差動増幅器２３，２４のＮチャネルＭＯＳトランジスタ３４，３４のゲートに与えられる。ＮチャネルＭＯＳトランジスタ４４のゲートは、信号ＳＥを受ける。
【００５３】
読出動作時は、まずプリチャージ信号／ＰＣが所定時間だけＬレベルにされてＰチャネルＭＯＳトランジスタ４２が導通し、ノードＮ４２が電源電位ＶＤＤに充電される。次いで、信号ＳＥがＨレベルにされてＮチャネルＭＯＳトランジスタ４４が導通し、ノードＮ４２の電位が低下してＮチャネルＭＯＳトランジスタ４３のしきい値電位Ｖｔｈとなる。このしきい値電位Ｖｔｈが参照電位ＶＲとして差動増幅器２３，２４に与えられる。ただし、ノードＮ４２の電位が低下する速度は、データ入出力線ＩＯ，／ＩＯの電位が低下する速度よりも遅くなるように、ＮチャネルＭＯＳトランジスタ４３，４４のサイズが設定されている。この変更例では、参照電位ＶＲを容易に生成することができる。
【００５４】
［実施の形態２］
図６は、この発明の実施の形態２による２ポートＳＲＡＭのメモリセル５０の構成を示す回路図である。図６を参照して、このメモリセル５０は、図２のメモリセル１にＮチャネルＭＯＳトランジスタ５１〜５４を追加したものである。ＮチャネルＭＯＳトランジスタ５１〜５４は読出回路を構成する。２ポートＳＲＡＭでは、各メモリセル行に対応して書込ワード線ＷＷＬおよび読出ワード線ＲＷＬが設けられ、各メモリセル列に対応して書込ビット線対ＷＢＬ，／ＷＢＬおよび読出ビット線対ＲＢＬ，／ＲＢＬが設けられる。
【００５５】
ＮチャネルＭＯＳトランジスタ１９は、書込ビット線ＷＢＬと記憶ノードＮ１との間に接続され、そのゲートは書込ワード線ＷＷＬに接続される。ＮチャネルＭＯＳトランジスタ２０は、書込ビット線／ＷＬＢと記憶ノードＮ２との間に接続され、そのゲートは書込ワード線ＷＷＬに接続される。ＮチャネルＭＯＳトランジスタ５１，５２は読出ビット線ＲＢＬと接地電位ＧＮＤのラインとの間に直列接続され、ＮチャネルＭＯＳトランジスタ５３，５４は読出ビット線／ＲＢＬと接地電位ＧＮＤのラインとの間に直列接続される。ＮチャネルＭＯＳトランジスタ５１，５３のゲートはともに読出ワード線ＲＷＬに接続され、ＮチャネルＭＯＳトランジスタ５２，５４のゲートはそれぞれノードＮ３，Ｎ４に接続される。
【００５６】
書込動作時は、書込ワード線ＷＷＬおよび書込ビット線対ＷＢＬ，／ＷＢＬが使用され、実施の形態１と同様にしてメモリセル５０にデータ信号“０”，“１”または“ｘ”が書込まれる。
【００５７】
読出動作時は、読出ビット線ＲＢＬ，／ＲＢＬがＨレベルに充電されるとともに、読出ワード線ＲＷＬが選択レベルのＨレベルにされてＮチャネルＭＯＳトランジスタ５１，５３が導通する。記憶ノードＮ１，Ｎ２がそれぞれＨレベルおよびＬレベルの場合は、ノードＮ３，Ｎ４がそれぞれＬレベルおよびＨレベルになり、ＮチャネルＭＯＳトランジスタ５２が非導通になるとともにＮチャネルＭＯＳトランジスタ５４が導通し、読出ビット線ＲＢＬ，／ＲＢＬがそれぞれＨレベルおよびＬレベルになる。
【００５８】
記憶ノードＮ１，Ｎ２がそれぞれＬレベルおよびＨレベルの場合は、ノードＮ３，Ｎ４がそれぞれＨレベルおよびＬレベルになり、ＮチャネルＭＯＳトランジスタ５２が導通するとともにＮチャネルＭＯＳトランジスタ５４が非導通になり、読出ビット線ＲＢＬ，／ＲＢＬがそれぞれＬレベルおよびＨレベルになる。
【００５９】
記憶ノードＮ１，Ｎ２がともにＨレベルの場合は、ノードＮ３，Ｎ４がともにＬレベルになり、ＮチャネルＭＯＳトランジスタ５２，５４がともに非導通になって、読出ビット線ＲＢＬ，／ＲＢＬはＨレベルのまま変化しない。読出ワード線ＲＷＬが非選択レベルのＬレベルにされると、ＮチャネルＭＯＳトランジスタ５１，５３が非導通になって読出動作が終了する。
【００６０】
この実施の形態２では、メモリセル５０の記憶ノードＮ１〜Ｎ４が読出ビット線ＲＢＬ，／ＲＢＬに直接接続されないので、読出動作時に記憶データが破壊されることがない。したがって、メモリセル５０の記憶データが安定に保持される。
【００６１】
［実施の形態３］
図７は、この発明の実施の形態３によるＣＡＭのメモリセル６０の構成を示す回路図である。図７を参照して、このメモリセル６０は図２のメモリセル１にＮチャネルＭＯＳトランジスタ６１〜６４を追加したものである。ＮチャネルＭＯＳトランジスタ６１〜６４は、一致／不一致判定回路を構成する。このＣＡＭでは、各メモリセル行にワード線ＷＬが設けられ、１ワード毎にマッチ線ＭＬが設けられ、各メモリセル列にビット線対ＢＬ，／ＢＬが設けられる。ＮチャネルＭＯＳトランジスタ６１，６２は、マッチ線ＭＬと接地電位ＧＮＤのラインとの間に直列接続され、それらのゲートはそれぞれビット線ＢＬおよび記憶ノードＮ１に接続される。ＮチャネルＭＯＳトランジスタ６３，６４は、マッチ線ＭＬと接地電位ＧＮＤのラインとの間に直列接続され、それらのゲートはそれぞれビット線／ＢＬおよび記憶ノードＮ２に接続される。
【００６２】
マッチ線ＭＬには、図８に示すように、プリチャージ回路６５および電位検出回路６６が接続されている。データ検索を行なう場合は、プリチャージ回路６５によってマッチ線ＭＬをＨレベルに充電し、検索すべきデータ信号の反転信号をビット線対ＢＬ，／ＢＬに与え、電位検出回路６６によってマッチ線ＭＬの電位を検出する。プリチャージ回路６５は、たとえば、電源電位ＶＤＤのラインとマッチ線ＭＬとの間に接続され、そのゲートがプリチャージ信号／ＰＣｍを受けるＰチャネルＭＯＳトランジスタ６５ａを含む。プリチャージ信号／ＰＣｍがＬレベルにされると、ＰチャネルＭＯＳトランジスタ６５ａが導通してマッチ線ＭＬがＨレベルに充電される。電位検出回路６６は、たとえば、マッチ線ＭＬの電位がそのしきい値電位よりも低い場合はヒット信号φＨをＨレベルにし、マッチ線ＭＬの電位がそのしきい値電位よりも高い場合はヒット信号φＨをＬレベルにするインバータ６５ａを含む。データ信号の書込／読出は、ワード線ＷＬおよびビット線対ＢＬ，／ＢＬを用いて実施の形態１のＳＲＡＭと同様にして行なわれる。
【００６３】
図９は、メモリセル６０の記憶データＤ１と、検索データＤ２と、マッチ線ＭＬの論理レベルとの関係を示す図である。記憶データＤ１は、“０”，“１”，“ｘ”の３通りがある。記憶データＤ１が“０”，“１”，“ｘ”のとき、記憶ノード（Ｎ１，Ｎ２）はそれぞれ（０，１），（１，０），（１，１）になっている。検索データＤ２は、“０”，“１”，“ｘ”の３通りがある。検索データＤ２が“０”，“１”，“ｘ”のとき、ビット線（ＢＬ，／ＢＬ）はそれぞれ（１，０），（０，１），（０，０）にされる。
【００６４】
記憶データＤ１と検索データＤ２が一致した場合は、ＮチャネルＭＯＳトランジスタ６１，６２のうちの少なくとも一方のＮチャネルＭＯＳトランジスタが非導通となるとともにＮチャネルＭＯＳトランジスタ６３，６４のうちの少なくとも一方のＮチャネルＭＯＳトランジスタが非導通になり、マッチ線ＭＬはＨレベル（“１”）のまま変化しない。
【００６５】
記憶データＤ１と検索データＤ２が一致しない場合は、検索データＤ２が“ｘ”の場合を除き、ＮチャネルＭＯＳトランジスタ６１，６２またはＮチャネルＭＯＳトランジスタ６３，６４が導通してマッチ線ＭＬはＬレベル（“０”）になる。検索データＤ２が“ｘ”の場合は、ＮチャネルＭＯＳトランジスタ６１，６３が非導通になり、マッチ線ＭＬはＨレベル（“１”）のまま変化しない。電位検出回路６６は、マッチ線ＭＬの電位がＬレベルであるかＨレベルであるかを検出し、マッチ線ＭＬがＨレベルの場合は記憶データＤ１と検索データＤ２が一致したことを示すためにヒット信号φＨをＬレベルにする。
【００６６】
したがって、検索データ列のうちの一部データをマスクして“ｘ”とした場合は、“ｘ”にされたビットについては一致検索機能をマスクして記憶データに関係なく一致とみなすことにより、３値のデータの検索を実現することができる。
【００６７】
［実施の形態４］
図１０は、この発明の実施の形態４によるＣＡＭのメモリセル６７の構成を示す回路図である。図１０を参照して、このメモリセル６７は、図７のメモリセル６０のＮチャネルＭＯＳトランジスタ６２，６４のゲートをそれぞれノードＮ３，Ｎ４に接続したものである。
【００６８】
図１１は、メモリセル６７の記憶データＤ１と、検索データＤ２と、マッチ線ＭＬの論理レベルとの関係を示す図である。記憶データＤ１が“０”，“１”，“ｘ”の場合は、記憶ノード（Ｎ１，Ｎ２）はそれぞれ（０，１），（１，０），（１，１）になり、ノード（Ｎ３，Ｎ４）はそれぞれ（１，０），（０，１），（０，０）になっている。検索データＤ２が“０”，“１”，“ｘ”の場合は、ビット線（ＢＬ，／ＢＬ）はそれぞれ（０，１），（１，０），（１，１）にされる。
【００６９】
記憶データＤ１と検索データＤ２が一致した場合は、ＮチャネルＭＯＳトランジスタ６１，６２のうちの少なくとも一方のＮチャネルＭＯＳトランジスタが非導通になるとともにＮチャネルＭＯＳトランジスタ６３，６４のうちの少なくとも一方のＮチャネルＭＯＳトランジスタが非導通になり、マッチ線ＭＬはＨレベル（“１”）のまま変化しない。
【００７０】
記憶データＤ１と検索データＤ２が一致しない場合は、記憶データＤ１が“ｘ”の場合を除き、ＮチャネルＭＯＳトランジスタ６１，６２またはＮチャネルＭＯＳトランジスタ６３，６４が導通してマッチ線ＭＬはＬレベル（“０”）になる。記憶データＤ１が“ｘ”の場合は、ＮチャネルＭＯＳトランジスタ６２，６４が非導通になり、マッチ線ＭＬはＨレベル（“１”）のまま変化しない。
【００７１】
したがって、記憶データ列のうちの一部データに“ｘ”がある場合は、“ｘ”のビットについては一致検索機能をマスクして検索データに関係なく一致とみなすことにより、３値のデータ検索を実現することができる。
【００７２】
図１２は、実施の形態４の変更例を示す図である。図１２を参照して、この変更例では、検索データＤ２が“ｘ”の場合はビット線（ＢＬ，／ＢＬ）は（０，０）にされる。ビット線（ＢＬ，／ＢＬ）が（０，０）にされると、ＮチャネルＭＯＳトランジスタ６１，６３が非導通になり、記憶データＤ１に関係なくマッチ線ＭＬがＨレベルになる。したがって、検索データＤ２および記憶データＤ１のうちの少なくとも一方のデータが“ｘ”の場合は、そのビットについては一致検索機能をマスクして一致とみなすことにより、３値のデータ検索が実現される。
【００７３】
［実施の形態５］
図１３は、この発明の実施の形態５によるＣＡＭのメモリセル７０の構成を示す回路図である。図１３において、このメモリセル７０は、図２のメモリセル１にＮチャネルＭＯＳトランジスタ７１〜７４を追加したものである。このＳＲＡＭでは、各メモリセル行に対応してワード線ＷＬが設けられ、１ワード毎にｘ検出線ＸＬが設けられ、各メモリセル列に対応してビット線対ＢＬ，／ＢＬが設けられる。ＮチャネルＭＯＳトランジスタ７１，７２は、ｘ検出線ＸＬとノードＮ７１との間に並列接続され、それらのゲートはそれぞれビット線ＢＬ，／ＢＬに接続される。ＮチャネルＭＯＳトランジスタ７３，７４は、ノードＮ７１と接地電位ＧＮＤのラインとの間に直列接続され、それらのゲートはそれぞれ記憶ノードＮ１，Ｎ２に接続される。
【００７４】
ｘ検出線ＸＬには、図８で示したプリチャージ回路６５および電位検出回路６６が接続されている。データ信号の書込／読出は、ワード線ＷＬおよびビット線ＢＬ，／ＢＬを用いて実施の形態１と同様にして行なわれる。データ検出を行なう場合には、プリチャージ回路６５によってｘ検出線ＸＬをＨレベルに充電し、比較すべきデータ信号Ｄ２の反転データまたは比較すべきデータＤ２のうちの“ｘ”のみを反転させたデータをビット線対ＢＬ，／ＢＬに与え、電位検出回路６６によってｘ検出線ＸＬの電位を検出する。
【００７５】
図１４は、メモリセル７０の記憶データＤ１と、比較データＤ２と、ｘ検出線ＸＬの論理レベルとの関連を示す図である。記憶データＤ１が“０”，“１”，“ｘ”の場合は、記憶ノード（Ｎ１，Ｎ２）はそれぞれ（０，１），（１，０），（１，１）になっている。比較データＤ２が“０”，“１”，“ｘ”の場合は、ビット線（ＢＬ，／ＢＬ）がそれぞれ（０，１），（１，０），（０，０）または（１，０），（０，１），（０，０）になる。
【００７６】
記憶データＤ１が“０”または“１”の場合は、記憶ノードＮ１またはＮ２がＬレベルになってＮチャネルＭＯＳトランジスタ７３または７４が非導通になり、比較データＤ２に関係なく、ｘ検出線ＸＬはＨレベル（“１”）のまま変化しない。
【００７７】
記憶データＤ１が“ｘ”の場合は、記憶ノードＮ１，Ｎ２がともにＨレベルになってＮチャネルＭＯＳトランジスタ７３，７４はともに導通する。したがって、比較データＤ２が“ｘ”の場合を除き、ＮチャネルＭＯＳトランジスタ７１または７２が導通してｘ検出線ＸＬはＬレベル（“０”）になる。比較データＤ２が“ｘ”の場合は、ＮチャネルＭＯＳトランジスタ７１，７２はともに非導通になり、ｘ検出線ＸＬはＨレベル（“１”）のまま変化しない。
【００７８】
したがって、１ワードのデータのうちの１ビットで“ｘ”であればｘ検出線ＸＬはＬレベルに引下げられ、全ビットとも“ｘ”でないワードに対応するｘ検出線ＸＬのみＨレベルに保持される。比較データＤ２が“０”または“１”で記憶データＤ１が“ｘ”の場合、“ｘ”を検出したとみなす。実施の形態５のＮチャネルＭＯＳトランジスタ６０〜６４およびマッチ線ＭＬと併用すれば、一致した記憶データ列に“ｘ”が含まれているか否かを判別することができる。
【００７９】
［実施の形態６］
図１５は、この発明の実施の形態６によるＳＲＡＭのメモリセル８０の構成を示す回路図である。図１５を参照して、メモリセル８０が図２のメモリセル１と異なる点は、ＮチャネルＭＯＳトランジスタ１７，１８がＰチャネルＭＯＳトランジスタ（プルアップトランジスタ）８１，８２で置換され、ＰチャネルＭＯＳトランジスタ１３，１４がＮチャネルＭＯＳトランジスタ（トランスファゲート）８３，８４で置換されている点である。ＰチャネルＭＯＳトランジスタ８１，８２はそれぞれ電源電圧ＶＤＤのラインとノードＮ３，Ｎ４との間に接続され、それらのゲートがそれぞれ記憶ノードＮ１，Ｎ２に接続される。ＮチャネルＭＯＳトランジスタ８３は、ノードＮ２とＮ３の間に接続され、そのゲートは記憶ノードＮ１に接続される。ＮチャネルＭＯＳトランジスタ８４は、ノードＮ１とＮ４の間に接続され、そのゲートは記憶ノードＮ２に接続される。
【００８０】
書込動作時は、ワード線ＷＬが選択レベルのＨレベルにされ、ＮチャネルＭＯＳトランジスタ１９，２０が導通する。ビット線ＢＬ，／ＢＬがそれぞれＨレベルおよびＬレベルにされた場合は、ＮチャネルＭＯＳトランジスタ８４が非導通になるとともにＰチャネルＭＯＳトランジスタ８２が導通してノードＮ４がＨレベルになり、記憶ノードＮ２がＬレベルにラッチされる。また、ＮチャネルＭＯＳトランジスタ８３が導通するとともにＰチャネルＭＯＳトランジスタ８１が非導通になってノードＮ３がＬレベルになり、記憶ノードＮ１がＨレベルにラッチされる。
【００８１】
ビット線ＢＬ，／ＢＬがそれぞれＬレベルおよびＨレベルにされた場合は、ＮチャネルＭＯＳトランジスタ８３が非導通になるとともにＰチャネルＭＯＳトランジスタ８１が導通してノードＮ３がＨレベルになり、記憶ノードＮ１がＬレベルにラッチされる。また、ＮチャネルＭＯＳトランジスタ８４が導通するとともにＰチャネルＭＯＳトランジスタ８２が非導通になり、ノードＮ４がＬレベルになり、記憶ノードＮ２がＨレベルにラッチされる。
【００８２】
ビット線ＢＬ，／ＢＬがともにＬレベルにされた場合は、ＮチャネルＭＯＳトランジスタ８３，８４が非導通になるとともにＰチャネルＭＯＳトランジスタ８１，８２が導通し、ノードＮ３，Ｎ４がＨレベルになり、記憶ノードＮ１，Ｎ２がＬレベルにラッチされる。ワード線ＷＬが非選択レベルのＬレベルにされると、ＮチャネルＭＯＳトランジスタ１９，２０が非導通になり、メモリセル８０に３値のデータ信号が記憶される。記憶ノードＮ１，Ｎ２がＬレベル，Ｈレベルの場合すなわち０，１の場合を“０”とし、記憶ノードＮ１，Ｎ２がＨレベル，Ｌレベルの場合すなわち１，０の場合を“１”とし、記憶ノードＮ１，Ｎ２がＬレベル，Ｌレベルの場合すなわち０，０の場合を“ｘ”とする。
【００８３】
読出動作時は、ワード線ＷＬが選択レベルのＨレベルにされてＮチャネルＭＯＳトランジスタ１９，２０が導通する。記憶ノードＮ１，Ｎ２がそれぞれＨレベルおよびＬレベルの場合は、ビット線／ＢＬからＮチャネルＭＯＳトランジスタ２０，１６を介して接地電位ＧＮＤのラインに電流が流出してビット線／ＢＬの電位が低下する一方、ＮチャネルＭＯＳトランジスタ１５は非導通になっているのでビット線ＢＬの電位はプリチャージ電位のまま変化していない。
【００８４】
記憶ノードＮ１，Ｎ２がそれぞれＬレベルおよびＨレベルの場合は、ビット線ＢＬからＮチャネルＭＯＳトランジスタ１９，１５を介して接地電位ＧＮＤのラインに電位が流出してビット線ＢＬの電位が低下する一方、ＮチャネルＭＯＳトランジスタ１６は非導通になっているのでビット線ＢＬの電位はプリチャージ電位のまま変化しない。記憶ノードＮ１，Ｎ２がともにＬレベルの場合は、ＮチャネルＭＯＳトランジスタ１５，１６がともに導通しているので、ビット線ＢＬ，／ＢＬの電位はともにＬレベルになる。したがって、ビット線ＢＬ，／ＢＬの各々の電位と参照電位ＶＲとを比較することにより、メモリセル８０の記憶データ“０”，“１”または“ｘ”を読出すことができる。
【００８５】
この実施の形態６でも、実施の形態１と同じ効果が得られる。
［実施の形態７］
図１６は、この発明の実施の形態７による２ポートＳＲＡＭのメモリセル８５の構成を示す回路図である。図１６を参照して、このメモリセル８５は、図１５のメモリセル８０に図６で示したＮチャネルＭＯＳトランジスタ５１〜５４からなる読出回路を設けたものである。ただし、ＮチャネルＭＯＳトランジスタ５２，５４のゲートはノードＮ３，Ｎ４の代わりに記憶ノードＮ１，Ｎ２に接続されている。これは、ＮチャネルＭＯＳトランジスタ５２，５４のゲートをノードＮ３，Ｎ４に接続すると、記憶ノードＮ１，Ｎ２が０，０の場合にＮチャネルＭＯＳトランジスタ５２，５４がともに導通し、読出ビット線ＲＢＬ，／ＲＢＬはともにＬレベルに引下げられて消費電力が増大するからである。したがって、読出ビット線ＲＢＬ，／ＲＢＬに出力される読出データ信号は、記憶データ信号の反転信号となる。
【００８６】
書込動作時は、書込ワード線ＷＬおよび書込ビット線対ＷＢＬ，／ＷＢＬが使用され、実施の形態６と同様に、メモリセル８５にデータ信号“０”，“１”または“ｘ”が書込まれる。
【００８７】
読出動作時は、読出ワード線ＲＷＬが選択レベルのＨレベルにされ、ＮチャネルＭＯＳトランジスタ５１，５３が導通する。記憶ノードＮ１，Ｎ２がそれぞれ１，０の場合は、ＮチャネルＭＯＳトランジスタ５２が導通するとともにＮチャネルＭＯＳトランジスタ５４が非導通になり、読出ビット線ＲＢＬ，／ＲＢＬはそれぞれ０，１になる。
【００８８】
記憶ノードＮ１，Ｎ２がそれぞれ０，１の場合は、ＮチャネルＭＯＳトランジスタ５２が非導通になるとともにＮチャネルＭＯＳトランジスタ５４が導通し、読出ビット線ＲＢＬ，／ＲＢＬがそれぞれ１，０になる。記憶ノードＮ１，Ｎ２がそれぞれ０，０の場合は、ＮチャネルＭＯＳトランジスタ５２，５４がともに非導通になり、読出ビット線ＲＢＬ，／ＲＢＬがそれぞれ１，１になる。したがって、この実施の形態７では、記憶データの反転データが読出ビット線ＲＢＬ，／ＲＢＬに読出される。読出ワード線ＲＷＬが非選択レベルのＬレベルにされると、ＮチャネルＭＯＳトランジスタ５１，５３が非導通になり、読出動作が終了する。
【００８９】
この実施の形態７でも、実施の形態２と同じ効果が得られる。
［実施の形態８］
図１７は、この発明の実施の形態８によるＣＡＭのメモリセル８６の構成を示す回路図である。図１７を参照して、このメモリセル８６は図１５のメモリセル８０に図７で示したＮチャネルＭＯＳトランジスタ６１〜６４からなる一致／不一致判定回路を追加したものである。すなわち、このＣＡＭでは、各メモリセル行にワード線ＷＬが設けられ、１ワード毎にマッチ線ＭＬが設けられ、各メモリセル列にビット線対ＢＬ，／ＢＬが設けられる。ＮチャネルＭＯＳトランジスタ６１，６２は、マッチ線ＭＬと接地電位ＧＮＤのラインとの間に直列接続され、それらのゲートはそれぞれビット線ＢＬおよびノードＮ３に接続される。ＮチャネルＭＯＳトランジスタ６３，６４は、マッチ線ＭＬと接地電位ＧＮＤのラインとの間に直列接続され、それらのゲートはそれぞれビット線／ＢＬおよびノードＮ４に接続される。
【００９０】
マッチ線ＭＬには、図８で示したプリチャージ回路６５および電位検出回路６６が接続されている。データ信号の書込／読出は、ワード線ＷＬおよびビット線対ＢＬ，／ＢＬを用いて実施の形態６のＳＲＡＭと同様にして行なわれる。データ検索を行なう場合は、プリチャージ回路６５によってマッチ線ＭＬをＨレベルに充電し、検索すべきデータ信号をビット線対ＢＬ，／ＢＬに与え、電位検出回路６６によってマッチ線ＭＬの電位を検出する。
【００９１】
図１８は、メモリセル８６の記憶データＤ１と、検索データＤ２と、マッチ線ＭＬの論理レベルとの関係を示す図である。記憶データＤ１が“０”，“１”，“ｘ”のとき、記憶ノード（Ｎ１，Ｎ２）はそれぞれ（０，１），（１，０），（０，０）になり、ノード（Ｎ３，Ｎ４）はそれぞれ（１，０），（０，１），（１，１）になっている。検索データＤ２が“０”，“１”，“ｘ”のとき、ビット線（ＢＬ，／ＢＬ）はそれぞれ（０，１），（１，０），（０，０）にされる。
【００９２】
記憶データＤ１と検索データＤ２が一致した場合は、ＮチャネルＭＯＳトランジスタ６１，６２のうちの少なくとも一方のＮチャネルＭＯＳトランジスタが非導通になるとともにＮチャネルＭＯＳトランジスタ６３，６４のうちの少なくとも一方のＮチャネルＭＯＳトランジスタが非導通になり、マッチ線ＭＬはＨレベル（“１”）のまま変化しない。
【００９３】
記憶データＤ１と検索データＤ２が一致しない場合は、検索データＤ２が“ｘ”の場合を除き、ＮチャネルＭＯＳトランジスタ６１，６２またはＮチャネルＭＯＳトランジスタ６４，６５が導通してマッチ線ＭＬはＬレベル（“０”）になる。検索データＤ２が“ｘ”の場合は、ＮチャネルＭＯＳトランジスタ６１，６３が非導通になり、マッチ線ＭＬはＨレベル（“１”）のまま変化しない。電位検出回路６６は、マッチ線ＭＬの電位がＬレベルであるかＨレベルであるかを検出し、マッチ線ＭＬがＨレベルの場合は記憶データＤ１と検索データＤ２が一致したことを示すため、ヒット信号φＨをＨレベルにする。
【００９４】
したがって、検索データ列のうちの一部データをマスクして“ｘ”とした場合は、“ｘ”にされたビットについては一致検索機能をマスクして記憶データに関係なく一致とみなすことにより、３値のデータの検索を実現することができる。
【００９５】
［実施の形態９］
図１９は、この発明の実施の形態９によるＣＡＭのメモリセル８７の構成を示す回路図である。図１９において、このメモリセル８７は、図１７のメモリセル８６のＮチャネルＭＯＳトランジスタ６２，６４のゲートをそれぞれ記憶ノードＮ１，Ｎ２に接続したものである。
【００９６】
図２０は、メモリセル８７の記憶データＤ１と検索データＤ２と、マッチ線ＭＬの論理レベルとの関係を示す図である。記憶データＤ１が“０”，“１”，“ｘ”の場合は、記憶ノード（Ｎ１，Ｎ２）がそれぞれ（０，１），（１，０），（０，０）になっている。検索データＤ２が“０”，“１”，“ｘ”の場合は、ビット線（ＢＬ，／ＢＬ）には検索データＤ２の反転データが与えられ、ビット線（ＢＬ，／ＢＬ）がそれぞれ（１，０），（０，１），（１，１）にされる。
【００９７】
記憶データＤ１と検索データＤ２が一致した場合は、ＮチャネルＭＯＳトランジスタ６１，６２のうちの少なくとも一方のＮチャネルＭＯＳトランジスタが非導通になるとともに、ＮチャネルＭＯＳトランジスタ６３，６４のうちの少なくとも一方のＮチャネルＭＯＳトランジスタが非導通になり、マッチ線ＭＬはＨレベル（“１”）のまま変化しない。記憶データＤ１と検索データＤ２が一致しない場合は、記憶データＤ１が“ｘ”の場合を除き、ＮチャネルＭＯＳトランジスタ６１，６２またはＮチャネルＭＯＳトランジスタ６３，６４が導通し、マッチ線ＭＬはＬレベル（“０”）になる。記憶データＤ１が“ｘ”の場合は、ＮチャネルＭＯＳトランジスタ６２，６４が非導通になり、マッチ線ＭＬはＨレベル（“１”）のまま変化しない。
【００９８】
したがって、記憶データ列のうちの一部データに“ｘ”がある場合は、“ｘ”のビットについては一致検索機能をマスクして検索データに関係なく一致とみなすことにより、３値のデータ検索を実現することができる。
【００９９】
図２１は、実施の形態９の変更例を示す図である。図２１を参照して、この変更例では、検索データＤ２が“ｘ”の場合はビット線（ＢＬ，／ＢＬ）は（０，０）にされる。ビット線（ＢＬ，／ＢＬ）が（０，０）にされると、ＮチャネルＭＯＳトランジスタ６１，６３が非導通になり、記憶データＤ１に関係なくマッチ線ＭＬがＨレベルになる。したがって、検索データＤ２および記憶データＤ１のうちの少なくとも一方のデータが“ｘ”の場合は、そのビットについては一致検索機能をマスクして一致とみなすことにより、３値のデータ検索が実現される。
【０１００】
［実施の形態１０］
図２２は、この発明の実施の形態１０によるＣＡＭのメモリセル８８の構成を示す回路図である。図２２において、このメモリセル８８は、図１５のメモリセル８０に図１３で示したＮチャネルＭＯＳトランジスタ７１〜７４からなるｘ検出回路を追加したものである。このＣＡＭでは、各メモリセル行に対してワード線ＷＬが設けられ、１ワード毎にｘ検出線ＸＬが設けられ、各メモリセル列に対応してビット線対ＢＬ，／ＢＬが設けられる。ＮチャネルＭＯＳトランジスタ７１，７２は、ｘ検出線ＸＬとノードＮ７１との間に並列接続され、それらのゲートはそれぞれビット線ＢＬ，／ＢＬに接続される。ＮチャネルＭＯＳトランジスタ７３，７４は、ノードＮ７１と接地電位ＧＮＤのラインとの間に直列接続され、それらのゲートはそれぞれノードＮ３，Ｎ４に接続される。
【０１０１】
ｘ検出線ＸＬには、図８で示したプリチャージ回路６５および電位検出回路６６が接続されている。データ信号の書込／読出は、ワード線ＷＬおよびビット線対ＢＬ，／ＢＬを用いて実施の形態６と同様にして行なわれる。データ検索を行なう場合は、プリチャージ回路６５によってｘ検出線ＸＬをＨレベルに充電し、比較すべきデータＤ２または比較すべきデータＤ２のうちの“０”，“１”のみ反転されたデータをビット線対ＢＬ，／ＢＬに与え、電位検出回路６６によってｘ検出線ＸＬの電位を検出する。
【０１０２】
図２３は、メモリセル８８の記憶データＤ１と、比較データＤ２と、ｘ検出線ＸＬの論理レベルとの関係を示す図である。記憶データＤ１が“０”，“１”，“ｘ”の場合は、記憶ノード（Ｎ１，Ｎ２）はそれぞれ（０，１），（１，０），（０，０）になり、ノード（Ｎ３，Ｎ４）はそれぞれ（１，０），（０，１），（１，１）になっている。比較データＤ２が“０”，“１”，“ｘ”の場合は、ビット線（ＢＬ，／ＢＬ）はそれぞれ（０，１），（１，０），（０，０）または（１，０），（０，１），（０，０）になる。
【０１０３】
記憶データＤ１が“０”または“１”の場合は、ノードＮ３またはＮ４がＬレベルになってＮチャネルＭＯＳトランジスタ７３または７４が非導通になり、比較データＤ２に関係なく、ｘ検出線ＸＬはＨレベル（“１”）のまま変化しない。
【０１０４】
記憶データＤ１が“ｘ”の場合は、ノードＮ３，Ｎ４がともにＨレベルになり、ＮチャネルＭＯＳトランジスタ７３，７４がともに導通する。したがって、比較データＤ２が“ｘ”の場合を除いて、ＮチャネルＭＯＳトランジスタ７１または７２が導通してｘ検出線ＸＬはＬレベル（“０”）になる。比較データＤ２が“ｘ”の場合は、ＮチャネルＭＯＳトランジスタ７０，７２がともに非導通になり、ｘ検出線ＸＬはＨレベル（“１”）のまま変化しない。
【０１０５】
したがって、１ワードのデータのうち１ビットで“ｘ”であれば、ｘ検出線ＸＬはＬレベルに引下げられ、全ビットとも“ｘ”でないワードに対応するｘ検出線ＸＬのみＨレベルに保持される。比較データＤ２が“０”または“１”で記憶データＤ１が“ｘ”の場合のみ、“ｘ”を検出したとみなす。実施の形態９のＮチャネルＭＯＳトランジスタ６１〜６４およびマッチ線ＭＬと併用すれば、一致した記憶データ列に“ｘ”が含まれているか否かを判別することができる。
【０１０６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１０７】
【発明の効果】
以上のように、この発明に係る半導体メモリ装置では、それらの出力ノードがそれぞれ第１および第２の記憶ノードに接続された第１および第２のインバータと、第１および第２の記憶ノードにそれぞれ第１および第２の電位が与えられている場合は第１の記憶ノードと第２のインバータの入力ノードとの間を導通させるとともに第１のインバータの入力ノードに第２の電位を与え、第１および第２の記憶ノードにそれぞれ第２および第１の電位が与えられている場合は第２の記憶ノードと第１のインバータの入力ノードとの間を導通させるとともに第２のインバータの入力ノードに第２の電位を与え、第１および第２の記憶ノードの各々に第１の電位が与えられている場合は第１および第２のインバータの入力ノードの各々に第２の電位を与える第１の切換回路と、ワード線が選択レベルにされたことに応じて、第１のビット線と第１の記憶ノードとの間を導通させるとともに第２のビット線と第２の記憶ノードとの間を導通させる第２の切換回路とが設けられる。したがって、この半導体メモリ装置は、第１および第２の記憶ノードにそれぞれ第１および第２の電位を記憶する状態、第１および第２の記憶ノードにそれぞれ第２および第１の電位を記憶する状態、第１および第２の記憶ノードの各々に第１の電位を記憶する状態の３通りの記憶保持状態を有する。よって、３通りのデータ信号を保持するためには２つのインバータを含む半導体メモリ装置（メモリセル）が２つ必要であった従来に比べ、トランジスタの数を減らすことが可能である。これにより、占有面積の縮小化を図ることができる。また、ビット線の数を減らすことも可能であるので、たとえばビット線の充放電の量を減らすことが期待でき、消費電力の低減化につながる。
【０１０８】
好ましくは、第１および第２の電位はそれぞれ電源電位および接地電位であり、第２の切換回路は、第１の記憶ノードと第２のインバータの入力ノードとの間に接続され、そのゲート電極が第２の記憶ノードに接続された第１のＰチャネルＭＯＳトランジスタと、第２の記憶ノードと第１のインバータの入力ノードとの間に接続され、そのゲート電極が第１の記憶ノードに接続された第２のＰチャネルＭＯＳトランジスタと、第１のインバータの入力ノードと接地電位のラインとの間に接続され、そのゲート電極が第１の記憶ノードに接続された第１のＮチャネルＭＯＳトランジスタと、第２のインバータの入力ノードと接地電位のラインとの間に接続され、そのゲート電極が第２の記憶ノードに接続された第２のＮチャネルＭＯＳトランジスタとを含む。この場合は、第１および第２の記憶ノードに（０，１），（１，０），（１，１）の３通りのデータ信号を記憶することができる。
【０１０９】
また好ましくは、第１および第２の電位はそれぞれ接地電位および電源電位であり、第１の切換回路は、第１の記憶ノードと第２のインバータの入力ノードとの間に接続され、そのゲート電極が第２の記憶ノードに接続された第１のＮチャネルＭＯＳトランジスタと、第２の記憶ノードと第２のインバータの入力ノードとの間に接続され、そのゲート電極が第１の記憶ノードに接続された第２のＮチャネルＭＯＳトランジスタと、第１のインバータの入力ノードと電源電位のラインとの間に接続され、そのゲート電極が第１の記憶ノードに接続された第１のＰチャネルＭＯＳトランジスタと、第２のインバータの入力ノードと電源電位のラインとの間に接続され、そのゲート電極が第２の記憶ノードに接続された第２のＰチャネルＭＯＳトランジスタとを含む。この場合は、第１および第２の記憶ノードに（０，１），（１，０），（０，０）の３通りのデータ信号を記憶することができる。
【０１１０】
また好ましくは、半導体メモリ装置に対応して読出ワード線と第１および第２の読出ビット線とが設けられ、半導体メモリ装置はさらに、読出ワード線が選択レベルにされたことに応じて活性化され、第１および第２の記憶ノードに保持されたデータ信号を読出して第１および第２の読出ビット線に与える読出回路を備える。この場合は、読出動作時に第１および第２の記憶ノードが第１および第２のビット線に直接接続されないので、第１および第２の記憶ノードに保持されたデータ信号が破壊されるのを防止することができる。
【０１１１】
また好ましくは、第１および第２の読出ビット線は予め電源電位に充電され、読出回路は、第１の読出ビット線と接地電位のラインとの間に直列接続され、それらのうちの一方のＮチャネルＭＯＳトランジスタのゲート電極が読出ワード線に接続され、他方のＮチャネルＭＯＳトランジスタのゲート電極が第１のインバータの入力ノードに接続された第１および第２のＮチャネルＭＯＳトランジスタと、第２の読出ビット線と接地電位のラインとの間に直列接続され、それらのうちの一方のＮチャネルＭＯＳトランジスタのゲート電極が読出ワード線に接続され、他方のＮチャネルＭＯＳトランジスタのゲート電極が第２のインバータの入力ノードに接続された第３および第４のＮチャネルＭＯＳトランジスタとを含む。この場合は、第１および第２の記憶ノードに（１，１）が保持されている場合に、第１〜第４のＮチャネルＭＯＳトランジスタに電流が流れないので消費電流が小さくて済む。
【０１１２】
また好ましくは、第１および第２の読出ビット線は予め電源電位に充電され、読出回路は、第１の読出ビット線と接地電位のラインとの間に直列接続され、それらのうちの一方のＮチャネルＭＯＳトランジスタのゲート電極が読出ワード線に接続され、他方のＮチャネルＭＯＳトランジスタのゲート電極が第１の記憶ノードに接続された第１および第２のＮチャネルＭＯＳトランジスタと、第２の読出ビット線と接地電位のラインとの間に直列接続され、それらのうちの一方のＮチャネルＭＯＳトランジスタのゲート電極が読出ワード線に接続され、他方のＮチャネルＭＯＳトランジスタのゲート電極が第２の記憶ノードに接続された第３および第４のＮチャネルＭＯＳトランジスタとを含む。この場合は、第１および第２の記憶ノードに（０，０）が保持されている場合に、第１〜第４のＮチャネルＭＯＳトランジスタに電流が流れないので消費電流は小さくて済む。
【０１１３】
また好ましくは、半導体メモリ装置に対応してマッチ線が設けられ、半導体メモリ装置は、さらに、第１および第２の記憶ノードに保持されたデータ信号と第１および第２のビット線に与えられたデータ信号とが一致しているか否かを判定し、判定結果に応じたレベルの信号をマッチ線に与える一致／不一致判定回路を備える。この場合、データ検索を行なうことができる。
【０１１４】
また好ましくは、一致／不一致判定回路は、第１および第２の記憶ノードの電位が同じである場合および／または第１および第２のビット線の電位が同じである場合は、第１および第２の記憶ノードに保持されたデータ信号と第１および第２のビット線に与えられたデータ信号とが一致していると判定する。この場合は、第１および第２の記憶ノードの電位を同じにすることなどにより、一致／不一致判定機能をマスクすることができる。
【０１１５】
また好ましくは、マッチ線は予め電源電位に充電され、一致／不一致判定回路は、マッチ線と接地電位のラインとの間に直列接続され、それらのうちの一方のＮチャネルＭＯＳトランジスタのゲート電極が第１のビット線に接続され、他方のＮチャネルＭＯＳトランジスタのゲート電極が第１の記憶ノードに接続された第１および第２のＮチャネルＭＯＳトランジスタと、マッチ線と接地電位のラインとの間に直列接続され、それらのうちの一方のＮチャネルＭＯＳトランジスタのゲート電極が第２のビット線に接続され、他方のＮチャネルＭＯＳトランジスタのゲート電極が第２の記憶ノードに接続された第３および第４のＮチャネルＭＯＳトランジとを含む。この場合は、一致／不一致判定回路を容易に構成することができる。
【０１１６】
また好ましくは、マッチ線は予め電源電位に充電され、一致／不一致判定回路は、マッチ線と接地電位のラインとの間に直列接続され、それらのうちの一方のＮチャネルＭＯＳトランジスタのゲート電極が第１のビット線に接続され、他方のＮチャネルＭＯＳトランジスタのゲート電極が第１のインバータの入力ノードに接続された第１および第２のＮチャネルＭＯＳトランジスタと、マッチ線と接地電位のラインとの間に直列接続され、それらのうちの一方のＮチャネルＭＯＳトランジスタのゲート電極が第２のビット線に接続され、他方のＮチャネルＭＯＳトランジスタのゲート電極が第２のインバータの入力ノードに接続された第３および第４のＮチャネルＭＯＳトランジとを含む。この場合も、一致／不一致判定回路を容易に構成することができる。
【０１１７】
また好ましくは、半導体メモリ装置に対応してデータ検出線が設けられ、半導体メモリ装置はさらに、第１および第２の記憶ノードがともに第１の電位を保持しているか否かを判定し、判定結果に応じたレベルの信号をデータ検出線に与えるデータ検出回路を備える。この場合は、第１および第２の記憶ノードはともに第１の電位を保持しているかどうかを判定することができる。
【０１１８】
また好ましくは、第１および第２の電位はそれぞれ電源電位および接地電位であり、データ検出回路は予め電源電位に充電される。データ検出回路は、それらの第１の電極がともにデータ検出線に接続され、それらの第２の電極が互いに接続され、それらのゲート電極がそれぞれ第１および第２のビット線に接続された第１および第２のＮチャネルＭＯＳトランジスタと、第１および第２のＮチャネルＭＯＳトランジスタの第２の電極と接地電位のラインとの間に直列接続され、それらのゲート電極がそれぞれ第１および第２の記憶ノードに接続された第３および第４のＮチャネルＭＯＳトランジスタとを含む。第１および第２のビット線のうちの一方のビット線は第１の電位を受け、他方のビット線は第２の電位を受ける。この場合は、第１および第２の記憶ノードは（１，１）を保持しているかどうかを判定することができる。
【０１１９】
また好ましくは、第１および第２の電位はそれぞれ接地電位および電源電位であり、データ検出線は予め電源電位に充電される。データ検出回路は、それらの第１の電極がともにデータ検出線に接続され、それらの第２の電極が互いに接続され、それらのゲート電極がそれぞれ第１および第２のビット線に接続された第１および第２のＮチャネルＭＯＳトランジスタと、第１および第２のＮチャネルＭＯＳトランジスタの第２の電極と接地電位のラインとの間に直列接続され、それらのゲート電極がそれぞれ第１および第２のインバータの入力ノードに接続された第３および第４のＮチャネルＭＯＳトランジスタとを含む。第１および第２のビット線のうちの一方のビット線は第１の電位を受け、他方のビット線は第２の電位を受ける。この場合は、第１および第２の記憶ノードが（０，０）を保持しているかどうかを判定することができる。
【０１２０】
また好ましくは、第１および第２のビット線に接続され、半導体メモリ装置の第１および第２の記憶ノードにデータ信号を書込む書込回路がさらに設けられる。書込回路は、書込許可信号が活性化レベルの場合は第１の入力信号の反転信号を第１のビット線に与え、書込許可信号が非活性化レベルの場合はその出力ノードをハイインピーダンス状態にする第１のトライステートインバータと、書込許可信号が活性化レベルの場合は第２の入力信号の反転信号を第２のビット線に与え、書込許可信号が非活性化レベルの場合はその出力ノードをハイインピーダンス状態にする第２のトライステートインバータとを含む。この場合は、第１および第２の記憶ノードに３通りのデータ信号を書込むことができる。
【０１２１】
また好ましくは、第１および第２のビット線に接続され、半導体メモリ装置の第１および第２の記憶ノードに保持されたデータ信号を読出す読出回路がさらに設けられる。読出回路は、第１のビット線の電位と第１および第２の電位間の参照電位とを比較し、比較結果に応じたレベルの信号を出力する第１の比較回路と、第２のビット線の電位と参照電位とを比較し、比較結果に応じたレベルの信号を出力する第２の比較回路とを含む。この場合は、第１および第２の記憶ノードから３通りのデータ信号を読出すことができる。
【０１２２】
好ましくは、半導体メモリ装置は、さらに、参照電位を生成する参照電位発生回路を備える。参照電位発生回路は、電源電位のラインと出力ノードとの間に接続され、読出動作時にパルス的に導通するスイッチング素子と、出力ノードと接地電位のラインとの間に接続されたダイオード素子とを含む。この場合は、参照電位を容易に生成することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるＳＲＡＭの全体構成を示す回路ブロック図である。
【図２】 図１に示したメモリセルの構成を示す回路図である。
【図３】 図１に示した書込回路の構成を示す回路図である。
【図４】 図１に示した読出回路の構成を示す回路図である。
【図５】 実施の形態１の変更例を示す回路図である。
【図６】 この発明の実施の形態２による２ポートＳＲＡＭのメモリセルの構成を示す回路図である。
【図７】 この発明の実施の形態３によるＣＡＭのメモリセルの構成を示す回路図である。
【図８】 図７に示したＣＡＭのデータ検索に関連する部分の構成を示すブロック図である。
【図９】 図７に示したメモリセルのデータ検索方法を説明するための図である。
【図１０】 この発明の実施の形態４によるＣＡＭのメモリセルの構成を示す回路図である。
【図１１】 図１０に示したメモリセルのデータ検索方法を説明するための図である。
【図１２】 実施の形態４の変更例を示す図である。
【図１３】 この発明の実施の形態５によるＣＡＭのメモリセルの構成を示す回路図である。
【図１４】 図１３に示したメモリセルのデータ検出方法を説明するための図である。
【図１５】 この発明の実施の形態６によるＳＲＡＭのメモリセルの構成を示す回路図である。
【図１６】 この発明の実施の形態７による２ポートＳＲＡＭのメモリセルの構成を示す回路図である。
【図１７】 この発明の実施の形態８によるＣＡＭのメモリセルの構成を示す回路図である。
【図１８】 図１７に示したメモリセルのデータ検索方法を説明するための図である。
【図１９】 この発明の実施の形態９によるＣＡＭのメモリセルの構成を示す回路図である。
【図２０】 図１９に示したメモリセルのデータ検索方法を説明するための図である。
【図２１】 実施の形態９の変更例を示す図である。
【図２２】 この発明の実施の形態１０によるＣＡＭのメモリセルの構成を示す回路図である。
【図２３】 図２２に示したメモリセルのデータ検出方法を説明するための図である。
【図２４】 従来のＳＲＡＭのメモリセルの構成を示す回路図である。
【図２５】 従来のＣＡＭのメモリセルの構成を示す回路図である。
【符号の説明】
１，５０，６０，６７，７０，８０，８５〜８８，９０，１００ メモリセル、２，６５ プリチャージ回路、３ イコライザ、４ 列選択ゲート、５ 行デコーダ、６ 制御回路、７ 列デコーダ、８ 書込回路、９ 読出回路、ＷＬ ワード線、ＢＬ，／ＢＬ ビット線、ＩＯ，／ＩＯ データ入出力線、ＣＳＬ 列選択線、１１〜１４，３１，３２，４３，４４，６５ａ，８１，８２，９１，９２ ＰチャネルＭＯＳトランジスタ、１５〜２０，３３〜３５，４２，５１〜５３，６１〜６４，７１〜７４，８３，８４，９３〜９６，１０１〜１０３ ＮチャネルＭＯＳトランジスタ、２１，２２ トライステートインバータ、２３，２４ 差動増幅器、４１ 参照電位発生回路、ＷＷＬ 書込ワード線、ＲＷＬ 読出ワード線、ＷＢＬ，／ＷＢＬ 書込ビット線、ＲＢＬ，／ＲＢＬ 読出ビット線、ＭＬ マッチ線、ＸＬ ｘ検出線、６６ 電位検出回路、６６ａ インバータ。
【発明の属する技術分野】
この発明は半導体メモリ装置に関し、特に、ワード線と第１および第２のビット線の交差部に配置された半導体メモリ装置に関する。
【０００２】
【従来の技術】
図２４は、従来のスタティックランダムアクセスメモリ（以下、ＳＲＡＭと称す）のメモリセル９０の構成を示す回路図である。図２４において、このメモリセル９０は、ＰチャネルＭＯＳトランジスタ９１，９２およびＮチャネルＭＯＳトランジスタ９３〜９６を含む。ＰチャネルＭＯＳトランジスタ９１，９２は、それぞれ電源電位ＶＤＤのラインと記憶ノードＮ９１，Ｎ９２との間に接続され、それらのゲートはそれぞれ記憶ノードＮ９２，Ｎ９１に接続される。ＮチャネルＭＯＳトランジスタ９３，９４は、それぞれ記憶ノードＮ９１，Ｎ９２と接地電位ＧＮＤのラインとの間に接続され、それらのゲートはそれぞれ記憶ノードＮ９２，Ｎ９１に接続される。ＮチャネルＭＯＳトランジスタ９５，９６は、それぞれ記憶ノードＮ９１，Ｎ９２とビット線ＢＬ，／ＢＬとの間に接続され、それらのゲートはともにワード線ＷＬに接続される。ＭＯＳトランジスタ９１，９３は、記憶ノードＮ９２の信号の反転信号を記憶ノードＮ９１に与えるインバータを構成する。ＭＯＳトランジスタ９２，９４は、記憶ノードＮ９１の信号の反転信号を記憶ノードＮ９２に与えるインバータを構成する。２つのインバータは、記憶ノードＮ９１，Ｎ９２間に逆並列に接続されており、ラッチ回路を構成している。
【０００３】
書込動作時は、ワード線ＷＬが選択レベルのＨレベルにされて、ＮチャネルＭＯＳトランジスタ９５，９６が導通する。書込データ信号に応じてビット線ＢＬ，／ＢＬのうちの一方のビット線（たとえばＢＬ）をＨレベルにするとともに他方のビット線（この場合は／ＢＬ）をＬレベルにすると、ＭＯＳトランジスタ９１，９４が導通するとともにＭＯＳトランジスタ９２，９３が非導通になり、記憶ノードＮ９１，Ｎ９２のレベルがラッチされる。ワード線ＷＬを非選択レベルのＬレベルにすると、ＮチャネルＭＯＳトランジスタ９５，９６が非導通になり、メモリセル９０にデータ信号が記憶される。
【０００４】
読出動作時は、ビット線ＢＬ，／ＢＬをＨレベルにプリチャージした後、ワード線ＷＬを選択レベルのＨレベルにする。これにより、ビット線（この場合は／ＢＬ）からＮチャネルＭＯＳトランジスタ９６，９４を介して接地電位ＧＮＤのラインに電流が流出し、ビット線／ＢＬの電位が低下する。ビット線ＢＬと／ＢＬの電位を比較することにより、メモリセル９０の記憶データを読出すことができる。
【０００５】
図２５は、従来のコンテンツアドレッサブルメモリ（以下、ＣＡＭと称す）のメモリセル１００の構成を示す回路図である。図２５を参照して、このメモリセル１００は、図２４のメモリセル９０にＮチャネルＭＯＳトランジスタ１０１〜１０３を追加したものである。ＣＡＭでは、１ワードごとにマッチ線ＭＬが設けられ、１ワードに対応する複数のメモリセル１００が１本のマッチ線ＭＬに接続される。ＮチャネルＭＯＳトランジスタ１０１，１０２は、それぞれビット線ＢＬ，／ＢＬとノードＮ１０１との間に接続され、それらのゲートはそれぞれ記憶ノードＮ９１，Ｎ９２に接続される。ＮチャネルＭＯＳトランジスタ１０３は、マッチ線ＭＬと接地電位ＧＮＤのラインとの間に接続され、そのゲートはＮチャネルＭＯＳトランジスタ１０１と１０２の間のノードＮ１０１に接続される。
【０００６】
データの書込／読出は、ワード線ＷＬおよびビット線対ＢＬ，／ＢＬを用いて図２４のＳＲＡＭと同様に行われる。データ検索時は、マッチ線ＭＬがＨレベルにプリチャージされた後、検索すべきデータ信号の反転データ信号がビット線ＢＬ，／ＢＬに与えられる。記憶データが“０”，“１”の場合は、記憶ノード（Ｎ９１，Ｎ９２）はそれぞれ（０，１），（１，０）となっている。検索すべきデータが“０”，“１”の場合は、ビット線（ＢＬ，／ＢＬ）にそれぞれ（１，０），（０，１）が与えられる。
【０００７】
たとえば、記憶データが“０”であり、検索データが“０”の場合は、記憶ノード（Ｎ９１，Ｎ９２）が（０，１）であるのでＮチャネルＭＯＳトランジスタ１０１が非導通になるとともにＮチャネルＭＯＳトランジスタ１０２が導通し、ビット線（ＢＬ，／ＢＬ）が（１，０）であるのでノードＮ１０１がＬレベルになる。したがって、ＮチャネルＭＯＳトランジスタ１０３は非導通になってマッチ線ＭＬはＨレベルのまま変化しない。
【０００８】
また、記憶データが“１”であり、検索データが“０”の場合は、記憶ノード（Ｎ９１，Ｎ９２）が（１，０）であるのでＮチャネルＭＯＳトランジスタ１０１が導通するとともにＮチャネルＭＯＳトランジスタ１０２が非導通になり、ビット線（ＢＬ，／ＢＬ）が（１，０）であるのでノードＮ１０１がＨレベルになる。したがって、ＮチャネルＭＯＳトランジスタ１０３が導通してマッチ線ＭＬはＬレベルに引下げられる。
【０００９】
つまり、１ワードに含まれる複数のデータのうちの１ビットでも検索ワードと一致しなければそのワードに対応するマッチ線ＭＬはＬレベル（“０”）に引下げられ、全ビットで検索ワードと一致したワードに対応するマッチ線ＭＬのみがＨレベル（“１”）に保持される。
【００１０】
【発明が解決しようとする課題】
このように従来のメモリセル９０，１００の各々は２通りのデータ保持状態しか持っていなかったので、データ信号が“０”，“１”，“ｘ”の３値を持つ場合は、“０”または“１”を保持するメモリセルと、データが有効であるか無効であるかを示す“ｘ”を保持するメモリセルとの２個のメモリセルを１組として使用する必要があった。このため、メモリの占有面積が大きくなり、消費電力が大きいという問題があった。
【００１１】
それゆえに、この発明の主たる目的は、占有面積が小さく、消費電力が小さな半導体メモリ装置を提供することである。
【００１２】
【課題を解決するための手段】
この発明に係る半導体メモリ装置は、ワード線と第１および第２のビット線の交差部に配置された半導体メモリ装置であって、それらの出力ノードがそれぞれ第１および第２の記憶ノードに接続された第１および第２のインバータと、第１および第２の記憶ノードにそれぞれ第１および第２の電位が与えられている場合は第１の記憶ノードと第２のインバータの入力ノードとの間を導通させるとともに第１のインバータの入力ノードに第２の電位を与え、第１および第２の記憶ノードにそれぞれ第２および第１の電位が与えられている場合は第２の記憶ノードと第１のインバータの入力ノードとの間を導通させるとともに第２のインバータの入力ノードに第２の電位を与え、第１および第２の記憶ノードの各々に第１の電位が与えられている場合は第１および第２のインバータの入力ノードの各々に第２の電位を与える第１の切換回路と、ワード線が選択レベルにされたことに応じて、第１のビット線と第１の記憶ノードとの間を導通させるとともに第２のビット線と第２の記憶ノードとの間を導通させる第２の切換回路とを備えたものである。
【００１３】
好ましくは、第１および第２の電位は、それぞれ電源電位および接地電位である。第１の切換回路は、第１の記憶ノードと第２のインバータの入力ノードとの間に接続され、そのゲート電極が第２の記憶ノードに接続された第１のＰチャネルＭＯＳトランジスタと、第２の記憶ノードと第１のインバータの入力ノードとの間に接続され、そのゲート電極が第１の記憶ノードに接続された第２のＰチャネルＭＯＳトランジスタと、第１のインバータの入力ノードと接地電位のラインとの間に接続され、そのゲート電極が第１の記憶ノードに接続された第１のＮチャネルＭＯＳトランジスタと、第２のインバータの入力ノードと接地電位のラインとの間に接続され、そのゲート電極が第２の記憶ノードに接続された第２のＮチャネルＭＯＳトランジスタとを含む。
【００１４】
また好ましくは、第１および第２の電位は、それぞれ接地電位および電源電位である。第１の切換回路は、第１の記憶ノードと第２のインバータの入力ノードとの間に接続され、そのゲート電極が第２の記憶ノードに接続された第１のＮチャネルＭＯＳトランジスタと、第２の記憶ノードと第１のインバータの入力ノードとの間に接続され、そのゲート電極が第１の記憶ノードに接続された第２のＮチャネルＭＯＳトランジスタと、第１のインバータの入力ノードと電源電位のラインとの間に接続され、そのゲート電極が第１の記憶ノードに接続された第１のＰチャネルＭＯＳトランジスタと、第２のインバータの入力ノードと電源電位のラインとの間に接続され、そのゲート電極が第２の記憶ノードに接続された第２のＰチャネルＭＯＳトランジスタとを含む。
【００１５】
また好ましくは、半導体メモリ装置に対応して読出ワード線と第１および第２の読出ビット線とが設けられる。半導体メモリ装置は、さらに、読出ワード線が選択レベルにされたことに応じて活性化され、第１および第２の記憶ノードに保持されたデータ信号を読出して第１および第２の読出ビット線に与える読出回路を備える。
【００１６】
また好ましくは、第１および第２の読出ビット線は予め電源電位に充電される。読出回路は、第１の読出ビット線と接地電位のラインとの間に直列接続され、それらのうちの一方のＮチャネルＭＯＳトランジスタのゲート電極が読出ワード線に接続され、他方のＮチャネルＭＯＳトランジスタのゲート電極が第１のインバータの入力ノードに接続された第１および第２のＮチャネルＭＯＳトランジスタと、第２の読出ビット線と接地電位のラインとの間に直列接続され、それらのうちの一方のＮチャネルＭＯＳトランジスタのゲート電極が読出ワード線に接続され、他方のＮチャネルＭＯＳトランジスタのゲート電極が第２のインバータの入力ノードに接続された第３および第４のＮチャネルＭＯＳトランジスタとを含む。
【００１７】
また好ましくは、第１および第２の読出ビット線は予め電源電位に充電される。読出回路は、第１の読出ビット線と接地電位のラインとの間に直列接続され、それらのうちの一方のＮチャネルＭＯＳトランジスタのゲート電極が読出ワード線に接続され、他方のＮチャネルＭＯＳトランジスタのゲート電極が第１の記憶ノードに接続された第１および第２のＮチャネルＭＯＳトランジスタと、第２の読出ビット線と接地電位のラインとの間に直列接続され、それらのうちの一方のＮチャネルＭＯＳトランジスタのゲート電極が読出ワード線に接続され、他方のＮチャネルＭＯＳトランジスタのゲート電極が第２の記憶ノードに接続された第３および第４のＮチャネルＭＯＳトランジスタとを含む。
【００１８】
また好ましくは、半導体メモリ装置に対応してマッチ線が設けられる。半導体メモリ装置は、さらに、第１および第２の記憶ノードに保持されたデータ信号と第１および第２のビット線に与えられたデータ信号とが一致しているか否かを判定し、判定結果に応じたレベルの信号をマッチ線に与える一致／不一致判定回路を備える。
【００１９】
また好ましくは、一致／不一致判定回路は、第１および第２の記憶ノードの電位が同じである場合および／または第１および第２のビット線の電位が同じである場合は、第１および第２の記憶ノードに保持されたデータ信号と第１および第２のビット線に与えられたデータ信号とが一致していると判定する。
【００２０】
また好ましくは、マッチ線は予め電源電位に充電される。一致／不一致判定回路は、マッチ線と接地電位のラインとの間に直列接続され、それらのうちの一方のＮチャネルＭＯＳトランジスタのゲート電極が第１のビット線に接続され、他方のＮチャネルＭＯＳトランジスタのゲート電極が第１の記憶ノードに接続された第１および第２のＮチャネルＭＯＳトランジスタと、マッチ線と接地電位のラインとの間に直列接続され、それらのうちの一方のＮチャネルＭＯＳトランジスタのゲート電極が第２のビット線に接続され、他方のＮチャネルＭＯＳトランジスタのゲート電極が第２の記憶ノードに接続された第３および第４のＮチャネルＭＯＳトランジとを含む。
【００２１】
また好ましくは、マッチ線は予め電源電位に充電される。一致／不一致判定回路は、マッチ線と接地電位のラインとの間に直列接続され、それらのうちの一方のＮチャネルＭＯＳトランジスタのゲート電極が第１のビット線に接続され、他方のＮチャネルＭＯＳトランジスタのゲート電極が第１のインバータの入力ノードに接続された第１および第２のＮチャネルＭＯＳトランジスタと、マッチ線と接地電位のラインとの間に直列接続され、それらのうちの一方のＮチャネルＭＯＳトランジスタのゲート電極が第２のビット線に接続され、他方のＮチャネルＭＯＳトランジスタのゲート電極が第２のノードに接続された第３および第４のＮチャネルＭＯＳトランジとを含む。
【００２２】
また好ましくは、半導体メモリ装置に対応してデータ検出線が設けられる。半導体メモリ装置は、さらに、第１および第２の記憶ノードがともに第１の電位を保持しているか否かを判定し、判定結果に応じたレベルの信号をデータ検出線に与えるデータ検出回路を備える。
【００２３】
また好ましくは、第１および第２の電位は、それぞれ電源電位および接地電位である。データ検出線は予め電源電位に充電される。データ検出回路は、それらの第１の電極がともにデータ検出線に接続され、それらの第２の電極が互いに接続され、それらのゲート電極がそれぞれ第１および第２のビット線に接続された第１および第２のＮチャネルＭＯＳトランジスタと、第１および第２のＮチャネルＭＯＳトランジスタの第２の電極と接地電位のラインとの間に直列接続され、それらのゲート電極がそれぞれ第１および第２の記憶ノードに接続された第３および第４のＮチャネルＭＯＳトランジスタを含む。第１および第２のビット線のうちの１本のビット線は第１の電位を受け、他方のビット線は第２の電位を受ける。
【００２４】
また好ましくは、第１および第２の電位は、それぞれ接地電位および電源電位である。データ検出線は予め電源電位に充電される。データ検出回路は、それらの第１の電極がともにデータ検出線に接続され、それらの第２の電極が互いに接続され、それらのゲート電極がそれぞれ第１および第２のビット線に接続された第１および第２のＮチャネルＭＯＳトランジスタと、第１および第２のＮチャネルＭＯＳトランジスタの第２の電極と接地電位のラインとの間に直列接続され、それらのゲート電極がそれぞれ第１および第２のインバータの入力ノードに接続された第３および第４のＮチャネルＭＯＳトランジスタを含む。第１および第２のビット線のうちの一方のビット線は第１の電位を受け、他方のビット線は第２の電位を受ける。
【００２５】
また好ましくは、第１および第２のビット線に接続され、半導体メモリ装置の第１および第２の記憶ノードにデータ信号を書込む書込回路がさらに設けられる。書込回路は、書込許可信号が活性化レベルの場合は第１の入力信号の反転信号を第１のビット線に与え、書込許可信号が非活性化レベルの場合はその出力ノードをハイインピーダンス状態にする第１のトライステートインバータと、書込許可信号が活性化レベルの場合は第２の入力信号の反転信号を第２のビット線に与え、書込許可信号が非活性化レベルの場合はその出力ノードをハイインピーダンス状態にする第２のトライステートインバータを含む。
【００２６】
また好ましくは、第１および第２のビット線に接続され、半導体メモリ装置の第１および第２の記憶ノードに保持されたデータ信号を読出す読出回路がさらに設けられる。読出回路は、第１のビット線の電位と第１および第２の電位間の参照電位とを比較し、比較結果に応じたレベルの信号を出力する第１の比較回路と、第２のビット線の電位と参照電位とを比較し、比較結果に応じたレベルの信号を出力する第２の比較回路を含む。
【００２７】
好ましくは、半導体メモリ装置は、さらに、参照電位を生成する参照電位発生回路を備える。参照電位発生回路は、電源電圧のラインと出力ノードとの間に接続され、読出動作時にパルス的に導通するスイッチング素子と、および出力ノードと接地電位のラインとの間に接続されたダイオード素子を含む。
【００２８】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１によるＳＲＡＭの全体構成を示すブロック図である。図１において、このＳＲＡＭは、行列状に配列された複数（図面および説明の簡単化のため２行２列の４つとする）のメモリセル（ＭＣ）１と、各行に対応して設けられたワード線ＷＬと、各列に対応して設けられたビット線対ＢＬ，／ＢＬとを備える。各メモリセル１は、対応のワード線ＷＬと対応のビット線対ＢＬ，／ＢＬに接続され、３値（“０”，“１”，“ｘ”）のデータ信号を記憶する。
【００２９】
また、このＳＲＡＭは、ビット線ＢＬ，／ＢＬの各々に対応して設けられ、対応のビット線ＢＬまたは／ＢＬを所定の電位に充電するためのプリチャージ回路２と、各ビット線対ＢＬ，／ＢＬに対応して設けられ、読出動作時に対応のビット線対ＢＬ，／ＢＬ間の電位をイコライズするためのイコライザ３と、各ビット線対ＢＬ，／ＢＬに対応して設けられ、対応のビット線対ＢＬ，／ＢＬとデータ入出力線対ＩＯ，／ＩＯとを接続するための列選択ゲート４とを備える。
【００３０】
プリチャージ回路２は、電源電位ＶＤＤのラインと対応のビット線ＢＬまたは／ＢＬの一方端との間に接続され、そのゲートがビット線イコライズ信号／ＢＬＥＱを受けるＰチャネルＭＯＳトランジスタを含む。イコライザ３は、対応のビット線対ＢＬ，／ＢＬの間に接続され、そのゲートがビット線イコライズ信号／ＢＬＥＱを受けるＰチャネルＭＯＳトランジスタを含む。列選択ゲート４は、対応のビット線ＢＬの他方端とデータ入出力線ＩＯの一方端との間に接続されたＮチャネルＭＯＳトランジスタと、対応のビット線／ＢＬの他方端とデータ入出力線／ＩＯの一方端との間に接続されたＮチャネルＭＯＳトランジスタとを含み、２つのＮチャネルＭＯＳトランジスタのゲートは列選択線ＣＳＬの一方端に接続される。
【００３１】
さらに、このＳＲＡＭは、行デコーダ５、制御回路６、列デコーダ７、書込回路８および読出回路９を備える。行デコーダ５は、外部から与えられる行アドレス信号に従って複数のワード線ＷＬのうちのいずれかのワード線ＷＬを選択レベルのＨレベルに立上げる。制御回路６は、外部から与えられる制御信号に従ってＳＲＡＭ全体を制御する。列デコーダ７は、外部から与えられる列アドレス信号に従って複数の列選択線ＣＳＬのうちのいずれかの列選択線ＣＳＬを選択レベルのＨレベルに立上げる。
【００３２】
書込回路８および読出回路９は、ともにデータ入出力線対ＩＯ，／ＩＯの他方端に接続される。書込回路８は、信号ＷＥが活性化レベルのＨレベルにされたことに応じて活性化され、外部から与えられたデータ信号ＷＤ，／ＷＤを、行デコーダ５および列デコーダ７によって選択されたメモリセル１に書込む。読出回路９は、信号ＳＥが活性化レベルのＨレベルにされたことに応じて活性化され、行デコーダ５および列デコーダ７によって選択されたメモリセル１からの読出データ信号ＲＤ，／ＲＤを外部に出力する。データ信号ＷＤ，／ＷＤおよびＲＤ，／ＲＤの各々は、０，１；１，０または１，１すなわち“０”，“１”または“ｘ”になる。
【００３３】
次に、図１に示したＳＲＡＭの動作について説明する。書込動作時は、行アドレス信号によって指定された行のワード線ＷＬが行デコーダ５によって選択レベルのＨレベルに立上げられ、その行の各メモリセル１が活性化される。次いで、列アドレス信号によって指定された列の列選択線ＣＳＬが列デコーダ７によって選択レベルのＨレベルに立上げられ、その列の列選択ゲート４が導通し、活性化されたメモリセル１がビット線対ＢＬ，／ＢＬおよびデータ入出力線対ＩＯ，／ＩＯを介して書込回路８に接続される。
【００３４】
書込回路８は、外部から与えられたデータ信号ＷＤ，／ＷＤに従って、データ入出力線ＩＯ，／ＩＯをそれぞれＬレベルおよびＨレベル、ＨレベルおよびＬレベル、またはＨレベルおよびＨレベルにしてメモリセル１にデータを書込む。ワード線ＷＬおよび列選択線ＣＳＬがＬレベルに立下げられると、メモリセル１にデータが記憶される。
【００３５】
読出動作時は、列アドレス信号によって指定された列の列選択線ＣＳＬが選択レベルのＨレベルに立上げられ、その列の列選択ゲート４が導通してビット線対ＢＬ，／ＢＬがデータ入出力線対ＩＯ，／ＩＯを介して読出回路９に接続される。次いで、ビット線イコライズ信号／ＢＬＥＱが活性化レベルのＬレベルになって各プリチャージ回路２および各イコライザ３が導通し、各ビット線対ＢＬ，／ＢＬの電位がイコライズされる。ビット線イコライズ信号／ＢＬＥＱが非活性化レベルのＨレベルになり、各プリチャージ回路２および各イコライザ３が非導通になった後、行アドレス信号に応じた行のワード線ＷＬが行デコーダ５によって選択レベルのＨレベルに立上げられて、その行の各メモリセル１が活性化される。これにより、メモリセル１が記憶しているデータに応じてビット線ＢＬ，／ＢＬおよびデータ入出力線ＩＯ，／ＩＯの電位がＬレベルおよびＨレベル、ＨレベルおよびＬレベルまたはＨレベルおよびＨレベルになる。読出回路９は、データ入出力線ＩＯ，／ＩＯの各々の電位と参照電位ＶＲとを比較し、比較結果に応じた論理のデータ信号ＲＤ，／ＲＤを外部に出力する。
【００３６】
図２は、メモリセル１の構成を示す回路図である。図２において、このメモリセル１は、ＰチャネルＭＯＳトランジスタ１１〜１４およびＮチャネルＭＯＳトランジスタ１５〜２０を含む。ＰチャネルＭＯＳトランジスタ（負荷トランジスタ）１１，１２は、それぞれ電源電位ＶＤＤのラインと記憶ノードＮ１，Ｎ２との間に接続され、それらのゲートはそれぞれノードＮ３，Ｎ４に接続される。ＰチャネルＭＯＳトランジスタ（トランスファゲート）１３は、ノードＮ２とＮ３の間に接続され、そのゲートは記憶ノードＮ１に接続される。ＰチャネルＭＯＳトランジスタ（トランスファゲート）１４は、ノードＮ１とＮ４の間に接続され、そのゲートは記憶ノードＮ２に接続される。
【００３７】
ＮチャネルＭＯＳトランジスタ（ドライバトランジスタ）１５，１６は、それぞれ記憶ノードＮ１，Ｎ２と接地電位ＧＮＤのラインとの間に接続され、そのゲートはそれぞれノードＮ３，Ｎ４に接続される。ＰチャネルＭＯＳトランジスタ１１およびＮチャネルＭＯＳトランジスタ１５は、ノードＮ３に現れる信号の反転信号を記憶ノードＮ１に与えるインバータを構成する。ＰチャネルＭＯＳトランジスタ１２およびＮチャネルＭＯＳトランジスタ１６は、ノードＮ４に現れる信号の反転信号を記憶ノードＮ２に与えるインバータを構成する。
【００３８】
ＮチャネルＭＯＳトランジスタ（プルダウントランジスタ）１７は、ノードＮ３と接地電位ＧＮＤのラインとの間に接続され、そのゲートは記憶ノードＮ１に接続される。ＮチャネルＭＯＳトランジスタ（プルダウントランジスタ）１８は、ノードＮ４と接地電位ＧＮＤのラインとの間に接続され、そのゲートは記憶ノードＮ２に接続される。ＮチャネルＭＯＳトランジスタ（アクセストランジスタ）１９は、ビット線ＢＬと記憶ノードＮ１との間に接続され、そのゲートはワード線ＷＬに接続される。ＮチャネルＭＯＳトランジスタ（アクセストランジスタ）２０は、ビット線／ＢＬと記憶ノードＮ２との間に接続され、そのゲートはワード線ＷＬに接続される。
【００３９】
書込動作時は、ワード線ＷＬが選択レベルのＨレベルにされ、ＮチャネルＭＯＳトランジスタ１９，２０が導通する。ビット線ＢＬ，／ＢＬがそれぞれＨレベルおよびＬレベルにされた場合は、ＰチャネルＭＯＳトランジスタ１３が非導通になるとともにＮチャネルＭＯＳトランジスタ１７が導通してノードＮ３がＬレベルになり、記憶ノードＮ１がＨレベルにラッチされる。また、ＰチャネルＭＯＳトランジスタ１４が導通するとともにＮチャネルＭＯＳトランジスタ１８が非導通になってノードＮ４がＨレベルになり、記憶ノードＮ２がＬレベルにラッチされる。
【００４０】
ビット線ＢＬ，／ＢＬがそれぞれＬレベルおよびＨレベルにされた場合は、ＰチャネルＭＯＳトランジスタ１４が非導通になるとともにＮチャネルＭＯＳトランジスタ１８が導通してノードＮ４がＬレベルになり、記憶ノードＮ２がＨレベルにラッチされる。また、ＰチャネルＭＯＳトランジスタ１３が導通するとともにＮチャネルＭＯＳトランジスタ１７が非導通になってノードＮ３がＨレベルになり、記憶ノードＮ１がＬレベルにラッチされる。
【００４１】
ビット線ＢＬ，／ＢＬがともにＨレベルにされた場合は、ＰチャネルＭＯＳトランジスタ１３，１４が非導通になるとともにＮチャネルＭＯＳトランジスタ１７，１８が導通し、ノードＮ３，Ｎ４がＬレベルになって記憶ノードＮ１，Ｎ２がＨレベルにラッチされる。ワード線ＷＬが非選択レベルのＬレベルにされると、ＮチャネルＭＯＳトランジスタ１９，２０が非導通になり、メモリセル１に３値のデータ信号が記憶される。記憶ノードＮ１，Ｎ２がＬレベル，Ｈレベルの場合すなわち０，１の場合を“０”とし、記憶のＮ１，Ｎ２がＨレベル，Ｌレベルの場合すなわち１，０の場合を“１”とし、記憶ノードＮ１，Ｎ２がＨレベル，Ｈレベルの場合すなわち、１，１の場合を“ｘ”とする。
【００４２】
読出動作時は、ワード線ＷＬが選択レベルのＨレベルにされてＮチャネルＭＯＳトランジスタ１９，２０が導通する。記憶ノードＮ１，Ｎ２がそれぞれＨレベルおよびＬレベルの場合は、ビット線／ＢＬからＮチャネルＭＯＳトランジスタ２０，１６を介して接地電位ＧＮＤのラインに電流が流出してビット線／ＢＬの電位が低下する一方、ＮチャネルＭＯＳトランジスタ１５は非導通になっているのでビット線ＢＬの電位はプリチャージ電位のまま変化しない。
【００４３】
記憶ノードＮ１，Ｎ２がそれぞれＬレベルおよびＨレベルの場合は、ビット線ＢＬからＮチャネルＭＯＳトランジスタ１９，１５を介して接地電位ＧＮＤのラインに電流が流出してビット線ＢＬの電位が低下する一方、ＮチャネルＭＯＳトランジスタ１６は非導通になっているのでビット線／ＢＬの電位はプリチャージ電位のまま変化しない。
【００４４】
記憶ノードＮ１，Ｎ２がともにＨレベルの場合は、ＮチャネルＭＯＳトランジスタ１５，１６がともに非導通になっているのでビット線ＢＬ，／ＢＬの電位はプリチャージ電位のまま変化しない。
【００４５】
図３は、書込回路８の構成を示す回路図である。図３において、この書込回路８は、トライステートインバータ２１，２２を含む。インバータ２１は、書込許可信号ＷＥが活性化レベルのＨレベルの場合に活性化され、書込データ信号／ＷＤの反転信号をデータ入出力線ＩＯに出力する。インバータ２２は、信号ＷＥが活性化レベルのＨレベルの場合に活性化され、書込データ信号ＷＤの反転信号をデータ入出力線／ＩＯに出力する。信号ＷＥが非活性化レベルのＬレベルの場合は、インバータ２１，２２の出力ノードはハイインピーダンス状態になる。
【００４６】
書込動作時は、信号ＷＥが所定タイミングでＨレベルにされてインバータ２１，２２が活性化される。書込データ信号ＷＤ，／ＷＤが０，１；１，０；１，１の場合はデータ入出力線ＩＯ，／ＩＯがそれぞれ０，１；１，０；１，１にされて、データ信号ＷＤ，／ＷＤの書込が行なわれる。読出動作時は、信号ＷＥが非活性化レベルのＬレベルに固定され、インバータ２１，２２の出力ノードはハイインピーダンス状態に維持される。
【００４７】
読出動作時には、ビット線ＢＬ，／ＢＬの各々の電位とある参照電位ＶＲとを比較することにより、メモリセル１の記憶データ“０”，“１”または“ｘ”を読出すことができる。図４は、読出回路９の構成を示す回路図である。図４において、この読出回路９は、２つの差動増幅器２３，２４を含む。差動増幅器２３は、ＰチャネルＭＯＳトランジスタ３１，２２およびＮチャネルＭＯＳトランジスタ３３〜３５を含む。ＰチャネルＭＯＳトランジスタ３１，３２は、電源電位ＶＤＤのラインとノードＮ３１，Ｎ３２の間に接続され、それらのゲートがそれぞれノードＮ３２，Ｎ３１に接続される。ＮチャネルＭＯＳトランジスタ３３，３４は、それぞれノードＮ３１，Ｎ３２とノードＮ３３との間に接続され、それらのゲートはそれぞれデータ入出力線ＩＯの電位および参照電位ＶＲを受ける。ノードＮ３２に現われる信号が、この差動増幅器２３の出力信号ＲＤとなる。参照電位ＶＲは、電源電位ＶＤＤと接地電位ＧＮＤの間の所定電位（たとえばＶＤＤ／２）である。ＮチャネルＭＯＳトランジスタ３５は、ノードＮ３３と接地電位ＧＮＤのラインとの間に接続され、そのゲートは信号ＳＥを受ける。
【００４８】
差動増幅器２４は、差動増幅器２３と同じ構成であり、ＰチャネルＭＯＳトランジスタ３１，３２およびＮチャネルＭＯＳトランジスタ３３〜３５を含む。ただし、ＮチャネルＭＯＳトランジスタ３３のゲートは、データ入出力線ＩＯの電位の代わりにデータ入出力線／ＩＯの電位を受ける。またノードＮ３２には、データ信号ＲＤの代わりにデータ信号／ＲＤが現われる。
【００４９】
読出動作時は、信号ＳＥが所定タイミングでＨレベルにされてＮチャネルＭＯＳトランジスタ３５が導通し、差動増幅器２３，２４が活性化される。データ入出力線ＩＯ，／ＩＯがそれぞれＨレベルおよびＬレベルの場合は、差動増幅器２３ではＭＯＳトランジスタ３２，３３の導通抵抗値がＭＯＳトランジスタ３１，３４の導通抵抗値よりも低くなって信号ＲＤがＨレベルになり、差動増幅器２４ではＭＯＳトランジスタ３２，３４の導通抵抗値がＭＯＳトランジスタ３１，３４の導通抵抗値よりも高くなって信号／ＲＤがＬレベルになる。同様に、データ入出力線ＩＯ，／ＩＯがそれぞれＬレベルおよびＨレベルの場合は信号ＲＤ，／ＲＤがそれぞれＬレベルおよびＨレベルになり、データ入出力線ＩＯ，／ＩＯがともにＨレベルの場合は信号ＲＤ，／ＲＤがともにＨレベルになる。書込動作時は、信号ＳＥが非活性化レベルのＬレベルに固定され、信号ＲＤ，／ＲＤはともにＨレベルに維持される。
【００５０】
この実施の形態１では、１つのメモリセル１で“０”，“１”，“ｘ”の３通りのデータ信号を保持することができる。したがって、３通りのデータ信号を保持するためには２つのメモリセルが必要であった従来に比べ、メモリセルの数が半分ですみ、チップ面積および消費電力の低減化を図ることができる。
【００５１】
なお、この実施の形態については、読出回路９を２つのＰＭＯＳクロスカップル型の差動増幅器２３，２４で構成したが、読出回路９を２つのカレントミラー型の差動増幅器で構成してもよい。カレントミラー型の差動増幅器では、ＰチャネルＭＯＳトランジスタ３１，３２のゲートはともにノードＮ３２に接続され、ノードＮ３１に現われる信号がインバータで反転されてデータ信号ＲＤまたは／ＲＤとなる。
【００５２】
また、読出回路９を図５の読出回路４０で置換してもよい。読出回路４０は、読出回路９に参照電位発生回路４１を追加したものである。参照電位発生回路４１は、電源電位ＶＤＤのラインと接地電位ＧＮＤのラインとの間に直列接続されたＰチャネルＭＯＳトランジスタ４２およびＮチャネルＭＯＳトランジスタ４３，４４を含む。ＰチャネルＭＯＳトランジスタ４２のゲートは、プリチャージ信号／ＰＣを受ける。ＮチャネルＭＯＳトランジスタ４３のゲートは、そのドレイン（ノードＮ４２）に接続される。ノードＮ４２に現われる電位が参照電位ＶＲとなる。参照電位ＶＲは、差動増幅器２３，２４のＮチャネルＭＯＳトランジスタ３４，３４のゲートに与えられる。ＮチャネルＭＯＳトランジスタ４４のゲートは、信号ＳＥを受ける。
【００５３】
読出動作時は、まずプリチャージ信号／ＰＣが所定時間だけＬレベルにされてＰチャネルＭＯＳトランジスタ４２が導通し、ノードＮ４２が電源電位ＶＤＤに充電される。次いで、信号ＳＥがＨレベルにされてＮチャネルＭＯＳトランジスタ４４が導通し、ノードＮ４２の電位が低下してＮチャネルＭＯＳトランジスタ４３のしきい値電位Ｖｔｈとなる。このしきい値電位Ｖｔｈが参照電位ＶＲとして差動増幅器２３，２４に与えられる。ただし、ノードＮ４２の電位が低下する速度は、データ入出力線ＩＯ，／ＩＯの電位が低下する速度よりも遅くなるように、ＮチャネルＭＯＳトランジスタ４３，４４のサイズが設定されている。この変更例では、参照電位ＶＲを容易に生成することができる。
【００５４】
［実施の形態２］
図６は、この発明の実施の形態２による２ポートＳＲＡＭのメモリセル５０の構成を示す回路図である。図６を参照して、このメモリセル５０は、図２のメモリセル１にＮチャネルＭＯＳトランジスタ５１〜５４を追加したものである。ＮチャネルＭＯＳトランジスタ５１〜５４は読出回路を構成する。２ポートＳＲＡＭでは、各メモリセル行に対応して書込ワード線ＷＷＬおよび読出ワード線ＲＷＬが設けられ、各メモリセル列に対応して書込ビット線対ＷＢＬ，／ＷＢＬおよび読出ビット線対ＲＢＬ，／ＲＢＬが設けられる。
【００５５】
ＮチャネルＭＯＳトランジスタ１９は、書込ビット線ＷＢＬと記憶ノードＮ１との間に接続され、そのゲートは書込ワード線ＷＷＬに接続される。ＮチャネルＭＯＳトランジスタ２０は、書込ビット線／ＷＬＢと記憶ノードＮ２との間に接続され、そのゲートは書込ワード線ＷＷＬに接続される。ＮチャネルＭＯＳトランジスタ５１，５２は読出ビット線ＲＢＬと接地電位ＧＮＤのラインとの間に直列接続され、ＮチャネルＭＯＳトランジスタ５３，５４は読出ビット線／ＲＢＬと接地電位ＧＮＤのラインとの間に直列接続される。ＮチャネルＭＯＳトランジスタ５１，５３のゲートはともに読出ワード線ＲＷＬに接続され、ＮチャネルＭＯＳトランジスタ５２，５４のゲートはそれぞれノードＮ３，Ｎ４に接続される。
【００５６】
書込動作時は、書込ワード線ＷＷＬおよび書込ビット線対ＷＢＬ，／ＷＢＬが使用され、実施の形態１と同様にしてメモリセル５０にデータ信号“０”，“１”または“ｘ”が書込まれる。
【００５７】
読出動作時は、読出ビット線ＲＢＬ，／ＲＢＬがＨレベルに充電されるとともに、読出ワード線ＲＷＬが選択レベルのＨレベルにされてＮチャネルＭＯＳトランジスタ５１，５３が導通する。記憶ノードＮ１，Ｎ２がそれぞれＨレベルおよびＬレベルの場合は、ノードＮ３，Ｎ４がそれぞれＬレベルおよびＨレベルになり、ＮチャネルＭＯＳトランジスタ５２が非導通になるとともにＮチャネルＭＯＳトランジスタ５４が導通し、読出ビット線ＲＢＬ，／ＲＢＬがそれぞれＨレベルおよびＬレベルになる。
【００５８】
記憶ノードＮ１，Ｎ２がそれぞれＬレベルおよびＨレベルの場合は、ノードＮ３，Ｎ４がそれぞれＨレベルおよびＬレベルになり、ＮチャネルＭＯＳトランジスタ５２が導通するとともにＮチャネルＭＯＳトランジスタ５４が非導通になり、読出ビット線ＲＢＬ，／ＲＢＬがそれぞれＬレベルおよびＨレベルになる。
【００５９】
記憶ノードＮ１，Ｎ２がともにＨレベルの場合は、ノードＮ３，Ｎ４がともにＬレベルになり、ＮチャネルＭＯＳトランジスタ５２，５４がともに非導通になって、読出ビット線ＲＢＬ，／ＲＢＬはＨレベルのまま変化しない。読出ワード線ＲＷＬが非選択レベルのＬレベルにされると、ＮチャネルＭＯＳトランジスタ５１，５３が非導通になって読出動作が終了する。
【００６０】
この実施の形態２では、メモリセル５０の記憶ノードＮ１〜Ｎ４が読出ビット線ＲＢＬ，／ＲＢＬに直接接続されないので、読出動作時に記憶データが破壊されることがない。したがって、メモリセル５０の記憶データが安定に保持される。
【００６１】
［実施の形態３］
図７は、この発明の実施の形態３によるＣＡＭのメモリセル６０の構成を示す回路図である。図７を参照して、このメモリセル６０は図２のメモリセル１にＮチャネルＭＯＳトランジスタ６１〜６４を追加したものである。ＮチャネルＭＯＳトランジスタ６１〜６４は、一致／不一致判定回路を構成する。このＣＡＭでは、各メモリセル行にワード線ＷＬが設けられ、１ワード毎にマッチ線ＭＬが設けられ、各メモリセル列にビット線対ＢＬ，／ＢＬが設けられる。ＮチャネルＭＯＳトランジスタ６１，６２は、マッチ線ＭＬと接地電位ＧＮＤのラインとの間に直列接続され、それらのゲートはそれぞれビット線ＢＬおよび記憶ノードＮ１に接続される。ＮチャネルＭＯＳトランジスタ６３，６４は、マッチ線ＭＬと接地電位ＧＮＤのラインとの間に直列接続され、それらのゲートはそれぞれビット線／ＢＬおよび記憶ノードＮ２に接続される。
【００６２】
マッチ線ＭＬには、図８に示すように、プリチャージ回路６５および電位検出回路６６が接続されている。データ検索を行なう場合は、プリチャージ回路６５によってマッチ線ＭＬをＨレベルに充電し、検索すべきデータ信号の反転信号をビット線対ＢＬ，／ＢＬに与え、電位検出回路６６によってマッチ線ＭＬの電位を検出する。プリチャージ回路６５は、たとえば、電源電位ＶＤＤのラインとマッチ線ＭＬとの間に接続され、そのゲートがプリチャージ信号／ＰＣｍを受けるＰチャネルＭＯＳトランジスタ６５ａを含む。プリチャージ信号／ＰＣｍがＬレベルにされると、ＰチャネルＭＯＳトランジスタ６５ａが導通してマッチ線ＭＬがＨレベルに充電される。電位検出回路６６は、たとえば、マッチ線ＭＬの電位がそのしきい値電位よりも低い場合はヒット信号φＨをＨレベルにし、マッチ線ＭＬの電位がそのしきい値電位よりも高い場合はヒット信号φＨをＬレベルにするインバータ６５ａを含む。データ信号の書込／読出は、ワード線ＷＬおよびビット線対ＢＬ，／ＢＬを用いて実施の形態１のＳＲＡＭと同様にして行なわれる。
【００６３】
図９は、メモリセル６０の記憶データＤ１と、検索データＤ２と、マッチ線ＭＬの論理レベルとの関係を示す図である。記憶データＤ１は、“０”，“１”，“ｘ”の３通りがある。記憶データＤ１が“０”，“１”，“ｘ”のとき、記憶ノード（Ｎ１，Ｎ２）はそれぞれ（０，１），（１，０），（１，１）になっている。検索データＤ２は、“０”，“１”，“ｘ”の３通りがある。検索データＤ２が“０”，“１”，“ｘ”のとき、ビット線（ＢＬ，／ＢＬ）はそれぞれ（１，０），（０，１），（０，０）にされる。
【００６４】
記憶データＤ１と検索データＤ２が一致した場合は、ＮチャネルＭＯＳトランジスタ６１，６２のうちの少なくとも一方のＮチャネルＭＯＳトランジスタが非導通となるとともにＮチャネルＭＯＳトランジスタ６３，６４のうちの少なくとも一方のＮチャネルＭＯＳトランジスタが非導通になり、マッチ線ＭＬはＨレベル（“１”）のまま変化しない。
【００６５】
記憶データＤ１と検索データＤ２が一致しない場合は、検索データＤ２が“ｘ”の場合を除き、ＮチャネルＭＯＳトランジスタ６１，６２またはＮチャネルＭＯＳトランジスタ６３，６４が導通してマッチ線ＭＬはＬレベル（“０”）になる。検索データＤ２が“ｘ”の場合は、ＮチャネルＭＯＳトランジスタ６１，６３が非導通になり、マッチ線ＭＬはＨレベル（“１”）のまま変化しない。電位検出回路６６は、マッチ線ＭＬの電位がＬレベルであるかＨレベルであるかを検出し、マッチ線ＭＬがＨレベルの場合は記憶データＤ１と検索データＤ２が一致したことを示すためにヒット信号φＨをＬレベルにする。
【００６６】
したがって、検索データ列のうちの一部データをマスクして“ｘ”とした場合は、“ｘ”にされたビットについては一致検索機能をマスクして記憶データに関係なく一致とみなすことにより、３値のデータの検索を実現することができる。
【００６７】
［実施の形態４］
図１０は、この発明の実施の形態４によるＣＡＭのメモリセル６７の構成を示す回路図である。図１０を参照して、このメモリセル６７は、図７のメモリセル６０のＮチャネルＭＯＳトランジスタ６２，６４のゲートをそれぞれノードＮ３，Ｎ４に接続したものである。
【００６８】
図１１は、メモリセル６７の記憶データＤ１と、検索データＤ２と、マッチ線ＭＬの論理レベルとの関係を示す図である。記憶データＤ１が“０”，“１”，“ｘ”の場合は、記憶ノード（Ｎ１，Ｎ２）はそれぞれ（０，１），（１，０），（１，１）になり、ノード（Ｎ３，Ｎ４）はそれぞれ（１，０），（０，１），（０，０）になっている。検索データＤ２が“０”，“１”，“ｘ”の場合は、ビット線（ＢＬ，／ＢＬ）はそれぞれ（０，１），（１，０），（１，１）にされる。
【００６９】
記憶データＤ１と検索データＤ２が一致した場合は、ＮチャネルＭＯＳトランジスタ６１，６２のうちの少なくとも一方のＮチャネルＭＯＳトランジスタが非導通になるとともにＮチャネルＭＯＳトランジスタ６３，６４のうちの少なくとも一方のＮチャネルＭＯＳトランジスタが非導通になり、マッチ線ＭＬはＨレベル（“１”）のまま変化しない。
【００７０】
記憶データＤ１と検索データＤ２が一致しない場合は、記憶データＤ１が“ｘ”の場合を除き、ＮチャネルＭＯＳトランジスタ６１，６２またはＮチャネルＭＯＳトランジスタ６３，６４が導通してマッチ線ＭＬはＬレベル（“０”）になる。記憶データＤ１が“ｘ”の場合は、ＮチャネルＭＯＳトランジスタ６２，６４が非導通になり、マッチ線ＭＬはＨレベル（“１”）のまま変化しない。
【００７１】
したがって、記憶データ列のうちの一部データに“ｘ”がある場合は、“ｘ”のビットについては一致検索機能をマスクして検索データに関係なく一致とみなすことにより、３値のデータ検索を実現することができる。
【００７２】
図１２は、実施の形態４の変更例を示す図である。図１２を参照して、この変更例では、検索データＤ２が“ｘ”の場合はビット線（ＢＬ，／ＢＬ）は（０，０）にされる。ビット線（ＢＬ，／ＢＬ）が（０，０）にされると、ＮチャネルＭＯＳトランジスタ６１，６３が非導通になり、記憶データＤ１に関係なくマッチ線ＭＬがＨレベルになる。したがって、検索データＤ２および記憶データＤ１のうちの少なくとも一方のデータが“ｘ”の場合は、そのビットについては一致検索機能をマスクして一致とみなすことにより、３値のデータ検索が実現される。
【００７３】
［実施の形態５］
図１３は、この発明の実施の形態５によるＣＡＭのメモリセル７０の構成を示す回路図である。図１３において、このメモリセル７０は、図２のメモリセル１にＮチャネルＭＯＳトランジスタ７１〜７４を追加したものである。このＳＲＡＭでは、各メモリセル行に対応してワード線ＷＬが設けられ、１ワード毎にｘ検出線ＸＬが設けられ、各メモリセル列に対応してビット線対ＢＬ，／ＢＬが設けられる。ＮチャネルＭＯＳトランジスタ７１，７２は、ｘ検出線ＸＬとノードＮ７１との間に並列接続され、それらのゲートはそれぞれビット線ＢＬ，／ＢＬに接続される。ＮチャネルＭＯＳトランジスタ７３，７４は、ノードＮ７１と接地電位ＧＮＤのラインとの間に直列接続され、それらのゲートはそれぞれ記憶ノードＮ１，Ｎ２に接続される。
【００７４】
ｘ検出線ＸＬには、図８で示したプリチャージ回路６５および電位検出回路６６が接続されている。データ信号の書込／読出は、ワード線ＷＬおよびビット線ＢＬ，／ＢＬを用いて実施の形態１と同様にして行なわれる。データ検出を行なう場合には、プリチャージ回路６５によってｘ検出線ＸＬをＨレベルに充電し、比較すべきデータ信号Ｄ２の反転データまたは比較すべきデータＤ２のうちの“ｘ”のみを反転させたデータをビット線対ＢＬ，／ＢＬに与え、電位検出回路６６によってｘ検出線ＸＬの電位を検出する。
【００７５】
図１４は、メモリセル７０の記憶データＤ１と、比較データＤ２と、ｘ検出線ＸＬの論理レベルとの関連を示す図である。記憶データＤ１が“０”，“１”，“ｘ”の場合は、記憶ノード（Ｎ１，Ｎ２）はそれぞれ（０，１），（１，０），（１，１）になっている。比較データＤ２が“０”，“１”，“ｘ”の場合は、ビット線（ＢＬ，／ＢＬ）がそれぞれ（０，１），（１，０），（０，０）または（１，０），（０，１），（０，０）になる。
【００７６】
記憶データＤ１が“０”または“１”の場合は、記憶ノードＮ１またはＮ２がＬレベルになってＮチャネルＭＯＳトランジスタ７３または７４が非導通になり、比較データＤ２に関係なく、ｘ検出線ＸＬはＨレベル（“１”）のまま変化しない。
【００７７】
記憶データＤ１が“ｘ”の場合は、記憶ノードＮ１，Ｎ２がともにＨレベルになってＮチャネルＭＯＳトランジスタ７３，７４はともに導通する。したがって、比較データＤ２が“ｘ”の場合を除き、ＮチャネルＭＯＳトランジスタ７１または７２が導通してｘ検出線ＸＬはＬレベル（“０”）になる。比較データＤ２が“ｘ”の場合は、ＮチャネルＭＯＳトランジスタ７１，７２はともに非導通になり、ｘ検出線ＸＬはＨレベル（“１”）のまま変化しない。
【００７８】
したがって、１ワードのデータのうちの１ビットで“ｘ”であればｘ検出線ＸＬはＬレベルに引下げられ、全ビットとも“ｘ”でないワードに対応するｘ検出線ＸＬのみＨレベルに保持される。比較データＤ２が“０”または“１”で記憶データＤ１が“ｘ”の場合、“ｘ”を検出したとみなす。実施の形態５のＮチャネルＭＯＳトランジスタ６０〜６４およびマッチ線ＭＬと併用すれば、一致した記憶データ列に“ｘ”が含まれているか否かを判別することができる。
【００７９】
［実施の形態６］
図１５は、この発明の実施の形態６によるＳＲＡＭのメモリセル８０の構成を示す回路図である。図１５を参照して、メモリセル８０が図２のメモリセル１と異なる点は、ＮチャネルＭＯＳトランジスタ１７，１８がＰチャネルＭＯＳトランジスタ（プルアップトランジスタ）８１，８２で置換され、ＰチャネルＭＯＳトランジスタ１３，１４がＮチャネルＭＯＳトランジスタ（トランスファゲート）８３，８４で置換されている点である。ＰチャネルＭＯＳトランジスタ８１，８２はそれぞれ電源電圧ＶＤＤのラインとノードＮ３，Ｎ４との間に接続され、それらのゲートがそれぞれ記憶ノードＮ１，Ｎ２に接続される。ＮチャネルＭＯＳトランジスタ８３は、ノードＮ２とＮ３の間に接続され、そのゲートは記憶ノードＮ１に接続される。ＮチャネルＭＯＳトランジスタ８４は、ノードＮ１とＮ４の間に接続され、そのゲートは記憶ノードＮ２に接続される。
【００８０】
書込動作時は、ワード線ＷＬが選択レベルのＨレベルにされ、ＮチャネルＭＯＳトランジスタ１９，２０が導通する。ビット線ＢＬ，／ＢＬがそれぞれＨレベルおよびＬレベルにされた場合は、ＮチャネルＭＯＳトランジスタ８４が非導通になるとともにＰチャネルＭＯＳトランジスタ８２が導通してノードＮ４がＨレベルになり、記憶ノードＮ２がＬレベルにラッチされる。また、ＮチャネルＭＯＳトランジスタ８３が導通するとともにＰチャネルＭＯＳトランジスタ８１が非導通になってノードＮ３がＬレベルになり、記憶ノードＮ１がＨレベルにラッチされる。
【００８１】
ビット線ＢＬ，／ＢＬがそれぞれＬレベルおよびＨレベルにされた場合は、ＮチャネルＭＯＳトランジスタ８３が非導通になるとともにＰチャネルＭＯＳトランジスタ８１が導通してノードＮ３がＨレベルになり、記憶ノードＮ１がＬレベルにラッチされる。また、ＮチャネルＭＯＳトランジスタ８４が導通するとともにＰチャネルＭＯＳトランジスタ８２が非導通になり、ノードＮ４がＬレベルになり、記憶ノードＮ２がＨレベルにラッチされる。
【００８２】
ビット線ＢＬ，／ＢＬがともにＬレベルにされた場合は、ＮチャネルＭＯＳトランジスタ８３，８４が非導通になるとともにＰチャネルＭＯＳトランジスタ８１，８２が導通し、ノードＮ３，Ｎ４がＨレベルになり、記憶ノードＮ１，Ｎ２がＬレベルにラッチされる。ワード線ＷＬが非選択レベルのＬレベルにされると、ＮチャネルＭＯＳトランジスタ１９，２０が非導通になり、メモリセル８０に３値のデータ信号が記憶される。記憶ノードＮ１，Ｎ２がＬレベル，Ｈレベルの場合すなわち０，１の場合を“０”とし、記憶ノードＮ１，Ｎ２がＨレベル，Ｌレベルの場合すなわち１，０の場合を“１”とし、記憶ノードＮ１，Ｎ２がＬレベル，Ｌレベルの場合すなわち０，０の場合を“ｘ”とする。
【００８３】
読出動作時は、ワード線ＷＬが選択レベルのＨレベルにされてＮチャネルＭＯＳトランジスタ１９，２０が導通する。記憶ノードＮ１，Ｎ２がそれぞれＨレベルおよびＬレベルの場合は、ビット線／ＢＬからＮチャネルＭＯＳトランジスタ２０，１６を介して接地電位ＧＮＤのラインに電流が流出してビット線／ＢＬの電位が低下する一方、ＮチャネルＭＯＳトランジスタ１５は非導通になっているのでビット線ＢＬの電位はプリチャージ電位のまま変化していない。
【００８４】
記憶ノードＮ１，Ｎ２がそれぞれＬレベルおよびＨレベルの場合は、ビット線ＢＬからＮチャネルＭＯＳトランジスタ１９，１５を介して接地電位ＧＮＤのラインに電位が流出してビット線ＢＬの電位が低下する一方、ＮチャネルＭＯＳトランジスタ１６は非導通になっているのでビット線ＢＬの電位はプリチャージ電位のまま変化しない。記憶ノードＮ１，Ｎ２がともにＬレベルの場合は、ＮチャネルＭＯＳトランジスタ１５，１６がともに導通しているので、ビット線ＢＬ，／ＢＬの電位はともにＬレベルになる。したがって、ビット線ＢＬ，／ＢＬの各々の電位と参照電位ＶＲとを比較することにより、メモリセル８０の記憶データ“０”，“１”または“ｘ”を読出すことができる。
【００８５】
この実施の形態６でも、実施の形態１と同じ効果が得られる。
［実施の形態７］
図１６は、この発明の実施の形態７による２ポートＳＲＡＭのメモリセル８５の構成を示す回路図である。図１６を参照して、このメモリセル８５は、図１５のメモリセル８０に図６で示したＮチャネルＭＯＳトランジスタ５１〜５４からなる読出回路を設けたものである。ただし、ＮチャネルＭＯＳトランジスタ５２，５４のゲートはノードＮ３，Ｎ４の代わりに記憶ノードＮ１，Ｎ２に接続されている。これは、ＮチャネルＭＯＳトランジスタ５２，５４のゲートをノードＮ３，Ｎ４に接続すると、記憶ノードＮ１，Ｎ２が０，０の場合にＮチャネルＭＯＳトランジスタ５２，５４がともに導通し、読出ビット線ＲＢＬ，／ＲＢＬはともにＬレベルに引下げられて消費電力が増大するからである。したがって、読出ビット線ＲＢＬ，／ＲＢＬに出力される読出データ信号は、記憶データ信号の反転信号となる。
【００８６】
書込動作時は、書込ワード線ＷＬおよび書込ビット線対ＷＢＬ，／ＷＢＬが使用され、実施の形態６と同様に、メモリセル８５にデータ信号“０”，“１”または“ｘ”が書込まれる。
【００８７】
読出動作時は、読出ワード線ＲＷＬが選択レベルのＨレベルにされ、ＮチャネルＭＯＳトランジスタ５１，５３が導通する。記憶ノードＮ１，Ｎ２がそれぞれ１，０の場合は、ＮチャネルＭＯＳトランジスタ５２が導通するとともにＮチャネルＭＯＳトランジスタ５４が非導通になり、読出ビット線ＲＢＬ，／ＲＢＬはそれぞれ０，１になる。
【００８８】
記憶ノードＮ１，Ｎ２がそれぞれ０，１の場合は、ＮチャネルＭＯＳトランジスタ５２が非導通になるとともにＮチャネルＭＯＳトランジスタ５４が導通し、読出ビット線ＲＢＬ，／ＲＢＬがそれぞれ１，０になる。記憶ノードＮ１，Ｎ２がそれぞれ０，０の場合は、ＮチャネルＭＯＳトランジスタ５２，５４がともに非導通になり、読出ビット線ＲＢＬ，／ＲＢＬがそれぞれ１，１になる。したがって、この実施の形態７では、記憶データの反転データが読出ビット線ＲＢＬ，／ＲＢＬに読出される。読出ワード線ＲＷＬが非選択レベルのＬレベルにされると、ＮチャネルＭＯＳトランジスタ５１，５３が非導通になり、読出動作が終了する。
【００８９】
この実施の形態７でも、実施の形態２と同じ効果が得られる。
［実施の形態８］
図１７は、この発明の実施の形態８によるＣＡＭのメモリセル８６の構成を示す回路図である。図１７を参照して、このメモリセル８６は図１５のメモリセル８０に図７で示したＮチャネルＭＯＳトランジスタ６１〜６４からなる一致／不一致判定回路を追加したものである。すなわち、このＣＡＭでは、各メモリセル行にワード線ＷＬが設けられ、１ワード毎にマッチ線ＭＬが設けられ、各メモリセル列にビット線対ＢＬ，／ＢＬが設けられる。ＮチャネルＭＯＳトランジスタ６１，６２は、マッチ線ＭＬと接地電位ＧＮＤのラインとの間に直列接続され、それらのゲートはそれぞれビット線ＢＬおよびノードＮ３に接続される。ＮチャネルＭＯＳトランジスタ６３，６４は、マッチ線ＭＬと接地電位ＧＮＤのラインとの間に直列接続され、それらのゲートはそれぞれビット線／ＢＬおよびノードＮ４に接続される。
【００９０】
マッチ線ＭＬには、図８で示したプリチャージ回路６５および電位検出回路６６が接続されている。データ信号の書込／読出は、ワード線ＷＬおよびビット線対ＢＬ，／ＢＬを用いて実施の形態６のＳＲＡＭと同様にして行なわれる。データ検索を行なう場合は、プリチャージ回路６５によってマッチ線ＭＬをＨレベルに充電し、検索すべきデータ信号をビット線対ＢＬ，／ＢＬに与え、電位検出回路６６によってマッチ線ＭＬの電位を検出する。
【００９１】
図１８は、メモリセル８６の記憶データＤ１と、検索データＤ２と、マッチ線ＭＬの論理レベルとの関係を示す図である。記憶データＤ１が“０”，“１”，“ｘ”のとき、記憶ノード（Ｎ１，Ｎ２）はそれぞれ（０，１），（１，０），（０，０）になり、ノード（Ｎ３，Ｎ４）はそれぞれ（１，０），（０，１），（１，１）になっている。検索データＤ２が“０”，“１”，“ｘ”のとき、ビット線（ＢＬ，／ＢＬ）はそれぞれ（０，１），（１，０），（０，０）にされる。
【００９２】
記憶データＤ１と検索データＤ２が一致した場合は、ＮチャネルＭＯＳトランジスタ６１，６２のうちの少なくとも一方のＮチャネルＭＯＳトランジスタが非導通になるとともにＮチャネルＭＯＳトランジスタ６３，６４のうちの少なくとも一方のＮチャネルＭＯＳトランジスタが非導通になり、マッチ線ＭＬはＨレベル（“１”）のまま変化しない。
【００９３】
記憶データＤ１と検索データＤ２が一致しない場合は、検索データＤ２が“ｘ”の場合を除き、ＮチャネルＭＯＳトランジスタ６１，６２またはＮチャネルＭＯＳトランジスタ６４，６５が導通してマッチ線ＭＬはＬレベル（“０”）になる。検索データＤ２が“ｘ”の場合は、ＮチャネルＭＯＳトランジスタ６１，６３が非導通になり、マッチ線ＭＬはＨレベル（“１”）のまま変化しない。電位検出回路６６は、マッチ線ＭＬの電位がＬレベルであるかＨレベルであるかを検出し、マッチ線ＭＬがＨレベルの場合は記憶データＤ１と検索データＤ２が一致したことを示すため、ヒット信号φＨをＨレベルにする。
【００９４】
したがって、検索データ列のうちの一部データをマスクして“ｘ”とした場合は、“ｘ”にされたビットについては一致検索機能をマスクして記憶データに関係なく一致とみなすことにより、３値のデータの検索を実現することができる。
【００９５】
［実施の形態９］
図１９は、この発明の実施の形態９によるＣＡＭのメモリセル８７の構成を示す回路図である。図１９において、このメモリセル８７は、図１７のメモリセル８６のＮチャネルＭＯＳトランジスタ６２，６４のゲートをそれぞれ記憶ノードＮ１，Ｎ２に接続したものである。
【００９６】
図２０は、メモリセル８７の記憶データＤ１と検索データＤ２と、マッチ線ＭＬの論理レベルとの関係を示す図である。記憶データＤ１が“０”，“１”，“ｘ”の場合は、記憶ノード（Ｎ１，Ｎ２）がそれぞれ（０，１），（１，０），（０，０）になっている。検索データＤ２が“０”，“１”，“ｘ”の場合は、ビット線（ＢＬ，／ＢＬ）には検索データＤ２の反転データが与えられ、ビット線（ＢＬ，／ＢＬ）がそれぞれ（１，０），（０，１），（１，１）にされる。
【００９７】
記憶データＤ１と検索データＤ２が一致した場合は、ＮチャネルＭＯＳトランジスタ６１，６２のうちの少なくとも一方のＮチャネルＭＯＳトランジスタが非導通になるとともに、ＮチャネルＭＯＳトランジスタ６３，６４のうちの少なくとも一方のＮチャネルＭＯＳトランジスタが非導通になり、マッチ線ＭＬはＨレベル（“１”）のまま変化しない。記憶データＤ１と検索データＤ２が一致しない場合は、記憶データＤ１が“ｘ”の場合を除き、ＮチャネルＭＯＳトランジスタ６１，６２またはＮチャネルＭＯＳトランジスタ６３，６４が導通し、マッチ線ＭＬはＬレベル（“０”）になる。記憶データＤ１が“ｘ”の場合は、ＮチャネルＭＯＳトランジスタ６２，６４が非導通になり、マッチ線ＭＬはＨレベル（“１”）のまま変化しない。
【００９８】
したがって、記憶データ列のうちの一部データに“ｘ”がある場合は、“ｘ”のビットについては一致検索機能をマスクして検索データに関係なく一致とみなすことにより、３値のデータ検索を実現することができる。
【００９９】
図２１は、実施の形態９の変更例を示す図である。図２１を参照して、この変更例では、検索データＤ２が“ｘ”の場合はビット線（ＢＬ，／ＢＬ）は（０，０）にされる。ビット線（ＢＬ，／ＢＬ）が（０，０）にされると、ＮチャネルＭＯＳトランジスタ６１，６３が非導通になり、記憶データＤ１に関係なくマッチ線ＭＬがＨレベルになる。したがって、検索データＤ２および記憶データＤ１のうちの少なくとも一方のデータが“ｘ”の場合は、そのビットについては一致検索機能をマスクして一致とみなすことにより、３値のデータ検索が実現される。
【０１００】
［実施の形態１０］
図２２は、この発明の実施の形態１０によるＣＡＭのメモリセル８８の構成を示す回路図である。図２２において、このメモリセル８８は、図１５のメモリセル８０に図１３で示したＮチャネルＭＯＳトランジスタ７１〜７４からなるｘ検出回路を追加したものである。このＣＡＭでは、各メモリセル行に対してワード線ＷＬが設けられ、１ワード毎にｘ検出線ＸＬが設けられ、各メモリセル列に対応してビット線対ＢＬ，／ＢＬが設けられる。ＮチャネルＭＯＳトランジスタ７１，７２は、ｘ検出線ＸＬとノードＮ７１との間に並列接続され、それらのゲートはそれぞれビット線ＢＬ，／ＢＬに接続される。ＮチャネルＭＯＳトランジスタ７３，７４は、ノードＮ７１と接地電位ＧＮＤのラインとの間に直列接続され、それらのゲートはそれぞれノードＮ３，Ｎ４に接続される。
【０１０１】
ｘ検出線ＸＬには、図８で示したプリチャージ回路６５および電位検出回路６６が接続されている。データ信号の書込／読出は、ワード線ＷＬおよびビット線対ＢＬ，／ＢＬを用いて実施の形態６と同様にして行なわれる。データ検索を行なう場合は、プリチャージ回路６５によってｘ検出線ＸＬをＨレベルに充電し、比較すべきデータＤ２または比較すべきデータＤ２のうちの“０”，“１”のみ反転されたデータをビット線対ＢＬ，／ＢＬに与え、電位検出回路６６によってｘ検出線ＸＬの電位を検出する。
【０１０２】
図２３は、メモリセル８８の記憶データＤ１と、比較データＤ２と、ｘ検出線ＸＬの論理レベルとの関係を示す図である。記憶データＤ１が“０”，“１”，“ｘ”の場合は、記憶ノード（Ｎ１，Ｎ２）はそれぞれ（０，１），（１，０），（０，０）になり、ノード（Ｎ３，Ｎ４）はそれぞれ（１，０），（０，１），（１，１）になっている。比較データＤ２が“０”，“１”，“ｘ”の場合は、ビット線（ＢＬ，／ＢＬ）はそれぞれ（０，１），（１，０），（０，０）または（１，０），（０，１），（０，０）になる。
【０１０３】
記憶データＤ１が“０”または“１”の場合は、ノードＮ３またはＮ４がＬレベルになってＮチャネルＭＯＳトランジスタ７３または７４が非導通になり、比較データＤ２に関係なく、ｘ検出線ＸＬはＨレベル（“１”）のまま変化しない。
【０１０４】
記憶データＤ１が“ｘ”の場合は、ノードＮ３，Ｎ４がともにＨレベルになり、ＮチャネルＭＯＳトランジスタ７３，７４がともに導通する。したがって、比較データＤ２が“ｘ”の場合を除いて、ＮチャネルＭＯＳトランジスタ７１または７２が導通してｘ検出線ＸＬはＬレベル（“０”）になる。比較データＤ２が“ｘ”の場合は、ＮチャネルＭＯＳトランジスタ７０，７２がともに非導通になり、ｘ検出線ＸＬはＨレベル（“１”）のまま変化しない。
【０１０５】
したがって、１ワードのデータのうち１ビットで“ｘ”であれば、ｘ検出線ＸＬはＬレベルに引下げられ、全ビットとも“ｘ”でないワードに対応するｘ検出線ＸＬのみＨレベルに保持される。比較データＤ２が“０”または“１”で記憶データＤ１が“ｘ”の場合のみ、“ｘ”を検出したとみなす。実施の形態９のＮチャネルＭＯＳトランジスタ６１〜６４およびマッチ線ＭＬと併用すれば、一致した記憶データ列に“ｘ”が含まれているか否かを判別することができる。
【０１０６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１０７】
【発明の効果】
以上のように、この発明に係る半導体メモリ装置では、それらの出力ノードがそれぞれ第１および第２の記憶ノードに接続された第１および第２のインバータと、第１および第２の記憶ノードにそれぞれ第１および第２の電位が与えられている場合は第１の記憶ノードと第２のインバータの入力ノードとの間を導通させるとともに第１のインバータの入力ノードに第２の電位を与え、第１および第２の記憶ノードにそれぞれ第２および第１の電位が与えられている場合は第２の記憶ノードと第１のインバータの入力ノードとの間を導通させるとともに第２のインバータの入力ノードに第２の電位を与え、第１および第２の記憶ノードの各々に第１の電位が与えられている場合は第１および第２のインバータの入力ノードの各々に第２の電位を与える第１の切換回路と、ワード線が選択レベルにされたことに応じて、第１のビット線と第１の記憶ノードとの間を導通させるとともに第２のビット線と第２の記憶ノードとの間を導通させる第２の切換回路とが設けられる。したがって、この半導体メモリ装置は、第１および第２の記憶ノードにそれぞれ第１および第２の電位を記憶する状態、第１および第２の記憶ノードにそれぞれ第２および第１の電位を記憶する状態、第１および第２の記憶ノードの各々に第１の電位を記憶する状態の３通りの記憶保持状態を有する。よって、３通りのデータ信号を保持するためには２つのインバータを含む半導体メモリ装置（メモリセル）が２つ必要であった従来に比べ、トランジスタの数を減らすことが可能である。これにより、占有面積の縮小化を図ることができる。また、ビット線の数を減らすことも可能であるので、たとえばビット線の充放電の量を減らすことが期待でき、消費電力の低減化につながる。
【０１０８】
好ましくは、第１および第２の電位はそれぞれ電源電位および接地電位であり、第２の切換回路は、第１の記憶ノードと第２のインバータの入力ノードとの間に接続され、そのゲート電極が第２の記憶ノードに接続された第１のＰチャネルＭＯＳトランジスタと、第２の記憶ノードと第１のインバータの入力ノードとの間に接続され、そのゲート電極が第１の記憶ノードに接続された第２のＰチャネルＭＯＳトランジスタと、第１のインバータの入力ノードと接地電位のラインとの間に接続され、そのゲート電極が第１の記憶ノードに接続された第１のＮチャネルＭＯＳトランジスタと、第２のインバータの入力ノードと接地電位のラインとの間に接続され、そのゲート電極が第２の記憶ノードに接続された第２のＮチャネルＭＯＳトランジスタとを含む。この場合は、第１および第２の記憶ノードに（０，１），（１，０），（１，１）の３通りのデータ信号を記憶することができる。
【０１０９】
また好ましくは、第１および第２の電位はそれぞれ接地電位および電源電位であり、第１の切換回路は、第１の記憶ノードと第２のインバータの入力ノードとの間に接続され、そのゲート電極が第２の記憶ノードに接続された第１のＮチャネルＭＯＳトランジスタと、第２の記憶ノードと第２のインバータの入力ノードとの間に接続され、そのゲート電極が第１の記憶ノードに接続された第２のＮチャネルＭＯＳトランジスタと、第１のインバータの入力ノードと電源電位のラインとの間に接続され、そのゲート電極が第１の記憶ノードに接続された第１のＰチャネルＭＯＳトランジスタと、第２のインバータの入力ノードと電源電位のラインとの間に接続され、そのゲート電極が第２の記憶ノードに接続された第２のＰチャネルＭＯＳトランジスタとを含む。この場合は、第１および第２の記憶ノードに（０，１），（１，０），（０，０）の３通りのデータ信号を記憶することができる。
【０１１０】
また好ましくは、半導体メモリ装置に対応して読出ワード線と第１および第２の読出ビット線とが設けられ、半導体メモリ装置はさらに、読出ワード線が選択レベルにされたことに応じて活性化され、第１および第２の記憶ノードに保持されたデータ信号を読出して第１および第２の読出ビット線に与える読出回路を備える。この場合は、読出動作時に第１および第２の記憶ノードが第１および第２のビット線に直接接続されないので、第１および第２の記憶ノードに保持されたデータ信号が破壊されるのを防止することができる。
【０１１１】
また好ましくは、第１および第２の読出ビット線は予め電源電位に充電され、読出回路は、第１の読出ビット線と接地電位のラインとの間に直列接続され、それらのうちの一方のＮチャネルＭＯＳトランジスタのゲート電極が読出ワード線に接続され、他方のＮチャネルＭＯＳトランジスタのゲート電極が第１のインバータの入力ノードに接続された第１および第２のＮチャネルＭＯＳトランジスタと、第２の読出ビット線と接地電位のラインとの間に直列接続され、それらのうちの一方のＮチャネルＭＯＳトランジスタのゲート電極が読出ワード線に接続され、他方のＮチャネルＭＯＳトランジスタのゲート電極が第２のインバータの入力ノードに接続された第３および第４のＮチャネルＭＯＳトランジスタとを含む。この場合は、第１および第２の記憶ノードに（１，１）が保持されている場合に、第１〜第４のＮチャネルＭＯＳトランジスタに電流が流れないので消費電流が小さくて済む。
【０１１２】
また好ましくは、第１および第２の読出ビット線は予め電源電位に充電され、読出回路は、第１の読出ビット線と接地電位のラインとの間に直列接続され、それらのうちの一方のＮチャネルＭＯＳトランジスタのゲート電極が読出ワード線に接続され、他方のＮチャネルＭＯＳトランジスタのゲート電極が第１の記憶ノードに接続された第１および第２のＮチャネルＭＯＳトランジスタと、第２の読出ビット線と接地電位のラインとの間に直列接続され、それらのうちの一方のＮチャネルＭＯＳトランジスタのゲート電極が読出ワード線に接続され、他方のＮチャネルＭＯＳトランジスタのゲート電極が第２の記憶ノードに接続された第３および第４のＮチャネルＭＯＳトランジスタとを含む。この場合は、第１および第２の記憶ノードに（０，０）が保持されている場合に、第１〜第４のＮチャネルＭＯＳトランジスタに電流が流れないので消費電流は小さくて済む。
【０１１３】
また好ましくは、半導体メモリ装置に対応してマッチ線が設けられ、半導体メモリ装置は、さらに、第１および第２の記憶ノードに保持されたデータ信号と第１および第２のビット線に与えられたデータ信号とが一致しているか否かを判定し、判定結果に応じたレベルの信号をマッチ線に与える一致／不一致判定回路を備える。この場合、データ検索を行なうことができる。
【０１１４】
また好ましくは、一致／不一致判定回路は、第１および第２の記憶ノードの電位が同じである場合および／または第１および第２のビット線の電位が同じである場合は、第１および第２の記憶ノードに保持されたデータ信号と第１および第２のビット線に与えられたデータ信号とが一致していると判定する。この場合は、第１および第２の記憶ノードの電位を同じにすることなどにより、一致／不一致判定機能をマスクすることができる。
【０１１５】
また好ましくは、マッチ線は予め電源電位に充電され、一致／不一致判定回路は、マッチ線と接地電位のラインとの間に直列接続され、それらのうちの一方のＮチャネルＭＯＳトランジスタのゲート電極が第１のビット線に接続され、他方のＮチャネルＭＯＳトランジスタのゲート電極が第１の記憶ノードに接続された第１および第２のＮチャネルＭＯＳトランジスタと、マッチ線と接地電位のラインとの間に直列接続され、それらのうちの一方のＮチャネルＭＯＳトランジスタのゲート電極が第２のビット線に接続され、他方のＮチャネルＭＯＳトランジスタのゲート電極が第２の記憶ノードに接続された第３および第４のＮチャネルＭＯＳトランジとを含む。この場合は、一致／不一致判定回路を容易に構成することができる。
【０１１６】
また好ましくは、マッチ線は予め電源電位に充電され、一致／不一致判定回路は、マッチ線と接地電位のラインとの間に直列接続され、それらのうちの一方のＮチャネルＭＯＳトランジスタのゲート電極が第１のビット線に接続され、他方のＮチャネルＭＯＳトランジスタのゲート電極が第１のインバータの入力ノードに接続された第１および第２のＮチャネルＭＯＳトランジスタと、マッチ線と接地電位のラインとの間に直列接続され、それらのうちの一方のＮチャネルＭＯＳトランジスタのゲート電極が第２のビット線に接続され、他方のＮチャネルＭＯＳトランジスタのゲート電極が第２のインバータの入力ノードに接続された第３および第４のＮチャネルＭＯＳトランジとを含む。この場合も、一致／不一致判定回路を容易に構成することができる。
【０１１７】
また好ましくは、半導体メモリ装置に対応してデータ検出線が設けられ、半導体メモリ装置はさらに、第１および第２の記憶ノードがともに第１の電位を保持しているか否かを判定し、判定結果に応じたレベルの信号をデータ検出線に与えるデータ検出回路を備える。この場合は、第１および第２の記憶ノードはともに第１の電位を保持しているかどうかを判定することができる。
【０１１８】
また好ましくは、第１および第２の電位はそれぞれ電源電位および接地電位であり、データ検出回路は予め電源電位に充電される。データ検出回路は、それらの第１の電極がともにデータ検出線に接続され、それらの第２の電極が互いに接続され、それらのゲート電極がそれぞれ第１および第２のビット線に接続された第１および第２のＮチャネルＭＯＳトランジスタと、第１および第２のＮチャネルＭＯＳトランジスタの第２の電極と接地電位のラインとの間に直列接続され、それらのゲート電極がそれぞれ第１および第２の記憶ノードに接続された第３および第４のＮチャネルＭＯＳトランジスタとを含む。第１および第２のビット線のうちの一方のビット線は第１の電位を受け、他方のビット線は第２の電位を受ける。この場合は、第１および第２の記憶ノードは（１，１）を保持しているかどうかを判定することができる。
【０１１９】
また好ましくは、第１および第２の電位はそれぞれ接地電位および電源電位であり、データ検出線は予め電源電位に充電される。データ検出回路は、それらの第１の電極がともにデータ検出線に接続され、それらの第２の電極が互いに接続され、それらのゲート電極がそれぞれ第１および第２のビット線に接続された第１および第２のＮチャネルＭＯＳトランジスタと、第１および第２のＮチャネルＭＯＳトランジスタの第２の電極と接地電位のラインとの間に直列接続され、それらのゲート電極がそれぞれ第１および第２のインバータの入力ノードに接続された第３および第４のＮチャネルＭＯＳトランジスタとを含む。第１および第２のビット線のうちの一方のビット線は第１の電位を受け、他方のビット線は第２の電位を受ける。この場合は、第１および第２の記憶ノードが（０，０）を保持しているかどうかを判定することができる。
【０１２０】
また好ましくは、第１および第２のビット線に接続され、半導体メモリ装置の第１および第２の記憶ノードにデータ信号を書込む書込回路がさらに設けられる。書込回路は、書込許可信号が活性化レベルの場合は第１の入力信号の反転信号を第１のビット線に与え、書込許可信号が非活性化レベルの場合はその出力ノードをハイインピーダンス状態にする第１のトライステートインバータと、書込許可信号が活性化レベルの場合は第２の入力信号の反転信号を第２のビット線に与え、書込許可信号が非活性化レベルの場合はその出力ノードをハイインピーダンス状態にする第２のトライステートインバータとを含む。この場合は、第１および第２の記憶ノードに３通りのデータ信号を書込むことができる。
【０１２１】
また好ましくは、第１および第２のビット線に接続され、半導体メモリ装置の第１および第２の記憶ノードに保持されたデータ信号を読出す読出回路がさらに設けられる。読出回路は、第１のビット線の電位と第１および第２の電位間の参照電位とを比較し、比較結果に応じたレベルの信号を出力する第１の比較回路と、第２のビット線の電位と参照電位とを比較し、比較結果に応じたレベルの信号を出力する第２の比較回路とを含む。この場合は、第１および第２の記憶ノードから３通りのデータ信号を読出すことができる。
【０１２２】
好ましくは、半導体メモリ装置は、さらに、参照電位を生成する参照電位発生回路を備える。参照電位発生回路は、電源電位のラインと出力ノードとの間に接続され、読出動作時にパルス的に導通するスイッチング素子と、出力ノードと接地電位のラインとの間に接続されたダイオード素子とを含む。この場合は、参照電位を容易に生成することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるＳＲＡＭの全体構成を示す回路ブロック図である。
【図２】 図１に示したメモリセルの構成を示す回路図である。
【図３】 図１に示した書込回路の構成を示す回路図である。
【図４】 図１に示した読出回路の構成を示す回路図である。
【図５】 実施の形態１の変更例を示す回路図である。
【図６】 この発明の実施の形態２による２ポートＳＲＡＭのメモリセルの構成を示す回路図である。
【図７】 この発明の実施の形態３によるＣＡＭのメモリセルの構成を示す回路図である。
【図８】 図７に示したＣＡＭのデータ検索に関連する部分の構成を示すブロック図である。
【図９】 図７に示したメモリセルのデータ検索方法を説明するための図である。
【図１０】 この発明の実施の形態４によるＣＡＭのメモリセルの構成を示す回路図である。
【図１１】 図１０に示したメモリセルのデータ検索方法を説明するための図である。
【図１２】 実施の形態４の変更例を示す図である。
【図１３】 この発明の実施の形態５によるＣＡＭのメモリセルの構成を示す回路図である。
【図１４】 図１３に示したメモリセルのデータ検出方法を説明するための図である。
【図１５】 この発明の実施の形態６によるＳＲＡＭのメモリセルの構成を示す回路図である。
【図１６】 この発明の実施の形態７による２ポートＳＲＡＭのメモリセルの構成を示す回路図である。
【図１７】 この発明の実施の形態８によるＣＡＭのメモリセルの構成を示す回路図である。
【図１８】 図１７に示したメモリセルのデータ検索方法を説明するための図である。
【図１９】 この発明の実施の形態９によるＣＡＭのメモリセルの構成を示す回路図である。
【図２０】 図１９に示したメモリセルのデータ検索方法を説明するための図である。
【図２１】 実施の形態９の変更例を示す図である。
【図２２】 この発明の実施の形態１０によるＣＡＭのメモリセルの構成を示す回路図である。
【図２３】 図２２に示したメモリセルのデータ検出方法を説明するための図である。
【図２４】 従来のＳＲＡＭのメモリセルの構成を示す回路図である。
【図２５】 従来のＣＡＭのメモリセルの構成を示す回路図である。
【符号の説明】
１，５０，６０，６７，７０，８０，８５〜８８，９０，１００ メモリセル、２，６５ プリチャージ回路、３ イコライザ、４ 列選択ゲート、５ 行デコーダ、６ 制御回路、７ 列デコーダ、８ 書込回路、９ 読出回路、ＷＬ ワード線、ＢＬ，／ＢＬ ビット線、ＩＯ，／ＩＯ データ入出力線、ＣＳＬ 列選択線、１１〜１４，３１，３２，４３，４４，６５ａ，８１，８２，９１，９２ ＰチャネルＭＯＳトランジスタ、１５〜２０，３３〜３５，４２，５１〜５３，６１〜６４，７１〜７４，８３，８４，９３〜９６，１０１〜１０３ ＮチャネルＭＯＳトランジスタ、２１，２２ トライステートインバータ、２３，２４ 差動増幅器、４１ 参照電位発生回路、ＷＷＬ 書込ワード線、ＲＷＬ 読出ワード線、ＷＢＬ，／ＷＢＬ 書込ビット線、ＲＢＬ，／ＲＢＬ 読出ビット線、ＭＬ マッチ線、ＸＬ ｘ検出線、６６ 電位検出回路、６６ａ インバータ。
Claims (16)
- ワード線と第１および第２のビット線の交差部に配置された半導体メモリ装置であって、
それらの出力ノードがそれぞれ第１および第２の記憶ノードに接続された第１および第２のインバータ、
前記第１および第２の記憶ノードにそれぞれ第１および第２の電位が与えられている場合は前記第１の記憶ノードと前記第２のインバータの入力ノードとの間を導通させるとともに前記第１のインバータの入力ノードに前記第２の電位を与え、前記第１および第２の記憶ノードにそれぞれ前記第２および第１の電位が与えられている場合は前記第２の記憶ノードと前記第１のインバータの入力ノードとの間を導通させるとともに前記第２のインバータの入力ノードに前記第２の電位を与え、前記第１および第２の記憶ノードの各々に前記第１の電位が与えられている場合は前記第１および第２のインバータの入力ノードの各々に前記第２の電位を与える第１の切換回路、および
前記ワード線が選択レベルにされたことに応じて、前記第１のビット線と前記第１の記憶ノードとの間を導通させるとともに前記第２のビット線と前記第２の記憶ノードとの間を導通させる第２の切換回路を備える、半導体メモリ装置。 - 前記第１および第２の電位は、それぞれ電源電位および接地電位であり、
前記第１の切換回路は、
前記第１の記憶ノードと前記第２のインバータの入力ノードとの間に接続され、そのゲート電極が前記第２の記憶ノードに接続された第１のＰチャネルＭＯＳトランジスタ、
前記第２の記憶ノードと前記第１のインバータの入力ノードとの間に接続され、そのゲート電極が前記第１の記憶ノードに接続された第２のＰチャネルＭＯＳトランジスタ、
前記第１のインバータの入力ノードと前記接地電位のラインとの間に接続され、そのゲート電極が前記第１の記憶ノードに接続された第１のＮチャネルＭＯＳトランジスタ、および
前記第２のインバータの入力ノードと前記接地電位のラインとの間に接続され、そのゲート電極が前記第２の記憶ノードに接続された第２のＮチャネルＭＯＳトランジスタを含む、請求項１に記載の半導体メモリ装置。 - 前記第１および第２の電位は、それぞれ接地電位および電源電位であり、
前記第１の切換回路は、
前記第１の記憶ノードと前記第２のインバータの入力ノードとの間に接続され、そのゲート電極が前記第２の記憶ノードに接続された第１のＮチャネルＭＯＳトランジスタ、
前記第２の記憶ノードと前記第１のインバータの入力ノードとの間に接続され、そのゲート電極が前記第１の記憶ノードに接続された第２のＮチャネルＭＯＳトランジスタ、
前記第１のインバータの入力ノードと前記電源電位のラインとの間に接続され、そのゲート電極が前記第１の記憶ノードに接続された第１のＰチャネルＭＯＳトランジスタ、および
前記第２のインバータの入力ノードと前記電源電位のラインとの間に接続され、そのゲート電極が前記第２の記憶ノードに接続された第２のＰチャネルＭＯＳトランジスタを含む、請求項１に記載の半導体メモリ装置。 - 前記半導体メモリ装置に対応して読出ワード線と第１および第２の読出ビット線とが設けられ、
前記半導体メモリ装置は、さらに、前記読出ワード線が選択レベルにされたことに応じて活性化され、前記第１および第２の記憶ノードに保持されたデータ信号を読出して前記第１および第２の読出ビット線に与える読出回路を備える、請求項１に記載の半導体メモリ装置。 - 前記第１および第２の読出ビット線は予め電源電位に充電され、
前記読出回路は、
前記第１の読出ビット線と接地電位のラインとの間に直列接続され、それらのうちの一方のＮチャネルＭＯＳトランジスタのゲート電極が前記読出ワード線に接続され、他方のＮチャネルＭＯＳトランジスタのゲート電極が前記第１のインバータの入力ノードに接続された第１および第２のＮチャネルＭＯＳトランジスタ、および
前記第２の読出ビット線と前記接地電位のラインとの間に直列接続され、それらのうちの一方のＮチャネルＭＯＳトランジスタのゲート電極が前記読出ワード線に接続され、他方のＮチャネルＭＯＳトランジスタのゲート電極が前記第２のインバータの入力ノードに接続された第３および第４のＮチャネルＭＯＳトランジスタを含む、請求項４に記載の半導体メモリ装置。 - 前記第１および第２の読出ビット線は予め電源電位に充電され、
前記読出回路は、
前記第１の読出ビット線と接地電位のラインとの間に直列接続され、それらのうちの一方のＮチャネルＭＯＳトランジスタのゲート電極が前記読出ワード線に接続され、他方のＮチャネルＭＯＳトランジスタのゲート電極が前記第１の記憶ノードに接続された第１および第２のＮチャネルＭＯＳトランジスタ、および
前記第２の読出ビット線と前記接地電位のラインとの間に直列接続され、それらのうちの一方のＮチャネルＭＯＳトランジスタのゲート電極が前記読出ワード線に接続され、他方のＮチャネルＭＯＳトランジスタのゲート電極が前記第２の記憶ノードに接続された第３および第４のＮチャネルＭＯＳトランジスタを含む、請求項４に記載の半導体メモリ装置。 - 前記半導体メモリ装置に対応してマッチ線が設けられ、
前記半導体メモリ装置は、さらに、前記第１および第２の記憶ノードに保持されたデータ信号と前記第１および第２のビット線に与えられたデータ信号とが一致しているか否かを判定し、判定結果に応じたレベルの信号を前記マッチ線に与える一致／不一致判定回路を備える、請求項１に記載の半導体メモリ装置。 - 前記一致／不一致判定回路は、前記第１および第２の記憶ノードの電位が同じである場合および／または前記第１および第２のビット線の電位が同じである場合は、前記第１および第２の記憶ノードに保持されたデータ信号と前記第１および第２のビット線に与えられたデータ信号とが一致していると判定する、請求項７に記載の半導体メモリ装置。
- 前記マッチ線は予め電源電位に充電され、
前記一致／不一致判定回路は、
前記マッチ線と接地電位のラインとの間に直列接続され、それらのうちの一方のＮチャネルＭＯＳトランジスタのゲート電極が前記第１のビット線に接続され、他方のＮチャネルＭＯＳトランジスタのゲート電極が前記第１の記憶ノードに接続された第１および第２のＮチャネルＭＯＳトランジスタ、および
前記マッチ線と前記接地電位のラインとの間に直列接続され、それらのうちの一方のＮチャネルＭＯＳトランジスタのゲート電極が前記第２のビット線に接続され、他方のＮチャネルＭＯＳトランジスタのゲート電極が前記第２の記憶ノードに接続された第３および第４のＮチャネルＭＯＳトランジを含む、請求項７または請求項８に記載の半導体メモリ装置。 - 前記マッチ線は予め電源電位に充電され、
前記一致／不一致判定回路は、
前記マッチ線と接地電位のラインとの間に直列接続され、それらのうちの一方のＮチャネルＭＯＳトランジスタのゲート電極が前記第１のビット線に接続され、他方のＮチャネルＭＯＳトランジスタのゲート電極が前記第１のインバータの入力ノードに接続された第１および第２のＮチャネルＭＯＳトランジスタ、および
前記マッチ線と前記接地電位のラインとの間に直列接続され、それらのうちの一方のＮチャネルＭＯＳトランジスタのゲート電極が前記第２のビット線に接続され、他方のＮチャネルＭＯＳトランジスタのゲート電極が前記第２のインバータの入力ノードに接続された第３および第４のＮチャネルＭＯＳトランジを含む、請求項７または請求項８に記載の半導体メモリ装置。 - 前記半導体メモリ装置に対応してデータ検出線が設けられ、
前記半導体メモリ装置は、さらに、前記第１および第２の記憶ノードがともに前記第１の電位を保持しているか否かを判定し、判定結果に応じたレベルの信号を前記データ検出線に与えるデータ検出回路を備える、請求項１に記載の半導体メモリ装置。 - 前記第１および第２の電位は、それぞれ電源電位および接地電位であり、
前記データ検出線は予め電源電位に充電され、
前記データ検出回路は、
それらの第１の電極がともに前記データ検出線に接続され、それらの第２の電極が互いに接続され、それらのゲート電極がそれぞれ前記第１および第２のビット線に接続された第１および第２のＮチャネルＭＯＳトランジスタ、および
前記第１および第２のＮチャネルＭＯＳトランジスタの第２の電極と前記接地電位のラインとの間に直列接続され、それらのゲート電極がそれぞれ前記第１および第２の記憶ノードに接続された第３および第４のＮチャネルＭＯＳトランジスタを含む、請求項１１に記載の半導体メモリ装置。 - 前記第１および第２の電位は、それぞれ接地電位および電源電位であり、
前記データ検出線は予め電源電位に充電され、
前記データ検出回路は、
それらの第１の電極がともに前記データ検出線に接続され、それらの第２の電極が互いに接続され、それらのゲート電極がそれぞれ前記第１および第２のビット線に接続された第１および第２のＮチャネルＭＯＳトランジスタ、および
前記第１および第２のＮチャネルＭＯＳトランジスタの第２の電極と前記接地電位のラインとの間に直列接続され、それらのゲート電極がそれぞれ前記第１および第２のインバータの入力ノードに接続された第３および第４のＮチャネルＭＯＳトランジスタを含む、請求項１１に記載の半導体メモリ装置。 - さらに、前記第１および第２のビット線に接続され、前記半導体メモリ装置の前記第１および第２の記憶ノードにデータ信号を書込む書込回路を備え、
前記書込回路は、
書込許可信号が活性化レベルの場合は第１の入力信号の反転信号を前記第１のビット線に与え、前記書込許可信号が非活性化レベルの場合はその出力ノードをハイインピーダンス状態にする第１のトライステートインバータ、および
前記書込許可信号が活性化レベルの場合は第２の入力信号の反転信号を前記第２のビット線に与え、前記書込許可信号が非活性化レベルの場合はその出力ノードをハイインピーダンス状態にする第２のトライステートインバータを含む、請求項１に記載の半導体メモリ装置。 - さらに、前記第１および第２のビット線に接続され、前記半導体メモリ装置の前記第１および第２の記憶ノードに保持されたデータ信号を読出す読出回路を備え、
前記読出回路は、
前記第１のビット線の電位と前記第１および第２の電位間の参照電位とを比較し、比較結果に応じたレベルの信号を出力する第１の比較回路、および
前記第２のビット線の電位と前記参照電位とを比較し、比較結果に応じたレベルの信号を出力する第２の比較回路を含む、請求項１に記載の半導体メモリ装置。 - さらに、前記参照電位を生成する参照電位発生回路を備え、
前記参照電位発生回路は、
電源電圧のラインと出力ノードとの間に接続され、読出動作時にパルス的に導通するスイッチング素子、および
前記出力ノードと接地電位のラインとの間に接続されたダイオード素子を含む、請求項１５に記載の半導体メモリ装置。
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