KR20000003989A - 재쓰기회로를 갖는 스태틱램 디바이스 - Google Patents

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Abstract

본 발명은 리드/라이트 동작시 셀 안정성을 향상시키기 위해 재쓰기회로를 가지는 스태틱램(SRAM) 디바이스에 관한 것으로, 본 발명에 의한 스태틱램 디바이스는, 데이터를 저장하는 메모리셀과, 상기 메모리셀을 선택하는 워드라인과, 상기 메모리셀에 연결되어 데이터를 차아지셰어링하는 비트라인쌍과, 상기 비트라인쌍에 전압을 프리차지 및 등화하는 등화수단과, 상기 비트라인쌍 사이에 형성되고 칼럼디코딩신호와 블록어드레스의 입력에 응답하여 선택블록내에서 비선택 칼럼에 대하여 재쓰기를 수행하는 재쓰기회로를 구비하여, 저전원전압 및 저온 조건하에서 셀 안정성을 확보할 수 있다.

Description

재쓰기회로를 갖는 스태틱램 디바이스
본 발명은 반도체메모리장치에 관한 것으로, 특히 리드/라이트(read/write) 동작시 셀(cell) 안정성을 향상시키기 위해 재쓰기(re-write)회로를 가지는 스태틱램(SRAM: Static Random Access Memory) 디바이스에 관한 것이다.
반도체 메모리 디바이스의 집적도가 크게 증가되고 있다. 현재 반도체 메모리 디바이스는 크게 리드/라이트(read/write) 메모리와 리드전용메모리(ROM)로 구분할 수 있다. 특히 리드/라이트 메모리는 다이나믹램(Dynamic RAM)과 스태틱램으로 나뉘어진다. 다이나믹램은 1개의 트랜지스터(transistor)와 1개의 캐패시터(capacitor)로 1개의 기본 셀(cell)이 구성되어 집적도에서 가장 앞서고 있는 소자이다. 그러나 전력소비가 많아 특히 고속동작과 저전력(low power)을 요하는 분야에서는 스태틱램을 사용하게 된다. 잘 알려진 바와 같이, 스태틱램은 6개의 트랜지스터로 또는 4개의 트랜지스터와 2개의 저항으로 기본 셀 구조가 이루어지는데, 이 기본 셀 구조가 래치(latch)형태로 구성되어 전력소비 측면에서 상당히 우수한 반도체 메모리 디바이스임은 주지의 사실이다.
도1에 종래에 잘 알려진 스태틱램 디바이스의 칼럼(column)계 회로로서, 메모리셀 및 입출력구조를 나타낸 회로도가 도시되어 있다. 도1은 다수의 칼럼을 나타내고 있으며, 각 칼럼마다(도1의 좌측 구성을 예로 들면) 비트라인쌍(BL1, BL1B)과, 비트라인쌍(BL1, BL1B) 사이에 형성된 메모리셀(4A)과, 비트라인쌍(BL1, BL1B)을 프리차지(precharge) 및 등화(equalize)시키는 등화부(2A)와, 리드동작 및 프리차지시에 전류를 흘려주기 위한 풀업(pull-up)부(6A)와, 칼럼디코딩신호 YD1의 입력에 따라 비트라인쌍(BL1, BL1B)을 데이터라인쌍(DB, DBB)과 연결시키는 칼럼디코딩게이트부(8A)가 대응적으로 구비되어 있다.
이와 같은 구성에서 메모리셀의 데이터는 특정 워드라인의 활성화에 대응하여 비트라인과 차아지셰어링을 통해 리드/라이트 동작을 수행하게 되고, 비트라인의 데이터는 칼럼디코딩게이트를 통해 데이터라인과 차아지셰어링하게 된다.
그러나 이와 같은 구성에서는 다음과 같은 문제점이 있어 왔다. 즉, 셀의 로드(load) 소자를 TFT(Thin Film Transistor)로 구성한 셀을 채용한 스태틱램소자의 경우 저전원전압(low voltage: 2.0V 이하), 저온(low temperature: -40도) 동작시 셀데이터가 약해지는 문제점이 발생되었다. 일반적으로 대용량의 메모리소자의 경우 셀들이 여러개의 서브-블록(sub block)으로 구성되어 있고, 워드라인의 로딩(loading)을 줄이기 위해 워드라인을 블록별로 분할(split)하여 구성하게 된다. 한 블록내에서 한 개의 워드라인은 64 내지 128개의 셀을 공유하게 되어 있다. 즉, 한 개의 워드라인이 선택되어지면 64 내지 128개의 셀의 액세스(access)트랜지스터가 온(on)되는데, 128개의 셀이 한 개의 워드라인을 공유한 경우, 예컨대 X8제품에서 선택된 8개의 셀 외에 120개의 셀 데이터는 액세스할 수 없다. 하지만 워드라인이 인에이블(enable)되고, 선택된 셀의 데이터가 리드/라이트(read/write)될 때 선택되지 않은 나머지 셀들도 리드 동작처럼 동작하게 되며, 이때 비트라인쌍(bit line pair)이 Vcc레벨로 프리차지(precharge)되어 있으므로 셀 노드의 전압레벨이 흔들리고 이에 따라 셀 안정성(cell stability)이 취약하게 되어 리드/라이트 동작시 결함(fail)을 유발하게 된다. 그리고 이러한 현상은 특히 저전원전압 및 저온에서의 동작시 그 발생 가능성이 커지는 문제를 초래하였다.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 저전원전압 및 저온하에서 셀 안정성이 큰 스태틱램 디바이스를 제공함에 그 목적이 있다.
본 발명의 다른 목적은, 서브 블록으로 셀 어레이가 구성된 구조에서도 리드/라이트동작시 셀노드의 전압레벨이 흔들리는 것을 최대한 줄인 스태틱램 디바이스를 제공함에 있다.
도1은 종래기술에 의한 반도체 메모리장치의 메모리셀 및 입출력 구조를 도시한 회로도.
도2a 및 도2b는 도1의 셀노드의 전압특성을 나타낸 파형도.
도3은 본 발명에 의한 재쓰기회로를 가지는 반도체 메모리장치의 구조를 도시한 회로도.
도4는 도3의 재쓰기회로의 실시 회로도.
도5는 도3의 동작타이밍도.
도6a 및 도6b는 도3의 셀노드의 전압특성을 나타낸 파형도.
도7은 도1 및 도3에서의 리드/라이트 동작시 셀 노드전압을 수치적으로 나타낸 도면.
상기 목적을 달성하기 위한 본 발명에 의한 스태틱램 디바이스는, 데이터를 저장하는 메모리셀과, 상기 메모리셀을 선택하는 워드라인과, 상기 메모리셀에 연결되어 데이터를 차아지셰어링하는 비트라인쌍과, 상기 비트라인쌍에 전압을 프리차지 및 등화하는 등화수단과, 상기 비트라인쌍 사이에 형성되고 칼럼디코딩신호와 블록어드레스의 입력에 응답하여 선택블록내에서 비선택 칼럼에 대하여 재쓰기를 수행하는 재쓰기회로를 구비함을 특징으로 한다.
상기 재쓰기회로는, 칼럼디코딩신호 YD1에 응답하여 비트라인쌍에 드레인과 게이트가 대응적으로 접속되어 한쌍의 비트라인중 상대적으로 전압레벨이 낮은 비트라인을 풀다운시키는 재쓰기수단과, 블록어드레스와 칩선택신호를 각각 입력하고 이 입력이 선택블록내에서 비선택 칼럼을 지정하는 조건에서 상기 재쓰기수단을 구동제어하여 선택셀들이 재쓰기 수단에 의해 전류소모가 발생되는 것을 억제하는 전류제어수단을 포함하여 구성됨을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 도면에서 종래기술과 동일한 구성요소에 대하여는 동일한 도면 부호를 인용하였다.
도3은 본 발명에 의한 재쓰기회로를 구비하는 스태틱램 디바이스의 셀구조 구성을 나타낸 회로도이다. 그 구성은, 각 칼럼마다(도3의 좌측 구성을 예로 들면) 비트라인쌍(BL1, BL1B)과, 비트라인쌍(BL1, BL1B) 사이에 형성된 메모리셀(4A)과, 비트라인쌍(BL1, BL1B)을 프리차지(precharge) 및 등화(equalize)시키는 등화부(2A)와, 리드동작 및 프리차지시에 비트라인쌍(BL1, BL1B)에 전류를 흘려주기 위한 풀업부(6A)와, 칼럼디코딩신호 YD1의 입력에 따라 비트라인쌍(BL1, BL1B)을 데이터라인쌍(DB, DBB)과 연결시키는 칼럼디코딩게이트부(8A)와, 상기 비트라인쌍(BL1, BL1B) 사이에 형성되고 칼럼디코딩신호 /YD1과 블록어드레스 BLK-SEL과 칩선택신호 CS의 입력에 응답하여 선택블록내에서 비선택 칼럼에 대하여 재쓰기(re-write)를 수행하는 재쓰기회로(10A)가 대응적으로 구비되어 있다.
도4는 본 발명에 의한 재쓰기회로의 구성을 상세히 나타내고 있다. 그 구성은, 칼럼디코딩신호 YD1에 응답하여 비트라인쌍에 드레인과 게이트가 대응적으로 접속되어 한쌍의 비트라인중 상대적으로 전압레벨이 낮은 비트라인을 풀다운시키는 재쓰기부(10Aa)와, 블록어드레스 BLK-SEL과 칩선택신호 CS를 각각 입력하고 이 입력이 선택블록내에서 비선택 칼럼을 지정하는 조건에서 상기 재쓰기부(10Aa)를 구동제어하는 전류제어부(10Ab)로 논리적으로 구분되어 구성된다.
상기 재쓰기부(10Aa)는, 비트라인 BITB에 게이트접속되고 비트라인 BIT에 드레인이 접속된 엔모스트랜지스터(N1)과, 비트라인 BIT에 게이트접속되고 비트라인 BITB에 드레인이 접속되고 소오스가 상기 엔모스트랜지스터(N1)와 공통접속된 엔모스트랜지스터(N2)와, 칼럼디코딩신호 /YDi를 게이트 입력으로 받고 드레인은 상기 재쓰기부(10Aa)의 공통소소스단에 연결되고 소소스는 전류제어부(10Ab)에 공통접속된 엔모스트랜지스터(N3)로 실시 구성된다.
상기 전류제어부(10Ab)는, 칩선택신호 CS와 반전된 블록어드레스 BLK-SEL를 입력하는 노아게이트(N5)와, 상기 노아게이트(N5)의 출력신호를 게이트입력하고 상기 엔모스트랜지스터(N3)와 접지단과의 사이에 채널이 형성된 엔모스트랜지스터(N4)로 실시 구성된다.
다시 도3으로 돌아가면, 본 발명에서 제안된 회로는 재쓰기부 및 존류제어부으로 구성된 재쓰기회로(10A)이며, 이 제안된 회로를 제외한 나머지 부분은 종래구성과 동일하게 실시 구성하였다.
그러면 도3 및 도4를 참조하여 그 작용을 설명하겠다.
도3에서 등화부(2A)는 리드/라이트동작시 디세이블되어 있고, 그 외에는 프리차지 및 등화를 하여 비트라인쌍이 Vcc레벨을 유지할 수 있도록 해 준다. MP4, MP5는 풀업트랜지스터로 라이트동작시를 제외하고는 인에이블상태를 유지한다. 그 외에 칼럼디코딩게이트는 칼럼어드레스에 의해 제어된다.
재쓰기부(10Aa)를 구성하고 있는 2개의 엔모스트랜지스터 N1,N2는 비트라인쌍의 전압차를 증폭하여 다시 재쓰기시키는 기능을 한다. 또한, 칼럼디코딩신호 /YDi를 게이트입력으로 받는 엔모스트랜지스터 N3은 칼럼디코딩에 의해 선택된 셀에는 재쓰기를 하지 않도록 재쓰기부(10Aa)을 제어하는 기능을 한다. 즉, 엔모스트랜지스터 N3은 근본적으로 칼럼어드레스에 의해 제어되어지는데, 선택된 셀에는 로우, 선택되지 않은 셀에 대해서는 하이가 입력되어 선택되지 않은 셀에 대해서만 재쓰기회로가 동작하도록 설계되었으며, 이러한 신호는 셀 리드/라이트 동작시 칼럼어드레스에 의해 생성되는 신호이기 때문에 본 발명에 의한 재쓰기회로를 동작시키기 위해 별도의 제어신호를 생성할 필요가 없다. 칼럼어드레스에 의해 선택된 셀들을 제외한 나머지 셀들은 마치 리드동작을 하는 것처럼 보여지게 되는데 재쓰기부분은 이때 비트라인쌍의 미세한 전압차이를 감지하여 큰 신호차로 증폭하여 셀노드의 전압레벨이 원래 상태를 유지할 수 있도록 해 준다. 즉, 도3에서 칼럼어드레스에 의해 셀1(4A)이 선택되어 리드/라이트 동작이 이루어질 때 셀2(4B)의 BIT2/BIT2B에 노드 C,D의 데이터가 실리게 된다. 이때 셀2(4B)가 하이 데이터를 저장하고 있었다면 차지셰어링(charge-sharing)이 일어난 후 비트라인 BIT2는 BIT2B에 비해 미소하게 높은 전압을 유지하게 된다. 그러므로 재쓰기회로(10B)의 엔모스트랜지스터 N2가 먼저 온되어 비트라인 BIT2B를 로우레벨로 만들고 이로 인해 비트라인 BIT2는 하이레벨을 유지하여 셀2(4B)에는 원래의 데이터가 그대로 재쓰기(re-write)되게 된다. 그래서 이후에 칼럼어드레스가 바뀌어 셀2(4B)가 선택되더라도 셀2(4B)의 노드 C,D는 원래의 전압레벨을 유지하므로 셀의 안정성(stability)을 높이게 된다.
한편 도4를 참조시, 전류제어부(10Ab)는 1개의 엔모스(N3,N4)와 노아게이트(N5) 및 인버터(N6)로 간단하게 구성되어 있으며, 제어신호로는 칩선택신호 CS와 블록어드레스 BLK-SEL이 사용된다. 엔모스트랜지스터 N4 및 노아게이트(N5) 및 인버터(N6)로 구성된 회로는 칩선택시에만 재쓰기부(10Aa)가 온되도록 설계하여 스탠바이(stand-by) 상태시의 전류소모를 줄이는 역할을 한다. 여기서 블록선택신호는 여러개의 서브블록중 선택된 블록만 재쓰기 동작을 하도록 설계한 것이다. 이들에 대한 동작타이밍도는 도5에 나타나 있다.
한편 본 발명의 발명자들은 본 발명에 대한 효과를 살피기 위해 종래기술에 대비되는 본 발명의 시뮬레이션(simulation)을 시행하였는데, 그 결과는 도2a와 도2b, 도6a와 도6b, 및 도7에 나타나 있다. 시뮬레이션방법은 도1의 회로와 본 발명에 의한 도3의 회로를 각각 나누어 시뮬레이션하여 그 결과를 비교하였다.
먼저 셀1에 로우, 셀2에 하이를 저장한 상태에서 칼럼디코딩신호 YD1로 셀1을 선택하여 하이데이터를 라이트한 후, 곧바로 셀1에 대해 리드동작을 실시하고, 그 후에 칼럼디코딩신호 YD2를 변화시켜 셀2에 대해 리드동작을 실행한 후 다시 셀1의 데이터를 리드하는 동작이 되도록 제어신호를 설계하였다.(도6 참조) 이때 셀의 리드/라이트 동작시 이웃하는 셀의 노드전압을 측정하여 셀 안정성에 대한 결과를 비교하였고, 여러번의 동작 후 원래 셀의 데이터를 리드하였을 때의 노드 전압레벨을 역시 비교하였다. 이에 대한 결과는 도7과 같다.
한편 도2는 기존의 셀에 대한 시뮬레이션 결과이다. 도2에서 보듯이 리드동작이 진행됨에 따라 선택된 셀과 이웃하는 셀의 노드 전압차가 점점 줄어드는 것을 볼 수 있다.(도7 참조) 이는 셀 안정성이 약해지는 것을 나타내며, 노이즈에 의해 데이터가 파괴될 수 있음을 나타낸다. 다음으로 도6은 본 발명에 의한 재쓰기회로를 적용한 방식(scheme)을 사용하여 기존의 셀에 대한 시뮬레이션과 동일한 방법으로 실행하여 그 결과를 나타낸 것으로서 기존의 회로에 비해 선택되지 않은 셀에 대해 본래의 데이터를 재쓰기해줌으로서 안정된 셀 노드전압레벨을 유지하고 있음을 알 수 있다. 또한 셀에 라이트한 데이터에 다른 셀의 데이터를 리드한 후, 다시 셀1에 대해 리드동작시 기존의 회로가 40.4mV 차의 셀 노드전압차를 보인 반면, 본 발명에서는 94.7mV 전압차를 보임으로서 기존의 회로에 대해 셀 안정성이 크게 향상된 것을 확인할 수 있다. 그래서 본 발명에서는 저전원전압, 저온 조건에서도 셀 안정성을 크게 개선시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명은 2V 이하의 저전원전압 동작, 특히 저온 조건하에서 셀 안정성을 크게 향상시켰으며, 이에 따라 별도의 워드라인 부트스트랩회로가 필요치 않게 되는 효과가 얻어진다. 또한 칼럼어드레스의 디코딩된 신호를 본 발명의 제어신호로 사용함으로써 별도의 타이밍 제어없이 블록이 선택되어질 때 자동적으로 재쓰기가 수행되도록 하는 효과가 있다.

Claims (4)

  1. 스태틱램 디바이스에 있어서,
    데이터를 저장하는 메모리셀;
    상기 메모리셀을 선택하는 워드라인;
    상기 메모리셀에 연결되어 데이터를 차아지셰어링하는 비트라인쌍;
    상기 비트라인쌍에 전압을 프리차지 및 등화하는 등화수단;
    상기 비트라인쌍 사이에 형성되고 칼럼디코딩신호와 블록어드레스의 입력에 응답하여 선택블록내에서 비선택 칼럼에 대하여 재쓰기를 수행하는 재쓰기회로
    를 포함하여 이루어진 스태틱램 디바이스.
  2. 제1항에 있어서,
    상기 재쓰기회로는,
    칼럼디코딩신호에 응답하여 비트라인쌍에 드레인과 게이트가 대응적으로 접속되어 한쌍의 비트라인중 상대적으로 전압레벨이 낮은 비트라인을 풀다운시키는 재쓰기수단과,
    블록어드레스와 칩선택신호를 각각 입력하고 이 입력이 선택블록내에서 비선택 칼럼을 지정하는 조건에서 상기 재쓰기수단을 구동제어하는 제어수단을 포함하여 이루어진 스태틱램 디바이스.
  3. 제2항에 있어서,
    상기 재쓰기수단은,
    상보비트라인에 게이트접속되고 비트라인에 드레인이 접속된 제1엔모스트랜지스터;
    상기 비트라인에 게이트접속되고 상기 상보비트라인에 드레인이 접속되고 소오스가 상기 제1엔모스트랜지스터와 공통접속된 제2엔모스트랜지스터; 및
    상기 제1엔모스트랜지스터 및 제2엔모스트랜지스터의 공통소오스단에 드레인이 연결되고 칼럼디콘딩신호를 게이트입력하는 제3엔모스트랜지스터
    를 포함하여 이루어진 스태틱램 디바이스.
  4. 제3항에 있어서,
    상기 제어수단은,
    칩선택신호와 반전된 블록어드레스를 입력하는 노아게이트; 및
    상기 노아게이트의 출력신호를 게이트입력하고 상기 제3엔모스트랜지스터와 접지단과의 사이에 채널이 형성된 제4엔모스트랜지스터를 포함하여 이루어진 스태틱램 디바이스.
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