JP2001167581A - 半導体メモリ - Google Patents
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 半導体メモリにおいては、すべてのビット線
対についてプリチャージおよびディスチャージが実施さ
れるので、メモリ容量が増加すると過大電流が流れるか
ら、電源電圧の不安定化等の問題が生じるという課題が
あった。 【解決手段】 半導体メモリにおいて、メモリセルＭ１
１の両側のトランジスタ１ａ，１ｂのゲート電極部を接
続するようにメモリセル毎に設けられる副ワード線ＳＷ
Ｌ１と、ワード線ＷＬ１と副ワード線ＳＷＬ１とを接続
するようにメモリセル毎に設けられるトランジスタ２１
と、特定のビット線対（ＢＬ１，ＢＬ１’）に係るすべ
ての接続用トランジスタ２１，２３，…のゲート電極に
接続されるデータ出力用ビット選択信号線ＢＳ１とを備
える。
対についてプリチャージおよびディスチャージが実施さ
れるので、メモリ容量が増加すると過大電流が流れるか
ら、電源電圧の不安定化等の問題が生じるという課題が
あった。 【解決手段】 半導体メモリにおいて、メモリセルＭ１
１の両側のトランジスタ１ａ，１ｂのゲート電極部を接
続するようにメモリセル毎に設けられる副ワード線ＳＷ
Ｌ１と、ワード線ＷＬ１と副ワード線ＳＷＬ１とを接続
するようにメモリセル毎に設けられるトランジスタ２１
と、特定のビット線対（ＢＬ１，ＢＬ１’）に係るすべ
ての接続用トランジスタ２１，２３，…のゲート電極に
接続されるデータ出力用ビット選択信号線ＢＳ１とを備
える。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置に係
り、特に連続するメモリ領域へのアクセスを実現するた
めにビット線をプリチャージするとともにデータ出力時
にディスチャージが生じる方式の半導体メモリに関する
ものである。
り、特に連続するメモリ領域へのアクセスを実現するた
めにビット線をプリチャージするとともにデータ出力時
にディスチャージが生じる方式の半導体メモリに関する
ものである。
【０００２】
【従来の技術】図５は、従来の半導体メモリ（ＳＲＡ
Ｍ）の構成を示す回路図である。ＢＬ１，ＢＬ２，…は
ビット線、ＢＬ１’，ＢＬ２’，…は読み出し時または
書き込み時にビット線ＢＬ１，ＢＬ２，…の電位レベル
に対して反転した電位レベルを出力するビット線、ＷＬ
１，ＷＬ２，…はワード線である。実際の半導体メモリ
では、多数のビット線対（ＢＬｎ，ＢＬｎ’）および多
数のワード線ＷＬｍが存在するが、説明を簡単にするた
めに、図にはその一部分のみが示されている。Ｍ１１は
ビット線対（ＢＬ１，ＢＬ１’）とワード線ＷＬ１とで
アクセスされるメモリセル、またＭ１２，Ｍ２１，Ｍ２
２も同様にアクセスされるメモリセルであり、これらの
メモリセルもビット線対およびワード線とともに多数存
在し、全体としてマトリクス状に配置される。これらの
メモリセルは、２つのインバータを対向するように並列
接続することでラッチ回路を構成している。１ａ，２
ａ，３ａ，４ａはそれぞれメモリセルの一端部とビット
線ＢＬｎとを接続するｎチャネルトランジスタ（第１の
トランジスタ）、１ｂ，２ｂ，３ｂ，４ｂはそれぞれメ
モリセルの他端部とビット線ＢＬｎ’とを接続するｎチ
ャネルトランジスタ（第２のトランジスタ）であり、こ
れらｎチャネルトランジスタのゲート電極はワード線Ｗ
Ｌｍに接続される。５ａ，５ｂは読み出し前にビット線
ＢＬ１とビット線ＢＬ１’、ビット線ＢＬ２とビット線
ＢＬ２’をそれぞれ同電位にプリチャージするためのプ
リチャージ回路、６はプリチャージを実施するか否かを
特定するプリチャージ制御信号を伝達するプリチャージ
制御信号線、７はＣＰＵ等から伝達されるアドレス信号
を受けてアクセス対象のアドレスを保持するアドレスラ
ッチ、８はアドレスラッチ７に保持されたアドレスを基
にアクセス対象のメモリセルに接続されるワード線ＷＬ
ｍを活性化させるロウデコーダ、９はアドレスラッチ７
に保持されたアドレスを基にアクセス対象のメモリセル
に接続されるビット線対（ＢＬｎ，ＢＬｎ’）を選択す
るカラムセレクタ、１０はカラムセレクタ９により選択
されたビット線対（ＢＬｎ，ＢＬｎ’）に接続されたア
クセス対象のメモリセルＭに保持された電位レベルがＨ
レベルであるかＬレベルであるかを感知して判別するセ
ンスアンプ、１１はセンスアンプ１０から出力されるデ
ータ値を出力制御する出力制御回路、１２は出力制御回
路１１からアクセス対象のメモリセルＭの保持されたデ
ータ値に対応する電位レベルが出力されるデータバスで
ある。
Ｍ）の構成を示す回路図である。ＢＬ１，ＢＬ２，…は
ビット線、ＢＬ１’，ＢＬ２’，…は読み出し時または
書き込み時にビット線ＢＬ１，ＢＬ２，…の電位レベル
に対して反転した電位レベルを出力するビット線、ＷＬ
１，ＷＬ２，…はワード線である。実際の半導体メモリ
では、多数のビット線対（ＢＬｎ，ＢＬｎ’）および多
数のワード線ＷＬｍが存在するが、説明を簡単にするた
めに、図にはその一部分のみが示されている。Ｍ１１は
ビット線対（ＢＬ１，ＢＬ１’）とワード線ＷＬ１とで
アクセスされるメモリセル、またＭ１２，Ｍ２１，Ｍ２
２も同様にアクセスされるメモリセルであり、これらの
メモリセルもビット線対およびワード線とともに多数存
在し、全体としてマトリクス状に配置される。これらの
メモリセルは、２つのインバータを対向するように並列
接続することでラッチ回路を構成している。１ａ，２
ａ，３ａ，４ａはそれぞれメモリセルの一端部とビット
線ＢＬｎとを接続するｎチャネルトランジスタ（第１の
トランジスタ）、１ｂ，２ｂ，３ｂ，４ｂはそれぞれメ
モリセルの他端部とビット線ＢＬｎ’とを接続するｎチ
ャネルトランジスタ（第２のトランジスタ）であり、こ
れらｎチャネルトランジスタのゲート電極はワード線Ｗ
Ｌｍに接続される。５ａ，５ｂは読み出し前にビット線
ＢＬ１とビット線ＢＬ１’、ビット線ＢＬ２とビット線
ＢＬ２’をそれぞれ同電位にプリチャージするためのプ
リチャージ回路、６はプリチャージを実施するか否かを
特定するプリチャージ制御信号を伝達するプリチャージ
制御信号線、７はＣＰＵ等から伝達されるアドレス信号
を受けてアクセス対象のアドレスを保持するアドレスラ
ッチ、８はアドレスラッチ７に保持されたアドレスを基
にアクセス対象のメモリセルに接続されるワード線ＷＬ
ｍを活性化させるロウデコーダ、９はアドレスラッチ７
に保持されたアドレスを基にアクセス対象のメモリセル
に接続されるビット線対（ＢＬｎ，ＢＬｎ’）を選択す
るカラムセレクタ、１０はカラムセレクタ９により選択
されたビット線対（ＢＬｎ，ＢＬｎ’）に接続されたア
クセス対象のメモリセルＭに保持された電位レベルがＨ
レベルであるかＬレベルであるかを感知して判別するセ
ンスアンプ、１１はセンスアンプ１０から出力されるデ
ータ値を出力制御する出力制御回路、１２は出力制御回
路１１からアクセス対象のメモリセルＭの保持されたデ
ータ値に対応する電位レベルが出力されるデータバスで
ある。
【０００３】図６は、メモリセルにおけるデータ保持の
一例を示す図である。図に示されるように、メモリセル
Ｍ１１においてｎチャネルトランジスタ１ａを介してビ
ット線ＢＬ１に接続される端部の電位レベルがＨレベル
であり、ｎチャネルトランジスタ１ｂを介してビット線
ＢＬ１’に接続される端部の電位レベルがＬレベルであ
る場合に、当該メモリセルに保持されるデータが“Ｈ”
であるとする。逆に、メモリセルＭ１１においてｎチャ
ネルトランジスタ１ａを介してビット線ＢＬ１に接続さ
れる端部の電位レベルがＬレベルであり、ｎチャネルト
ランジスタ１ｂを介してビット線ＢＬ１’に接続される
端部の電位レベルがＨレベルである場合に、当該メモリ
セルに保持されるデータが“Ｌ”であるとする。
一例を示す図である。図に示されるように、メモリセル
Ｍ１１においてｎチャネルトランジスタ１ａを介してビ
ット線ＢＬ１に接続される端部の電位レベルがＨレベル
であり、ｎチャネルトランジスタ１ｂを介してビット線
ＢＬ１’に接続される端部の電位レベルがＬレベルであ
る場合に、当該メモリセルに保持されるデータが“Ｈ”
であるとする。逆に、メモリセルＭ１１においてｎチャ
ネルトランジスタ１ａを介してビット線ＢＬ１に接続さ
れる端部の電位レベルがＬレベルであり、ｎチャネルト
ランジスタ１ｂを介してビット線ＢＬ１’に接続される
端部の電位レベルがＨレベルである場合に、当該メモリ
セルに保持されるデータが“Ｌ”であるとする。
【０００４】次に動作について説明する。図７は、従来
の半導体メモリにおいて、メモリセルにアクセスする際
の各信号線の電位レベルを示す図である。ここでは、メ
モリセルＭ１１、メモリセルＭ２１、メモリセルＭ１２
に記憶されているデータをこの順番に読み出す場合を例
にとって説明する。メモリセルＭ１１、メモリセルＭ２
１、メモリセルＭ１２には、それぞれ“Ｈ”、“Ｌ”、
“Ｈ”のデータが記憶されているものとする。図７に示
されるように、サイクル１でメモリセルＭ１１に保持さ
れたデータを読み出し、サイクル２でメモリセルＭ２１
に保持されたデータを読み出し、サイクル３でメモリセ
ルＭ１２に保持されたデータを読み出す。データの読み
出しを実行する前には、プリチャージ制御信号の波形に
示されるように、サイクルの前半部分においてすべての
ビット線対（ＢＬｎ，ＢＬｎ’）に対してプリチャージ
回路５ａ，５ｂ，…を用いて所定の電位にまで電位レベ
ルを上げるプリチャージを実施する。プリチャージが終
了した後に、サイクルの後半部分においてロウデコーダ
８がアドレスラッチ７にラッチされたアドレスデータを
デコードしてアクセス対象のメモリセルに接続されたワ
ード線ＷＬｍを活性化する。これにより、ワード線ＷＬ
ｍに接続されたｎチャネルトランジスタがオンするの
で、アクセス対象のメモリセルが対応するビット線対
（ＢＬｎ，ＢＬｎ’）に接続される。この際、電位レベ
ルがＨレベルであるメモリセルの端部に接続されたビッ
ト線は、メモリセルの電位レベルとプリチャージされた
ビット線の電位レベルとが同電位であるから、プリチャ
ージされた電荷に変化は生じない。一方、電位レベルが
Ｌレベルであるメモリセルの端部に接続されたビット線
は、プリチャージされていた電荷がメモリセルへ引き抜
かれるために、ディスチャージが生じて、その電位レベ
ルはＬレベルとなる。このように、個々のビット線は接
続されたメモリセルに記憶されたデータと同じ電位レベ
ルを有するようになる。そして、カラムセレクタ９が、
アクセス対象のメモリセルに接続されるビット線対（Ｂ
Ｌｎ，ＢＬｎ’）を選択して、当該ビット線対をセンス
アンプ１０に接続する。センスアンプ１０は、選択され
たビット線対（ＢＬｎ，ＢＬｎ’）間の電位差を感知し
て、アクセス対象のメモリセルに記憶されていたデータ
に対応する電位レベルを出力制御回路１１を介してデー
タバス１２上に出力する。
の半導体メモリにおいて、メモリセルにアクセスする際
の各信号線の電位レベルを示す図である。ここでは、メ
モリセルＭ１１、メモリセルＭ２１、メモリセルＭ１２
に記憶されているデータをこの順番に読み出す場合を例
にとって説明する。メモリセルＭ１１、メモリセルＭ２
１、メモリセルＭ１２には、それぞれ“Ｈ”、“Ｌ”、
“Ｈ”のデータが記憶されているものとする。図７に示
されるように、サイクル１でメモリセルＭ１１に保持さ
れたデータを読み出し、サイクル２でメモリセルＭ２１
に保持されたデータを読み出し、サイクル３でメモリセ
ルＭ１２に保持されたデータを読み出す。データの読み
出しを実行する前には、プリチャージ制御信号の波形に
示されるように、サイクルの前半部分においてすべての
ビット線対（ＢＬｎ，ＢＬｎ’）に対してプリチャージ
回路５ａ，５ｂ，…を用いて所定の電位にまで電位レベ
ルを上げるプリチャージを実施する。プリチャージが終
了した後に、サイクルの後半部分においてロウデコーダ
８がアドレスラッチ７にラッチされたアドレスデータを
デコードしてアクセス対象のメモリセルに接続されたワ
ード線ＷＬｍを活性化する。これにより、ワード線ＷＬ
ｍに接続されたｎチャネルトランジスタがオンするの
で、アクセス対象のメモリセルが対応するビット線対
（ＢＬｎ，ＢＬｎ’）に接続される。この際、電位レベ
ルがＨレベルであるメモリセルの端部に接続されたビッ
ト線は、メモリセルの電位レベルとプリチャージされた
ビット線の電位レベルとが同電位であるから、プリチャ
ージされた電荷に変化は生じない。一方、電位レベルが
Ｌレベルであるメモリセルの端部に接続されたビット線
は、プリチャージされていた電荷がメモリセルへ引き抜
かれるために、ディスチャージが生じて、その電位レベ
ルはＬレベルとなる。このように、個々のビット線は接
続されたメモリセルに記憶されたデータと同じ電位レベ
ルを有するようになる。そして、カラムセレクタ９が、
アクセス対象のメモリセルに接続されるビット線対（Ｂ
Ｌｎ，ＢＬｎ’）を選択して、当該ビット線対をセンス
アンプ１０に接続する。センスアンプ１０は、選択され
たビット線対（ＢＬｎ，ＢＬｎ’）間の電位差を感知し
て、アクセス対象のメモリセルに記憶されていたデータ
に対応する電位レベルを出力制御回路１１を介してデー
タバス１２上に出力する。
【０００５】例えば、サイクル１では、メモリセルＭ１
１にアクセスするために、ワード線ＷＬ１が活性化され
る。そして、メモリセルＭ１１に保持されるデータが
“Ｈ”であるから、ビット線ＢＬ１にＨレベルが出力さ
れ、ビット線ＢＬ１’にＬレベルが出力される。同様
に、サイクル２では、ワード線ＷＬ２が活性化されて、
ビット線ＢＬ１にＬレベルが出力されるとともにビット
線ＢＬ１’にＨレベルが出力される。また、サイクル３
では、ワード線ＷＬ１が活性化されて、ビット線ＢＬ２
にＨレベルが出力されるとともにビット線ＢＬ２’にＬ
レベルが出力される。
１にアクセスするために、ワード線ＷＬ１が活性化され
る。そして、メモリセルＭ１１に保持されるデータが
“Ｈ”であるから、ビット線ＢＬ１にＨレベルが出力さ
れ、ビット線ＢＬ１’にＬレベルが出力される。同様
に、サイクル２では、ワード線ＷＬ２が活性化されて、
ビット線ＢＬ１にＬレベルが出力されるとともにビット
線ＢＬ１’にＨレベルが出力される。また、サイクル３
では、ワード線ＷＬ１が活性化されて、ビット線ＢＬ２
にＨレベルが出力されるとともにビット線ＢＬ２’にＬ
レベルが出力される。
【０００６】
【発明が解決しようとする課題】従来の半導体メモリは
以上のように構成されているので、すべてのビット線対
（ＢＬｎ，ＢＬｎ’）に対してプリチャージが実施され
るとともに、ワード線ＷＬｍが活性化された後にすべて
のビット線対（ＢＬｎ，ＢＬｎ’）について、一方がデ
ィスチャージされ、他方がプリチャージされた状態を維
持する。したがって、現在半導体メモリのメモリ容量は
増加傾向にあり、すべてのビット線対（ＢＬｎ，ＢＬ
ｎ’）についてプリチャージおよびディスチャージが実
施されると過大電流が流れるから、消費電流の増大、発
熱量の増大、電源電圧の不安定化、ノイズの発生等の問
題が生じるという課題があった。
以上のように構成されているので、すべてのビット線対
（ＢＬｎ，ＢＬｎ’）に対してプリチャージが実施され
るとともに、ワード線ＷＬｍが活性化された後にすべて
のビット線対（ＢＬｎ，ＢＬｎ’）について、一方がデ
ィスチャージされ、他方がプリチャージされた状態を維
持する。したがって、現在半導体メモリのメモリ容量は
増加傾向にあり、すべてのビット線対（ＢＬｎ，ＢＬ
ｎ’）についてプリチャージおよびディスチャージが実
施されると過大電流が流れるから、消費電流の増大、発
熱量の増大、電源電圧の不安定化、ノイズの発生等の問
題が生じるという課題があった。
【０００７】この発明は上記のような課題を解決するた
めになされたもので、消費電流を低く抑えるとともに安
定した電源電圧を供給できる半導体メモリを得ることを
目的とする。
めになされたもので、消費電流を低く抑えるとともに安
定した電源電圧を供給できる半導体メモリを得ることを
目的とする。
【０００８】
【課題を解決するための手段】この発明に係る半導体メ
モリは、横方向に延びる複数のワード線と、縦方向に延
びて、隣接して対を構成する２線が相反する電位レベル
を有する複数のビット線と、隣接するワード線とビット
線対により区画されるスペースにそれぞれが配置され
て、全体としてマトリクス状に配置される複数のメモリ
セルと、メモリセル毎に設けられて、ビット線対のうち
の一方のビット線とメモリセルにおいて電位レベルが保
持される一端部とを接続する第１のトランジスタと、メ
モリセル毎に設けられて、ビット線対のうちの他方のビ
ット線とメモリセルにおいて電位レベルが保持される他
端部とを接続する第２のトランジスタと、メモリセル毎
に設けられて、第１のトランジスタのゲート電極部と第
２のトランジスタのゲート電極部とを接続する副ワード
線と、メモリセル毎に設けられて、ワード線と副ワード
線とを接続する第３のトランジスタと、ビット線対毎に
設けられて、当該ビット線対に接続されたメモリセルに
係るすべての第３のトランジスタのゲート電極に接続さ
れるデータ出力用ビット選択信号線とを備えるようにし
たものである。
モリは、横方向に延びる複数のワード線と、縦方向に延
びて、隣接して対を構成する２線が相反する電位レベル
を有する複数のビット線と、隣接するワード線とビット
線対により区画されるスペースにそれぞれが配置され
て、全体としてマトリクス状に配置される複数のメモリ
セルと、メモリセル毎に設けられて、ビット線対のうち
の一方のビット線とメモリセルにおいて電位レベルが保
持される一端部とを接続する第１のトランジスタと、メ
モリセル毎に設けられて、ビット線対のうちの他方のビ
ット線とメモリセルにおいて電位レベルが保持される他
端部とを接続する第２のトランジスタと、メモリセル毎
に設けられて、第１のトランジスタのゲート電極部と第
２のトランジスタのゲート電極部とを接続する副ワード
線と、メモリセル毎に設けられて、ワード線と副ワード
線とを接続する第３のトランジスタと、ビット線対毎に
設けられて、当該ビット線対に接続されたメモリセルに
係るすべての第３のトランジスタのゲート電極に接続さ
れるデータ出力用ビット選択信号線とを備えるようにし
たものである。
【０００９】この発明に係る半導体メモリは、横方向に
延びる複数のワード線と、縦方向に延びて、隣接して対
を構成する２線が相反する電位レベルを有する複数のビ
ット線と、隣接するワード線とビット線対により区画さ
れるスペースにそれぞれが配置されて、全体としてマト
リクス状に配置される複数のメモリセルと、ワード線と
同じ方向に延びるプリチャージ制御信号線と、ビット線
対毎に設けられ、当該ビット線対の両方のビット線に接
続されてこれら両方のビット線に対してプリチャージを
実施するプリチャージ回路と、ビット線対毎に設けら
れ、当該ビット線対に対するプリチャージを指示するビ
ット選択信号を伝達するプリチャージ用ビット選択信号
線と、ビット線対毎に設けられ、プリチャージ制御信号
線と当該ビット線対に係るプリチャージ用ビット選択信
号線とを入力側に接続し、出力線が当該ビット線対に係
るプリチャージ制御回路の制御部に接続されるＡＮＤゲ
ートとを備えるようにしたものである。
延びる複数のワード線と、縦方向に延びて、隣接して対
を構成する２線が相反する電位レベルを有する複数のビ
ット線と、隣接するワード線とビット線対により区画さ
れるスペースにそれぞれが配置されて、全体としてマト
リクス状に配置される複数のメモリセルと、ワード線と
同じ方向に延びるプリチャージ制御信号線と、ビット線
対毎に設けられ、当該ビット線対の両方のビット線に接
続されてこれら両方のビット線に対してプリチャージを
実施するプリチャージ回路と、ビット線対毎に設けら
れ、当該ビット線対に対するプリチャージを指示するビ
ット選択信号を伝達するプリチャージ用ビット選択信号
線と、ビット線対毎に設けられ、プリチャージ制御信号
線と当該ビット線対に係るプリチャージ用ビット選択信
号線とを入力側に接続し、出力線が当該ビット線対に係
るプリチャージ制御回路の制御部に接続されるＡＮＤゲ
ートとを備えるようにしたものである。
【００１０】この発明に係る半導体メモリは、複数のワ
ード線と、複数のビット線と、複数のメモリセルと、メ
モリセル毎に設けられる第１のトランジスタと、メモリ
セル毎に設けられる第２のトランジスタと、メモリセル
毎に設けられて第１のトランジスタのゲート電極部と第
２のトランジスタのゲート電極部とを接続する副ワード
線と、メモリセル毎に設けられてワード線と副ワード線
とを接続する第３のトランジスタと、ビット線対毎に設
けられて当該ビット線対に接続されたメモリセルに係る
すべての第３のトランジスタのゲート電極に接続される
データ出力用ビット選択信号線と、プリチャージ制御信
号線と、ビット線対毎に設けられるプリチャージ回路
と、ビット線対毎に設けられて当該ビット線対に対する
プリチャージを指示するビット選択信号を伝達するプリ
チャージ用ビット選択信号線と、ビット線対毎に設けら
れてプリチャージ制御信号線と当該ビット線対に係るプ
リチャージ用ビット選択信号線とを入力側に接続し、出
力線が当該ビット線対に係るプリチャージ制御回路の制
御部に接続されるＡＮＤゲートとを備えるようにしたも
のである。
ード線と、複数のビット線と、複数のメモリセルと、メ
モリセル毎に設けられる第１のトランジスタと、メモリ
セル毎に設けられる第２のトランジスタと、メモリセル
毎に設けられて第１のトランジスタのゲート電極部と第
２のトランジスタのゲート電極部とを接続する副ワード
線と、メモリセル毎に設けられてワード線と副ワード線
とを接続する第３のトランジスタと、ビット線対毎に設
けられて当該ビット線対に接続されたメモリセルに係る
すべての第３のトランジスタのゲート電極に接続される
データ出力用ビット選択信号線と、プリチャージ制御信
号線と、ビット線対毎に設けられるプリチャージ回路
と、ビット線対毎に設けられて当該ビット線対に対する
プリチャージを指示するビット選択信号を伝達するプリ
チャージ用ビット選択信号線と、ビット線対毎に設けら
れてプリチャージ制御信号線と当該ビット線対に係るプ
リチャージ用ビット選択信号線とを入力側に接続し、出
力線が当該ビット線対に係るプリチャージ制御回路の制
御部に接続されるＡＮＤゲートとを備えるようにしたも
のである。
【００１１】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１による
半導体メモリの構成を示す回路図である。図１に示され
た半導体メモリは基本的には図５に示された従来の半導
体メモリと同様の構成を有しており、図１において図５
と同一符号は同一または相当部分を示すのでその説明を
省略する。
説明する。 実施の形態１．図１は、この発明の実施の形態１による
半導体メモリの構成を示す回路図である。図１に示され
た半導体メモリは基本的には図５に示された従来の半導
体メモリと同様の構成を有しており、図１において図５
と同一符号は同一または相当部分を示すのでその説明を
省略する。
【００１２】図において、ＳＷＬ１，ＳＷＬ２，ＳＷＬ
３，ＳＷＬ４は各メモリセルの両側に配置されたｎチャ
ネルトランジスタ（第１のトランジスタ、第２のトラン
ジスタ）であるトランジスタ１ａとトランジスタ１ｂ、
トランジスタ２ａとトランジスタ２ｂ、トランジスタ３
ａとトランジスタ３ｂ、トランジスタ４ａとトランジス
タ４ｂをそれぞれ接続するようにメモリ毎に設けられた
副ワード線である。また、２１，２２，２３，２４はワ
ード線ＷＬ１と副ワード線ＳＷＬ１、ワード線ＷＬ１と
副ワード線ＳＷＬ２、ワード線ＷＬ２と副ワード線ＳＷ
Ｌ３、ワード線ＷＬ２と副ワード線ＳＷＬ４をそれぞれ
接続するｎチャネルトランジスタ（第３のトランジス
タ）である。さらに、ＢＳ１，ＢＳ２はそれぞれビット
線対（ＢＬ１，ＢＬ１’），ビット線対（ＢＬ２，ＢＬ
２’）によりそれぞれアクセスされるメモリセルにおい
てワード線と副ワード線とを接続するすべてのｎチャネ
ルトランジスタ２１，２３，…、ｎチャネルトランジス
タ２２，２４，…のゲート電極に接続されてビット選択
信号を伝達するデータ出力用ビット選択信号線である。
なお、副ワード線、ワード線と副ワード線とを接続する
接続用ｎチャネルトランジスタ、およびビット線対毎に
設けられるデータ出力用ビット選択信号線を備える構造
は図に示されるメモリセルに限定されるものではなく、
この発明の実施の形態１による半導体メモリを構成する
すべてのメモリセルが共通に備える構造として与えられ
るものである。
３，ＳＷＬ４は各メモリセルの両側に配置されたｎチャ
ネルトランジスタ（第１のトランジスタ、第２のトラン
ジスタ）であるトランジスタ１ａとトランジスタ１ｂ、
トランジスタ２ａとトランジスタ２ｂ、トランジスタ３
ａとトランジスタ３ｂ、トランジスタ４ａとトランジス
タ４ｂをそれぞれ接続するようにメモリ毎に設けられた
副ワード線である。また、２１，２２，２３，２４はワ
ード線ＷＬ１と副ワード線ＳＷＬ１、ワード線ＷＬ１と
副ワード線ＳＷＬ２、ワード線ＷＬ２と副ワード線ＳＷ
Ｌ３、ワード線ＷＬ２と副ワード線ＳＷＬ４をそれぞれ
接続するｎチャネルトランジスタ（第３のトランジス
タ）である。さらに、ＢＳ１，ＢＳ２はそれぞれビット
線対（ＢＬ１，ＢＬ１’），ビット線対（ＢＬ２，ＢＬ
２’）によりそれぞれアクセスされるメモリセルにおい
てワード線と副ワード線とを接続するすべてのｎチャネ
ルトランジスタ２１，２３，…、ｎチャネルトランジス
タ２２，２４，…のゲート電極に接続されてビット選択
信号を伝達するデータ出力用ビット選択信号線である。
なお、副ワード線、ワード線と副ワード線とを接続する
接続用ｎチャネルトランジスタ、およびビット線対毎に
設けられるデータ出力用ビット選択信号線を備える構造
は図に示されるメモリセルに限定されるものではなく、
この発明の実施の形態１による半導体メモリを構成する
すべてのメモリセルが共通に備える構造として与えられ
るものである。
【００１３】次に動作について説明する。従来の半導体
メモリにおける動作説明と同様に、メモリセルＭ１１、
メモリセルＭ２１、メモリセルＭ１２に記憶されている
データをこの順番に読み出す場合を例にとって説明す
る。図２は、この発明の実施の形態１による半導体メモ
リにおけるメモリセルにアクセスする際の各信号線の電
位レベルを示す図である。メモリセルＭ１１、メモリセ
ルＭ２１、メモリセルＭ１２には、それぞれ“Ｈ”、
“Ｌ”、“Ｈ”のデータが記憶されているものとする。
この実施の形態１による半導体メモリにおいても、サイ
クル１でメモリセルＭ１１に保持されたデータを読み出
し、サイクル２でメモリセルＭ２１に保持されたデータ
を読み出し、サイクル３でメモリセルＭ１２に保持され
たデータを読み出す。データの読み出しを実行する前に
は、個々の読み出しサイクルの前半部分においてすべて
のビット線対（ＢＬｎ，ＢＬｎ’）に対してプリチャー
ジ回路５ａ，５ｂ，…を用いて所定の電位にまでビット
線の電位レベルを上げるプリチャージを実施する。プリ
チャージが終了した後に、サイクルの後半部分において
ロウデコーダ８がアドレスラッチ７にラッチされたアド
レスデータをデコードしてアクセス対象のメモリセルに
接続されたワード線ＷＬｍを活性化する。また、アクセ
ス対象のメモリセルに接続されたビット線対（ＢＬ１，
ＢＬ１’）に係るデータ出力用ビット選択信号線ＢＳｎ
を活性化する。これにより、アクセス対象のメモリセル
のみが対応するビット線対に接続される。この際、アク
セス対象のメモリセルについて電位レベルがＨレベルで
ある端部に接続されたビット線は、当該メモリセル端部
の電位レベルとプリチャージされたビット線の電位レベ
ルとが同電位であるので、プリチャージされた電荷に変
化は生じない。一方、アクセス対象のメモリセルについ
て電位レベルがＬレベルである端部に接続されたビット
線は、プリチャージされていた電荷がメモリセルへ引き
抜かれるために、ディスチャージが生じて、その電位レ
ベルはＬレベルとなる。このように、アクセス対象のメ
モリセルに接続されたビット線対のみについてディスチ
ャージが実施され、当該ビット線対の個々のビット線は
接続されたメモリセル端部に保持された電位レベルと同
じ電位レベルを有するようになる。そして、カラムセレ
クタ９が、アクセス対象のメモリセルが接続されたビッ
ト線対（ＢＬｎ，ＢＬｎ’）を選択して、当該ビット線
対をセンスアンプ１０に接続する。センスアンプ１０
は、選択されたビット線対（ＢＬｎ，ＢＬｎ’）間の電
位差を感知して、アクセス対象のメモリセルに記憶され
ていたデータに対応する電位レベルを出力制御回路１１
を介してデータバス１２上に出力する。
メモリにおける動作説明と同様に、メモリセルＭ１１、
メモリセルＭ２１、メモリセルＭ１２に記憶されている
データをこの順番に読み出す場合を例にとって説明す
る。図２は、この発明の実施の形態１による半導体メモ
リにおけるメモリセルにアクセスする際の各信号線の電
位レベルを示す図である。メモリセルＭ１１、メモリセ
ルＭ２１、メモリセルＭ１２には、それぞれ“Ｈ”、
“Ｌ”、“Ｈ”のデータが記憶されているものとする。
この実施の形態１による半導体メモリにおいても、サイ
クル１でメモリセルＭ１１に保持されたデータを読み出
し、サイクル２でメモリセルＭ２１に保持されたデータ
を読み出し、サイクル３でメモリセルＭ１２に保持され
たデータを読み出す。データの読み出しを実行する前に
は、個々の読み出しサイクルの前半部分においてすべて
のビット線対（ＢＬｎ，ＢＬｎ’）に対してプリチャー
ジ回路５ａ，５ｂ，…を用いて所定の電位にまでビット
線の電位レベルを上げるプリチャージを実施する。プリ
チャージが終了した後に、サイクルの後半部分において
ロウデコーダ８がアドレスラッチ７にラッチされたアド
レスデータをデコードしてアクセス対象のメモリセルに
接続されたワード線ＷＬｍを活性化する。また、アクセ
ス対象のメモリセルに接続されたビット線対（ＢＬ１，
ＢＬ１’）に係るデータ出力用ビット選択信号線ＢＳｎ
を活性化する。これにより、アクセス対象のメモリセル
のみが対応するビット線対に接続される。この際、アク
セス対象のメモリセルについて電位レベルがＨレベルで
ある端部に接続されたビット線は、当該メモリセル端部
の電位レベルとプリチャージされたビット線の電位レベ
ルとが同電位であるので、プリチャージされた電荷に変
化は生じない。一方、アクセス対象のメモリセルについ
て電位レベルがＬレベルである端部に接続されたビット
線は、プリチャージされていた電荷がメモリセルへ引き
抜かれるために、ディスチャージが生じて、その電位レ
ベルはＬレベルとなる。このように、アクセス対象のメ
モリセルに接続されたビット線対のみについてディスチ
ャージが実施され、当該ビット線対の個々のビット線は
接続されたメモリセル端部に保持された電位レベルと同
じ電位レベルを有するようになる。そして、カラムセレ
クタ９が、アクセス対象のメモリセルが接続されたビッ
ト線対（ＢＬｎ，ＢＬｎ’）を選択して、当該ビット線
対をセンスアンプ１０に接続する。センスアンプ１０
は、選択されたビット線対（ＢＬｎ，ＢＬｎ’）間の電
位差を感知して、アクセス対象のメモリセルに記憶され
ていたデータに対応する電位レベルを出力制御回路１１
を介してデータバス１２上に出力する。
【００１４】例えば、サイクル１では、メモリセルＭ１
１にアクセスするために、ワード線ＷＬ１およびデータ
出力用ビット選択信号線ＢＳ１が活性化される。そし
て、メモリセルＭ１１に保持されるデータが“Ｈ”であ
るから、ビット線ＢＬ１にＨレベルが出力され、ビット
線ＢＬ１’にＬレベルが出力される。同様に、サイクル
２では、メモリセルＭ２１にアクセスするために、ワー
ド線ＷＬ２およびデータ出力用ビット選択信号線ＢＳ１
が活性化される。そして、メモリセルＭ２１に保持され
ているデータが“Ｌ”であるから、ビット線ＢＬ１にＬ
レベルが出力され、ビット線ＢＬ１’にＨレベルが出力
される。また、サイクル３では、メモリセルＭ１２にア
クセスするために、ワード線ＷＬ１およびデータ出力用
ビット選択信号線ＢＳ２が活性化される。そして、メモ
リセルＭ１２に保持されているデータが“Ｈ”であるか
ら、ビット線ＢＬ２にＨレベルが出力され、ビット線Ｂ
Ｌ２’にＬレベルが出力される。
１にアクセスするために、ワード線ＷＬ１およびデータ
出力用ビット選択信号線ＢＳ１が活性化される。そし
て、メモリセルＭ１１に保持されるデータが“Ｈ”であ
るから、ビット線ＢＬ１にＨレベルが出力され、ビット
線ＢＬ１’にＬレベルが出力される。同様に、サイクル
２では、メモリセルＭ２１にアクセスするために、ワー
ド線ＷＬ２およびデータ出力用ビット選択信号線ＢＳ１
が活性化される。そして、メモリセルＭ２１に保持され
ているデータが“Ｌ”であるから、ビット線ＢＬ１にＬ
レベルが出力され、ビット線ＢＬ１’にＨレベルが出力
される。また、サイクル３では、メモリセルＭ１２にア
クセスするために、ワード線ＷＬ１およびデータ出力用
ビット選択信号線ＢＳ２が活性化される。そして、メモ
リセルＭ１２に保持されているデータが“Ｈ”であるか
ら、ビット線ＢＬ２にＨレベルが出力され、ビット線Ｂ
Ｌ２’にＬレベルが出力される。
【００１５】以上のように、この実施の形態１によれ
ば、例えばメモリセルＭ１１を例にとれば、メモリセル
Ｍ１１の両側のｎチャネルトランジスタ１ａ，１ｂのゲ
ート電極部を接続するようにメモリセル毎に設けられる
副ワード線ＳＷＬ１と、ワード線ＷＬ１と副ワード線Ｓ
ＷＬ１とを接続するようにメモリセル毎に設けられるｎ
チャネルトランジスタ２１と、ビット線対（ＢＬ１，Ｂ
Ｌ１’）に接続されたメモリセルＭ１１，Ｍ２１，…に
係るすべてのワード線接続用ｎチャネルトランジスタ２
１，２３，…のゲート電極に接続されるようにビット線
対毎に設けられるビット選択信号線ＢＳ１とを備えるよ
うに構成したので、メモリセルＭ１１に記憶されたデー
タを読み出す際にワード線ＷＬ１およびデータ出力用ビ
ット選択信号線ＢＳ１を同時に活性化することで、アク
セス対象のメモリセルＭ１１のみがビット線対（ＢＬ
１，ＢＬ１’）に接続され、同じワード線ＷＬ１に接続
された他のビット線対に係るメモリセルは当該ビット線
対に接続されないので、アクセス対象のメモリセルに接
続されるビット線対についてのみディスチャージが生じ
るから、ディスチャージによる消費電流を低く抑えるこ
とができるという効果を奏する。
ば、例えばメモリセルＭ１１を例にとれば、メモリセル
Ｍ１１の両側のｎチャネルトランジスタ１ａ，１ｂのゲ
ート電極部を接続するようにメモリセル毎に設けられる
副ワード線ＳＷＬ１と、ワード線ＷＬ１と副ワード線Ｓ
ＷＬ１とを接続するようにメモリセル毎に設けられるｎ
チャネルトランジスタ２１と、ビット線対（ＢＬ１，Ｂ
Ｌ１’）に接続されたメモリセルＭ１１，Ｍ２１，…に
係るすべてのワード線接続用ｎチャネルトランジスタ２
１，２３，…のゲート電極に接続されるようにビット線
対毎に設けられるビット選択信号線ＢＳ１とを備えるよ
うに構成したので、メモリセルＭ１１に記憶されたデー
タを読み出す際にワード線ＷＬ１およびデータ出力用ビ
ット選択信号線ＢＳ１を同時に活性化することで、アク
セス対象のメモリセルＭ１１のみがビット線対（ＢＬ
１，ＢＬ１’）に接続され、同じワード線ＷＬ１に接続
された他のビット線対に係るメモリセルは当該ビット線
対に接続されないので、アクセス対象のメモリセルに接
続されるビット線対についてのみディスチャージが生じ
るから、ディスチャージによる消費電流を低く抑えるこ
とができるという効果を奏する。
【００１６】実施の形態２．図３は、この発明の実施の
形態２による半導体メモリの構成を示す回路図である。
図３に示された半導体メモリは基本的には図５に示され
た従来の半導体メモリと同様の構成を有しており、図３
において図５と同一符号は同一または相当部分を示すの
でその説明を省略する。
形態２による半導体メモリの構成を示す回路図である。
図３に示された半導体メモリは基本的には図５に示され
た従来の半導体メモリと同様の構成を有しており、図３
において図５と同一符号は同一または相当部分を示すの
でその説明を省略する。
【００１７】図において、ＢＳＬ１，ＢＳＬ２はそれぞ
れビット線対（ＢＬ１，ＢＬ１’），ビット線対（ＢＬ
２，ＢＬ２’）に対してプリチャージを実施する際にビ
ット選択信号を伝達するプリチャージ用ビット選択信号
線、３１，３２はそれぞれプリチャージ制御信号線６と
プリチャージ用ビット選択信号線ＢＳＬ１，ＢＳＬ２と
を入力側に接続し、出力線がそれぞれビット線対（ＢＬ
１，ＢＬ１’）のプリチャージ回路５ａ、ビット線対
（ＢＬ２，ＢＬ２’）のプリチャージ回路５ｂの制御部
に接続されるＡＮＤゲートである。すなわち、プリチャ
ージ制御信号線６とプリチャージ用ビット選択信号線Ｂ
ＳＬｎとがともにＨレベルのときにのみ対応するビット
線対（ＢＬｎ，ＢＬｎ’）に対してプリチャージが実施
される。なお、各ビット線対をプリチャージするプリチ
ャージ回路に対してプリチャージ制御信号とプリチャー
ジ用ビット選択信号との論理積から得られる電位レベル
を入力する構造は図に示されるビット線対に限定される
ものではなく、この発明の実施の形態２による半導体メ
モリを構成するすべてのビット線対が共通に備える構造
として与えられるものである。
れビット線対（ＢＬ１，ＢＬ１’），ビット線対（ＢＬ
２，ＢＬ２’）に対してプリチャージを実施する際にビ
ット選択信号を伝達するプリチャージ用ビット選択信号
線、３１，３２はそれぞれプリチャージ制御信号線６と
プリチャージ用ビット選択信号線ＢＳＬ１，ＢＳＬ２と
を入力側に接続し、出力線がそれぞれビット線対（ＢＬ
１，ＢＬ１’）のプリチャージ回路５ａ、ビット線対
（ＢＬ２，ＢＬ２’）のプリチャージ回路５ｂの制御部
に接続されるＡＮＤゲートである。すなわち、プリチャ
ージ制御信号線６とプリチャージ用ビット選択信号線Ｂ
ＳＬｎとがともにＨレベルのときにのみ対応するビット
線対（ＢＬｎ，ＢＬｎ’）に対してプリチャージが実施
される。なお、各ビット線対をプリチャージするプリチ
ャージ回路に対してプリチャージ制御信号とプリチャー
ジ用ビット選択信号との論理積から得られる電位レベル
を入力する構造は図に示されるビット線対に限定される
ものではなく、この発明の実施の形態２による半導体メ
モリを構成するすべてのビット線対が共通に備える構造
として与えられるものである。
【００１８】次に動作について説明する。従来の半導体
メモリにおける動作説明と同様に、メモリセルＭ１１、
メモリセルＭ２１、メモリセルＭ１２に記憶されている
データをこの順番に読み出す場合を例にとって説明す
る。図４は、この発明の実施の形態２による半導体メモ
リにおいてメモリセルにアクセスする際の各信号線の電
位レベルを示す図である。メモリセルＭ１１、メモリセ
ルＭ２１、メモリセルＭ１２には、それぞれ“Ｈ”、
“Ｌ”、“Ｈ”のデータが記憶されているものとする。
この実施の形態２による半導体メモリにおいても、サイ
クル１でメモリセルＭ１１に保持されたデータを読み出
し、サイクル２でＭ２１に保持されたデータを読み出
し、サイクル３でメモリセルＭ１２に保持されたデータ
を読み出す。データの読み出しを実行する前には、個々
の読み出しサイクルの前半部分においてビット選択信号
線ＢＳＬｎを活性化することで選択されたビット線対
（ＢＬｎ，ＢＬｎ’）のみに対してプリチャージ回路を
用いて所定の電位にまでプリチャージを実施する。プリ
チャージが終了した後に、サイクルの後半部分において
ロウデコーダ８がアドレスラッチ７にラッチされたアド
レスデータをデコードしてアクセス対象のメモリセルに
接続されたワード線ＷＬｍを活性化する。これにより、
ワード線ＷＬｍに接続されたメモリセルが対応するビッ
ト線対（ＢＬｎ，ＢＬｎ’）に接続される。この際、電
位レベルがＨレベルであるメモリセルの端部に接続され
たビット線は、メモリセル端部の電位レベルとプリチャ
ージされたビット線の電位レベルとが同電位であるの
で、プリチャージされた電荷に変化は生じない。一方、
電位レベルがＬレベルであるメモリセルの端部に接続さ
れたビット線は、プリチャージされていた電荷がメモリ
セルへ引き抜かれるために、ディスチャージが生じて、
その電位レベルはＬレベルとなる。このように、個々の
ビット線は接続されたメモリセル端部に保持された電位
レベルと同じ電位レベルを有するようになる。そして、
カラムセレクタ９が、アクセス対象のビット線対（ＢＬ
ｎ，ＢＬｎ’）を選択して、当該ビット線対をセンスア
ンプ１０に接続する。センスアンプ１０は、選択された
ビット線対（ＢＬｎ，ＢＬｎ’）間の電位差を感知し
て、アクセス対象のメモリセルに記憶されていたデータ
に対応する電位レベルを出力制御回路１１を介してデー
タバス１２上に出力する。
メモリにおける動作説明と同様に、メモリセルＭ１１、
メモリセルＭ２１、メモリセルＭ１２に記憶されている
データをこの順番に読み出す場合を例にとって説明す
る。図４は、この発明の実施の形態２による半導体メモ
リにおいてメモリセルにアクセスする際の各信号線の電
位レベルを示す図である。メモリセルＭ１１、メモリセ
ルＭ２１、メモリセルＭ１２には、それぞれ“Ｈ”、
“Ｌ”、“Ｈ”のデータが記憶されているものとする。
この実施の形態２による半導体メモリにおいても、サイ
クル１でメモリセルＭ１１に保持されたデータを読み出
し、サイクル２でＭ２１に保持されたデータを読み出
し、サイクル３でメモリセルＭ１２に保持されたデータ
を読み出す。データの読み出しを実行する前には、個々
の読み出しサイクルの前半部分においてビット選択信号
線ＢＳＬｎを活性化することで選択されたビット線対
（ＢＬｎ，ＢＬｎ’）のみに対してプリチャージ回路を
用いて所定の電位にまでプリチャージを実施する。プリ
チャージが終了した後に、サイクルの後半部分において
ロウデコーダ８がアドレスラッチ７にラッチされたアド
レスデータをデコードしてアクセス対象のメモリセルに
接続されたワード線ＷＬｍを活性化する。これにより、
ワード線ＷＬｍに接続されたメモリセルが対応するビッ
ト線対（ＢＬｎ，ＢＬｎ’）に接続される。この際、電
位レベルがＨレベルであるメモリセルの端部に接続され
たビット線は、メモリセル端部の電位レベルとプリチャ
ージされたビット線の電位レベルとが同電位であるの
で、プリチャージされた電荷に変化は生じない。一方、
電位レベルがＬレベルであるメモリセルの端部に接続さ
れたビット線は、プリチャージされていた電荷がメモリ
セルへ引き抜かれるために、ディスチャージが生じて、
その電位レベルはＬレベルとなる。このように、個々の
ビット線は接続されたメモリセル端部に保持された電位
レベルと同じ電位レベルを有するようになる。そして、
カラムセレクタ９が、アクセス対象のビット線対（ＢＬ
ｎ，ＢＬｎ’）を選択して、当該ビット線対をセンスア
ンプ１０に接続する。センスアンプ１０は、選択された
ビット線対（ＢＬｎ，ＢＬｎ’）間の電位差を感知し
て、アクセス対象のメモリセルに記憶されていたデータ
に対応する電位レベルを出力制御回路１１を介してデー
タバス１２上に出力する。
【００１９】例えば、サイクル１では、前半部分におい
てプリチャージ用ビット選択信号線ＢＳＬ１が活性化さ
れてビット線対（ＢＬ１，ＢＬ１’）に対してプリチャ
ージが実施される。次に、メモリセルＭ１１にアクセス
するためにワード線ＷＬ１が活性化されて、ビット線Ｂ
Ｌ１にＨレベルが出力され、ビット線ＢＬ１’にＬレベ
ルが出力される。同様に、サイクル２では、前半部分に
おいてプリチャージ用ビット選択信号線ＢＳＬ１が活性
化されてビット線対（ＢＬ１，ＢＬ１’）に対してプリ
チャージが実施される。次に、メモリセルＭ２１にアク
セスするためにワード線ＷＬ２が活性化されて、ビット
線ＢＬ１にＬレベルが出力され、ビット線ＢＬ１’にＨ
レベルが出力される。また、サイクル３では、前半部分
においてプリチャージ用ビット選択信号線ＢＳＬ２が活
性化されてビット線対（ＢＬ２，ＢＬ２’）に対してプ
リチャージが実施される。次に、メモリセルＭ１２にア
クセスするためにワード線ＷＬ１が活性化されて、ビッ
ト線ＢＬ２にＨレベルが出力され、ビット線ＢＬ２’に
Ｌレベルが出力される。
てプリチャージ用ビット選択信号線ＢＳＬ１が活性化さ
れてビット線対（ＢＬ１，ＢＬ１’）に対してプリチャ
ージが実施される。次に、メモリセルＭ１１にアクセス
するためにワード線ＷＬ１が活性化されて、ビット線Ｂ
Ｌ１にＨレベルが出力され、ビット線ＢＬ１’にＬレベ
ルが出力される。同様に、サイクル２では、前半部分に
おいてプリチャージ用ビット選択信号線ＢＳＬ１が活性
化されてビット線対（ＢＬ１，ＢＬ１’）に対してプリ
チャージが実施される。次に、メモリセルＭ２１にアク
セスするためにワード線ＷＬ２が活性化されて、ビット
線ＢＬ１にＬレベルが出力され、ビット線ＢＬ１’にＨ
レベルが出力される。また、サイクル３では、前半部分
においてプリチャージ用ビット選択信号線ＢＳＬ２が活
性化されてビット線対（ＢＬ２，ＢＬ２’）に対してプ
リチャージが実施される。次に、メモリセルＭ１２にア
クセスするためにワード線ＷＬ１が活性化されて、ビッ
ト線ＢＬ２にＨレベルが出力され、ビット線ＢＬ２’に
Ｌレベルが出力される。
【００２０】以上のように、この実施の形態２によれ
ば、例えばビット線対（ＢＬ１，ＢＬ１’）を例にとれ
ば、ビット線対（ＢＬ１，ＢＬ１’）に対するプリチャ
ージを指示するビット選択信号を伝達するようにビット
線対毎に設けられたプリチャージ用ビット選択信号線Ｂ
ＳＬ１と、プリチャージ制御信号線６と当該ビット線対
（ＢＬ１，ＢＬ１’）に係るプリチャージ用ビット選択
信号線ＢＳＬ１とを入力側に接続し、出力線が当該ビッ
ト線対（ＢＬ１，ＢＬ１’）に係るプリチャージ制御回
路５ａの制御部に接続されるようにビット線対毎に設け
られたＡＮＤゲート３１とを備えるように構成したの
で、プリチャージを実施する際にプリチャージ制御信号
線６とプリチャージ用ビット選択信号線ＢＳＬ１とを同
時に活性化することでアクセス対象のメモリセルに接続
されるビット線対（ＢＬ１，ＢＬ１’）のみがプリチャ
ージされて、他のビット線はプリチャージされないか
ら、プリチャージに係る消費電流を低く抑えることがで
きるという効果を奏する。
ば、例えばビット線対（ＢＬ１，ＢＬ１’）を例にとれ
ば、ビット線対（ＢＬ１，ＢＬ１’）に対するプリチャ
ージを指示するビット選択信号を伝達するようにビット
線対毎に設けられたプリチャージ用ビット選択信号線Ｂ
ＳＬ１と、プリチャージ制御信号線６と当該ビット線対
（ＢＬ１，ＢＬ１’）に係るプリチャージ用ビット選択
信号線ＢＳＬ１とを入力側に接続し、出力線が当該ビッ
ト線対（ＢＬ１，ＢＬ１’）に係るプリチャージ制御回
路５ａの制御部に接続されるようにビット線対毎に設け
られたＡＮＤゲート３１とを備えるように構成したの
で、プリチャージを実施する際にプリチャージ制御信号
線６とプリチャージ用ビット選択信号線ＢＳＬ１とを同
時に活性化することでアクセス対象のメモリセルに接続
されるビット線対（ＢＬ１，ＢＬ１’）のみがプリチャ
ージされて、他のビット線はプリチャージされないか
ら、プリチャージに係る消費電流を低く抑えることがで
きるという効果を奏する。
【００２１】なお、アクセス対象のメモリセルに接続さ
れるビット線対に対してのみにディスチャージを実施す
るための第１の実施の形態による構成と、アクセス対象
のメモリセルに接続されるビット線対に対してのみにプ
リチャージを実施するための第２の実施の形態による構
成とを組み合せることも可能である。
れるビット線対に対してのみにディスチャージを実施す
るための第１の実施の形態による構成と、アクセス対象
のメモリセルに接続されるビット線対に対してのみにプ
リチャージを実施するための第２の実施の形態による構
成とを組み合せることも可能である。
【００２２】上記の場合には、例えばメモリセルＭ１１
を例にとれば、メモリセルＭ１１に記憶されたデータを
読み出すためにプリチャージを実施する際にはプリチャ
ージ制御信号線６とプリチャージ用ビット選択信号線Ｂ
ＳＬ１とを同時に活性化することでアクセス対象のメモ
リセルＭ１１に接続されたビット線対（ＢＬ１，ＢＬ
１’）のみがプリチャージされ、また記憶されたデータ
を出力する際にはワード線ＷＬ１およびデータ出力用ビ
ット選択信号線ＢＳ１を同時に活性化することで、アク
セス対象のメモリセルＭ１１のみがビット線対（ＢＬ
１，ＢＬ１’）に接続されてディスチャージが生じるの
で、結果的にアクセス対象のメモリセルＭ１１に接続さ
れるビット線対（ＢＬ１，ＢＬ１’）のみに対してプリ
チャージおよびディスチャージが実施されるから、デー
タ読み出しの際の消費電流を大幅に低く抑えることがで
きるという効果を奏する。
を例にとれば、メモリセルＭ１１に記憶されたデータを
読み出すためにプリチャージを実施する際にはプリチャ
ージ制御信号線６とプリチャージ用ビット選択信号線Ｂ
ＳＬ１とを同時に活性化することでアクセス対象のメモ
リセルＭ１１に接続されたビット線対（ＢＬ１，ＢＬ
１’）のみがプリチャージされ、また記憶されたデータ
を出力する際にはワード線ＷＬ１およびデータ出力用ビ
ット選択信号線ＢＳ１を同時に活性化することで、アク
セス対象のメモリセルＭ１１のみがビット線対（ＢＬ
１，ＢＬ１’）に接続されてディスチャージが生じるの
で、結果的にアクセス対象のメモリセルＭ１１に接続さ
れるビット線対（ＢＬ１，ＢＬ１’）のみに対してプリ
チャージおよびディスチャージが実施されるから、デー
タ読み出しの際の消費電流を大幅に低く抑えることがで
きるという効果を奏する。
【００２３】
【発明の効果】以上のように、この発明によれば、複数
のワード線と、複数のビット線と、複数のメモリセル
と、メモリセル毎に設けられる第１のトランジスタと、
メモリセル毎に設けられる第２のトランジスタと、メモ
リセル毎に設けられて第１のトランジスタのゲート電極
部と第２のトランジスタのゲート電極部とを接続する副
ワード線と、メモリセル毎に設けられてワード線と副ワ
ード線とを接続する第３のトランジスタと、ビット線対
毎に設けられて当該ビット線対に接続されたメモリセル
に係るすべての第３のトランジスタのゲート電極に接続
されるデータ出力用ビット選択信号線とを備えるように
構成したので、メモリセルに記憶されたデータを読み出
す際にワード線およびデータ出力用ビット選択信号線を
同時に活性化することでアクセス対象のメモリセルのみ
がビット線対に接続され、同じワード線に接続された他
のビット線対に係るメモリセルはビット線対に接続され
ないので、アクセス対象のメモリセルについてのみディ
スチャージが生じるから、ディスチャージに係る消費電
流を低く抑えることができるという効果を奏する。
のワード線と、複数のビット線と、複数のメモリセル
と、メモリセル毎に設けられる第１のトランジスタと、
メモリセル毎に設けられる第２のトランジスタと、メモ
リセル毎に設けられて第１のトランジスタのゲート電極
部と第２のトランジスタのゲート電極部とを接続する副
ワード線と、メモリセル毎に設けられてワード線と副ワ
ード線とを接続する第３のトランジスタと、ビット線対
毎に設けられて当該ビット線対に接続されたメモリセル
に係るすべての第３のトランジスタのゲート電極に接続
されるデータ出力用ビット選択信号線とを備えるように
構成したので、メモリセルに記憶されたデータを読み出
す際にワード線およびデータ出力用ビット選択信号線を
同時に活性化することでアクセス対象のメモリセルのみ
がビット線対に接続され、同じワード線に接続された他
のビット線対に係るメモリセルはビット線対に接続され
ないので、アクセス対象のメモリセルについてのみディ
スチャージが生じるから、ディスチャージに係る消費電
流を低く抑えることができるという効果を奏する。
【００２４】この発明によれば、複数のワード線と、複
数のビット線と、複数のメモリセルと、プリチャージ制
御信号線と、ビット線対毎に設けられるプリチャージ回
路と、ビット線対毎に設けられて当該ビット線対に対す
るプリチャージを指示するビット選択信号を伝達するプ
リチャージ用ビット選択信号線と、ビット線対毎に設け
られてプリチャージ制御信号線と当該ビット線対に係る
プリチャージ用ビット選択信号線とを入力側に接続し、
出力線が当該ビット線対に係るプリチャージ制御回路の
制御部に接続されるＡＮＤゲートとを備えるように構成
したので、プリチャージを実施する際にプリチャージ制
御信号線とプリチャージ用ビット選択信号線とを同時に
活性化することでアクセス対象のメモリセルに接続され
るビット線対のみがプリチャージされて、他のビット線
対はプリチャージされないので、プリチャージに係る消
費電流を低く抑えることができるという効果を奏する。
数のビット線と、複数のメモリセルと、プリチャージ制
御信号線と、ビット線対毎に設けられるプリチャージ回
路と、ビット線対毎に設けられて当該ビット線対に対す
るプリチャージを指示するビット選択信号を伝達するプ
リチャージ用ビット選択信号線と、ビット線対毎に設け
られてプリチャージ制御信号線と当該ビット線対に係る
プリチャージ用ビット選択信号線とを入力側に接続し、
出力線が当該ビット線対に係るプリチャージ制御回路の
制御部に接続されるＡＮＤゲートとを備えるように構成
したので、プリチャージを実施する際にプリチャージ制
御信号線とプリチャージ用ビット選択信号線とを同時に
活性化することでアクセス対象のメモリセルに接続され
るビット線対のみがプリチャージされて、他のビット線
対はプリチャージされないので、プリチャージに係る消
費電流を低く抑えることができるという効果を奏する。
【００２５】この発明によれば、複数のワード線と、複
数のビット線と、複数のメモリセルと、メモリセル毎に
設けられる第１のトランジスタと、メモリセル毎に設け
られる第２のトランジスタと、メモリセル毎に設けられ
る副ワード線と、メモリセル毎に設けられる第３のトラ
ンジスタと、ビット線対毎に設けられるデータ出力用ビ
ット選択信号線と、プリチャージ制御信号線と、ビット
線対毎に設けられるプリチャージ回路と、ビット線対毎
に設けられるプリチャージ用ビット選択信号線と、ビッ
ト線対毎に設けられるＡＮＤゲートとを備えるように構
成したので、メモリセルに記憶されたデータを読み出す
ためにプリチャージを実施する際にはプリチャージ制御
信号線とプリチャージ用ビット選択信号線とを同時に活
性化することでアクセス対象のメモリセルに接続される
ビット線対のみがプリチャージされ、またメモリセルに
記憶されたデータを出力する際にはワード線およびデー
タ出力用ビット選択信号線を同時に活性化することで、
アクセス対象のメモリセルのみがビット線対に接続され
てディスチャージが生じるので、結果的にアクセス対象
のメモリセルに接続されるビット線対のみに対してプリ
チャージおよびディスチャージが実施されるから、デー
タ読み出しの際の消費電流を大幅に低く抑えることがで
きるという効果を奏する。
数のビット線と、複数のメモリセルと、メモリセル毎に
設けられる第１のトランジスタと、メモリセル毎に設け
られる第２のトランジスタと、メモリセル毎に設けられ
る副ワード線と、メモリセル毎に設けられる第３のトラ
ンジスタと、ビット線対毎に設けられるデータ出力用ビ
ット選択信号線と、プリチャージ制御信号線と、ビット
線対毎に設けられるプリチャージ回路と、ビット線対毎
に設けられるプリチャージ用ビット選択信号線と、ビッ
ト線対毎に設けられるＡＮＤゲートとを備えるように構
成したので、メモリセルに記憶されたデータを読み出す
ためにプリチャージを実施する際にはプリチャージ制御
信号線とプリチャージ用ビット選択信号線とを同時に活
性化することでアクセス対象のメモリセルに接続される
ビット線対のみがプリチャージされ、またメモリセルに
記憶されたデータを出力する際にはワード線およびデー
タ出力用ビット選択信号線を同時に活性化することで、
アクセス対象のメモリセルのみがビット線対に接続され
てディスチャージが生じるので、結果的にアクセス対象
のメモリセルに接続されるビット線対のみに対してプリ
チャージおよびディスチャージが実施されるから、デー
タ読み出しの際の消費電流を大幅に低く抑えることがで
きるという効果を奏する。
【図１】 この発明の実施の形態１による半導体メモリ
の構成を示す回路図である。
の構成を示す回路図である。
【図２】 この発明の実施の形態１による半導体メモリ
においてメモリセルにアクセスする際の各信号線の電位
レベルを示す図である。
においてメモリセルにアクセスする際の各信号線の電位
レベルを示す図である。
【図３】 この発明の実施の形態２による半導体メモリ
の構成を示す回路図である。
の構成を示す回路図である。
【図４】 この発明の実施の形態２による半導体メモリ
においてメモリセルにアクセスする際の各信号線の電位
レベルを示す図である。
においてメモリセルにアクセスする際の各信号線の電位
レベルを示す図である。
【図５】 従来の半導体メモリの構成を示す回路図であ
る。
る。
【図６】 メモリセルにおけるデータ保持の一例を示す
図である。
図である。
【図７】 従来の半導体メモリにおいてメモリセルにア
クセスする際の各信号線の電位レベルを示す図である。
クセスする際の各信号線の電位レベルを示す図である。
１ａ，２ａ，３ａ，４ａ ｎチャネルトランジスタ（第
１のトランジスタ）、１ｂ，２ｂ，３ｂ，４ｂ ｎチャ
ネルトランジスタ（第２のトランジスタ）、５ａ，５ｂ
プリチャージ回路、６ プリチャージ制御信号線、７
アドレスラッチ、８ ロウデコーダ、９ カラムセレ
クタ、１０ センスアンプ、１１ 出力制御回路、１２
データバス、２１，２２，２３，２４ ｎチャネルト
ランジスタ（第３のトランジスタ）、３１，３２ ＡＮ
Ｄゲート、ＢＬ１，ＢＬ１’，ＢＬ２，ＢＬ２’ ビッ
ト線、ＢＳ１，ＢＳ２ データ出力用ビット選択信号
線、ＢＳＬ１，ＢＳＬ２ プリチャージ用ビット選択信
号線、ＳＷＬ１，ＳＷＬ２，ＳＷＬ３，ＳＷＬ４ 副ワ
ード線、ＷＬ１，ＷＬ２ ワード線。
１のトランジスタ）、１ｂ，２ｂ，３ｂ，４ｂ ｎチャ
ネルトランジスタ（第２のトランジスタ）、５ａ，５ｂ
プリチャージ回路、６ プリチャージ制御信号線、７
アドレスラッチ、８ ロウデコーダ、９ カラムセレ
クタ、１０ センスアンプ、１１ 出力制御回路、１２
データバス、２１，２２，２３，２４ ｎチャネルト
ランジスタ（第３のトランジスタ）、３１，３２ ＡＮ
Ｄゲート、ＢＬ１，ＢＬ１’，ＢＬ２，ＢＬ２’ ビッ
ト線、ＢＳ１，ＢＳ２ データ出力用ビット選択信号
線、ＢＳＬ１，ＢＳＬ２ プリチャージ用ビット選択信
号線、ＳＷＬ１，ＳＷＬ２，ＳＷＬ３，ＳＷＬ４ 副ワ
ード線、ＷＬ１，ＷＬ２ ワード線。
Claims (3)
- 【請求項１】 横方向に延びる複数のワード線と、 縦方向に延びて、隣接して対を構成する２線が相反する
電位レベルを有する複数のビット線と、 隣接するワード線とビット線対により区画されるスペー
スにそれぞれが配置されて、全体としてマトリクス状に
配置される複数のメモリセルと、 メモリセル毎に設けられて、ビット線対のうちの一方の
ビット線とメモリセルにおいて電位レベルが保持される
一端部とを接続する第１のトランジスタと、 メモリセル毎に設けられて、ビット線対のうちの他方の
ビット線とメモリセルにおいて電位レベルが保持される
他端部とを接続する第２のトランジスタと、 メモリセル毎に設けられて、第１のトランジスタのゲー
ト電極部と第２のトランジスタのゲート電極部とを接続
する副ワード線と、 メモリセル毎に設けられて、前記ワード線と前記副ワー
ド線とを接続する第３のトランジスタと、 前記ビット線対毎に設けられて、当該ビット線対に接続
されたメモリセルに係るすべての第３のトランジスタの
ゲート電極に接続されるデータ出力用ビット選択信号線
とを備えることを特徴とする半導体メモリ。 - 【請求項２】 横方向に延びる複数のワード線と、 縦方向に延びて、隣接して対を構成する２線が相反する
電位レベルを有する複数のビット線と、 隣接するワード線とビット線対により区画されるスペー
スにそれぞれが配置されて、全体としてマトリクス状に
配置される複数のメモリセルと、 前記ワード線と同じ方向に延びるプリチャージ制御信号
線と、 前記ビット線対毎に設けられ、当該ビット線対の両方の
ビット線に接続されてこれら両方のビット線に対してプ
リチャージを実施するプリチャージ回路と、 前記ビット線対毎に設けられ、当該ビット線対に対する
プリチャージを指示するビット選択信号を伝達するプリ
チャージ用ビット選択信号線と、 前記ビット線対毎に設けられ、前記プリチャージ制御信
号線と当該ビット線対に係るプリチャージ用ビット選択
信号線とを入力側に接続し、出力線が当該ビット線対に
係るプリチャージ制御回路の制御部に接続されるＡＮＤ
ゲートとを備えることを特徴とする半導体メモリ。 - 【請求項３】 ワード線と同じ方向に延びるプリチャー
ジ制御信号線と、 ビット線対毎に設けられ、当該ビット線対の両方のビッ
ト線に接続されてこれら両方のビット線に対してプリチ
ャージを実施するプリチャージ回路と、 前記ビット線対毎に設けられ、当該ビット線対に対する
プリチャージを指示するビット選択信号を伝達するプリ
チャージ用ビット選択信号線と、 前記ビット線対毎に設けられ、前記プリチャージ制御信
号線と当該ビット線対に係るプリチャージ用ビット選択
信号線とを入力し、出力線が当該ビット線対に係るプリ
チャージ制御回路の制御部に接続されるＡＮＤゲートと
を備えることを特徴とする請求項１記載の半導体メモ
リ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35074899A JP2001167581A (ja) | 1999-12-09 | 1999-12-09 | 半導体メモリ |
| US09/580,208 US6219272B1 (en) | 1999-12-09 | 2000-05-26 | Semiconductor random access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35074899A JP2001167581A (ja) | 1999-12-09 | 1999-12-09 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001167581A true JP2001167581A (ja) | 2001-06-22 |
Family
ID=18412605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35074899A Pending JP2001167581A (ja) | 1999-12-09 | 1999-12-09 | 半導体メモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6219272B1 (ja) |
| JP (1) | JP2001167581A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008152724A1 (ja) * | 2007-06-14 | 2008-12-18 | Fujitsu Limited | 半導体記憶装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6366512B1 (en) * | 2000-11-30 | 2002-04-02 | Global Unichip Corporation | Error write protection circuit used in semiconductor memory device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH087574A (ja) | 1994-06-21 | 1996-01-12 | Matsushita Electric Ind Co Ltd | 低消費電力型スタティックｒａｍ |
| JP4198201B2 (ja) * | 1995-06-02 | 2008-12-17 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP3579205B2 (ja) * | 1996-08-06 | 2004-10-20 | 株式会社ルネサステクノロジ | 半導体記憶装置、半導体装置、データ処理装置及びコンピュータシステム |
| KR100318464B1 (ko) * | 1998-06-30 | 2002-02-19 | 박종섭 | 재쓰기회로를갖는스태틱램디바이스 |
-
1999
- 1999-12-09 JP JP35074899A patent/JP2001167581A/ja active Pending
-
2000
- 2000-05-26 US US09/580,208 patent/US6219272B1/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008152724A1 (ja) * | 2007-06-14 | 2008-12-18 | Fujitsu Limited | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6219272B1 (en) | 2001-04-17 |
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