JPH09190695A - マルチバンク構造を有する半導体メモリ装置 - Google Patents

マルチバンク構造を有する半導体メモリ装置

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JPH09190695A
JPH09190695A JP9000437A JP43797A JPH09190695A JP H09190695 A JPH09190695 A JP H09190695A JP 9000437 A JP9000437 A JP 9000437A JP 43797 A JP43797 A JP 43797A JP H09190695 A JPH09190695 A JP H09190695A
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JP
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bank
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JP9000437A
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Jei-Hwan Yoo
濟煥 柳
Bokubun Ko
卜文 康
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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Publication date
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    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
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    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor

Abstract

(57)【要約】 【課題】 マルチバンク構造に適し、従来よりも集積性
に優れ、消費電流も抑えられるようなデータ入出力経路
制御回路を提供する。 【解決手段】 カラムアドレスに従いグローバルカラム
選択ラインＧＣＳＬ０が活性化、ブロック選択情報ＢＬ
Ｓ０とカラムアドレスに従いバンク選択信号ＢＡＮＫ
ＣＯＬ０／ＢＡＮＫ ＣＯＬ０Ｂが活性化されると、バ
ンクＢａｎｋ０のカラム選択スイッチ５０及びスイッチ
ング回路１２がオン且つプリチャージ回路１４がオフす
る。スイッチ５０のオンでＧＣＳＬ０の信号がローカル
カラム選択ラインＬＣＳＬ０へ伝達され、メモリセルＭ
Ｃ０のカラム選択トランジスタ３０，３２により当該ビ
ットライン対ＢＬ／ＢＬＢとサブ入出力ライン対ＳＩＯ
０／ＳＩＯ０Ｂとが接続される。一方、非選択ブロック
のバンク選択信号は非活性なので、非選択ブロックのＬ
ＣＳＬ０とＧＣＳＬ０とは分離、且つプリチャージ回路
１４はプリチャージを行う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
のデータ入出力経路制御回路に関し、特に、マルチバン
ク構造のメモリセルアレイのビットライン対からのデー
タをグローバル入出力ライン対(global in/out pair li
ne) へ効率的に伝送させるためのデータ入出力経路制御
回路に関する。
【０００２】
【従来の技術】一般にメモリ容量が増加すると１つのロ
ーやカラムに該当するメモリセル数が増えるので、入出
力の負荷増大やセルアレイの面積増加により消費電流が
多くなる。これを改善するために、ロー側のワードライ
ンを分割するＳＷＤ(splittedwordline divided) 方式
と、カラム側の入出力ライン対(in/out pair line)をグ
ローバル入出力ライン対ＧＩＯ／ＧＩＯＢとサブ入出力
ライン対(sub in/out pair line)ＳＩＯ／ＳＩＯＢに分
離する方式が提示されている。
【０００３】１９９５年２月に米国から発行されたＩＳ
ＳＣＣに提案された“８バンク同期ＤＲＡＭ(8-bank sy
nchronous DRAM) ”では、各バンクが独立したデコーダ
及びデータパスをもち、各バンクに提供されたグローバ
ル入出力ライン対がメイン入出力ライン対と組み合わせ
られる構造とされている。更にそれぞれのバンクで、グ
ローバル入出力ラインＧＩＯはサブ入出力ラインＳＩＯ
に接続される構造である。このようにカラム側の入出力
ライン対をグローバル入出力ライン対ＧＩＯ／ＧＩＯＢ
とサブ入出力ライン対ＳＩＯ／ＳＩＯＢとに分離してメ
モリセルアレイ内のデータのアクセス動作を行う従来回
路を図１に示してある。
【０００４】図１に示すのは半導体メモリ装置のデータ
入出力経路制御回路（１バンク相当）で、多数のアレイ
ブロックＢＬＫ０〜ＢＬＫｎ（ｎは自然数）内のサブ入
出力ライン対ＳＩＯ／ＳＩＯＢとグローバル入出力ライ
ン対ＧＩＯ／ＧＩＯＢとの接続構造が示されている。図
示のように、従来の半導体メモリ装置の入出力経路は、
１本のグローバル入出力ライン対ＧＩＯ／ＧＩＯＢに多
数のアレイブロックＢＬＫ０〜ＢＬＫｎ内のサブ入出力
ライン対ＳＩＯ／ＳＩＯＢが接続される構成で、そのグ
ローバル入出力ライン対ＧＩＯ／ＧＩＯＢと多数のアレ
イブロックＢＬＫ０〜ＢＬＫｎ内のサブ入出力ライン対
ＳＩＯ／ＳＩＯＢとの間は入出力ライン対スイッチング
回路１２を介し接続されると共にプリチャージ回路１４
がそれぞれ提供されている。
【０００５】入出力ライン対スイッチング回路１２は、
第１伝送ゲート１６及び第２伝送ゲート１８の対と、こ
れらを制御するゲート信号発生用インバータ２０を有す
る。第１伝送ゲート１６はグローバル入出力ライン対の
第１入出力ラインＧＩＯとサブ入出力ライン対の第１入
出力ラインＳＩＯとの間に設けられたＣＭＯＳトンラス
ファゲート、第２伝送ゲート１８はグローバル入出力ラ
イン対の第２入出力ラインＧＩＯＢとサブ入出力ライン
対の第２入出力ラインＳＩＯＢとの間に設けられたＣＭ
ＯＳトランスファゲートで、その各ＮＭＯＳゲートがロ
ーアドレスデコーディングによるブロック選択情報ＢＬ
Ｓｉ（ｉは自然数）に応じてスイッチされ、その各ＰＭ
ＯＳゲートがブロック選択情報ＢＬＳｉを反転するイン
バータ２０の出力に応じてスイッチされる。
【０００６】プリチャージ回路１４は、電圧ＶＢＬ（＝
チップ動作電源電圧の１／２）をサブ入出力ラインＳＩ
Ｏ，ＳＩＯＢへそれぞれ伝達する２つのＮＭＯＳトラン
ジスタ２２，２４と、サブ入出力ラインＳＩＯ，ＳＩＯ
Ｂの対間にチャネルが接続された等化用ＮＭＯＳトラン
ジスタ２６と、から構成され、これらＮＭＯＳトランジ
スタの全ゲートが、ブロック選択信号ＢＬＳｉを反転す
るインバータ２８の出力により制御される。従ってこの
プリチャージ回路１４は、ブロック選択信号ＢＬＳｉの
論理“ロウ”非活性時にサブ入出力ライン対ＳＩＯ／Ｓ
ＩＯＢを電圧ＶＢＬのレベルにプリチャージして等化す
る。
【０００７】アレイブロックＢＬＫ０〜ＢＬＫｎ内のサ
ブ入出力ライン対ＳＩＯ／ＳＩＯＢは、カラム選択トラ
ンジスタ３０，３２を通じてメモリセルＭＣ０〜ＭＣｎ
につながるビットライン対ＢＬ／ＢＬＢに接続されてい
る。このビットライン対ＢＬ／ＢＬＢには、データ感知
・増幅のためのセンスアンプＳ／Ａ３４が設けられてい
る。各アレイブロック内のカラム選択トランジスタ３
０，３２のゲートは、ビットライン方向にカラムデコー
ダ３８から延設されたカラム選択ラインＣＳＬｉ〜ＣＳ
Ｌｊ（ｉ，ｊは自然数でｉ＜ｊ）に接続されている。カ
ラムデコーダ３８は、入力されるカラムアドレス情報を
デコードして該当するカラム選択ラインＣＳＬｉ〜ＣＳ
Ｌｊのいずれかを論理“ハイ”活性化させ、アレイブロ
ック内のカラム方向に並んだメモリセルＭＣのデータを
選択する。
【０００８】以上の構成では、アレイブロックＢＬＫ０
内のメモリセルＭＣ０をアクセスする場合、ブロック選
択情報ＢＬＳ０を論理“ハイ”活性化させ、且つカラム
選択ラインＣＬＳｉを論理“ハイ”活性化させる。そし
て、ワードライン選択によりメモリセルアレイＭＣ０の
データをビットライン対ＢＬ／ＢＬＢへ読出し、センス
アンプ３４を活性化させて感知増幅してからカラム選択
トランジスタ３０，３２を通じてアレイブロックＢＬＫ
０内のサブ入出力ライン対ＳＩＯ／ＳＩＯＢへ伝送す
る。このときに他のアレイブロックＢＬＫ１〜ＢＬＫｎ
では、ビットライン対ＢＬ／ＢＬＢ及びサブ入出力ライ
ン対ＳＩＯ／ＳＩＯＢが共にＶｃｃ／２のレベルにプリ
チャージされた状態を維持し、カラム選択トランジスタ
３０，３２のチャネルを通じてビットライン対ＢＬ／Ｂ
ＬＢとサブ入出力ライン対ＳＩＯ／ＳＩＯＢとが連結さ
れてもサブ入出力ライン対ＳＩＯ／ＳＩＯＢにおける電
位変化は発生しないようにしてある。
【０００９】
【発明が解決しようとする課題】上記のように従来の回
路では、１本のグローバル入出力ライン対ＧＩＯ／ＧＩ
ＯＢに対して多数のサブ入出力ライン対ＳＩＯ／ＳＩＯ
Ｂのいずれか１本を選択するのに、ブロック選択信号Ｂ
ＬＳｉを用いて区分する。従って、カラムデコーダ３８
及びデータパスをブロックＢＬＫ０〜ＢＬＫｎからなる
バンクごとに１ずつ独立させて設けなければならず、マ
ルチバンク設計時にチップサイズの増加を招いて高集積
化に不利であるという課題がある。
【００１０】そこで本発明の目的は、マルチバンク構造
のメモリセルアレイでもビットラインデータをグローバ
ル入出力ライン対へ効率的につなげられるような半導体
メモリ装置のデータ入出力経路制御回路を提供すること
にある。即ち、選択バンクのブロックにおけるデータの
みがサブ入出力ライン対とグローバル入出力ライン対を
通じて伝達され、１カラムデコーダを多数のバンクで共
有することが可能で、集積性に優れ、消費電流も抑制さ
れるようなデータ入出力経路制御回路を提供する。
【００１１】
【課題を解決するための手段】この目的のために本発明
は、カラム選択トランジスタ対を介し接続されるビット
ライン対及びサブ入出力ライン対を有する多数のアレイ
ブロックから構成されるバンクを１以上備えてなるマル
チバンク構造の半導体メモリ装置において、選択バンク
内アレイブロックのサブ入出力ライン対を、多数のアレ
イブロック共通に設けたグローバル入出力ライン対へ接
続するスイッチング手段と、バンクを選択するためのカ
ラム選択情報と選択バンク内のアレイブロックを選択す
るためのロー選択情報とを組合せて前記スイッチング手
段を制御するブロック選択手段と、から構成されるデー
タ入出力経路制御回路を備えることを特徴とする。その
スイッチング手段は、グローバル入出力ライン対の第１
入出力ラインとサブ入出力ライン対の第１入出力ライン
との間に設けられてブロック選択手段により制御される
第１伝送ゲートと、グローバル入出力ライン対の第２入
出力ラインとサブ入出力ライン対の第２入出力ラインと
の間に設けられてブロック選択手段により制御される第
２伝送ゲートと、からなる入出力ライン対スイッチング
手段を含むものとするとよい。
【００１２】或いは本発明は、カラム選択トランジスタ
対を介し接続されるビットライン対及びサブ入出力ライ
ン対を有する多数のアレイブロックから構成されるバン
クを１以上備えてなるマルチバンク構造の半導体メモリ
装置において、バンクを選択するためのカラム選択情報
と選択バンク内のアレイブロックを選択するためのロー
選択情報とを組合せてバンク選択信号を発生するバンク
選択手段と、前記バンク選択信号と相補的なプリチャー
ジ制御信号を発生するプリチャージ制御手段と、各サブ
入出力ライン対の対間に設けられ、前記プリチャージ制
御信号に応答してサブ入出力ライン対をプリチャージし
等化するプリチャージ手段と、から構成されるデータ入
出力経路制御回路を備え、前記バンク選択信号に応答し
て選択バンク内の選択アレイブロックのサブ入出力ライ
ン対を多数のアレイブロック共通にしたグローバル入出
力ライン対へ接続すると共に、選択バンク内の非選択ア
レイブロック及び非選択バンク内のアレイブロックの各
サブ入出力ライン対をプリチャージするようになってい
ることを特徴とする。
【００１３】また本発明は、カラム選択トランジスタ対
を介し接続されるビットライン対及びサブ入出力ライン
対を有する多数のアレイブロックから構成されるバンク
を１以上備えてなるマルチバンク構造の半導体メモリ装
置において、多数のアレイブロック共通にしたグローバ
ル入出力ライン対が設けられてバンク内の２以上のアレ
イブロックでワードライン及びビットラインセンスアン
プが動作し、そして、グローバル入出力ライン対とサブ
入出力ライン対との間を接続するスイッチング手段がロ
ーブロックアドレス及びカラムアドレスを使用した選択
信号によりスイッチ制御されるデータ入出力経路制御回
路を備えることを特徴とする。
【００１４】本発明のデータ入出力経路制御回路によれ
ば、ブロック選択情報をもつロー選択情報によってアレ
イブロックを区分し、且つカラム選択情報により選択バ
ンクのカラム選択ラインを選択してビットライン対とサ
ブ入出力ライン対を選択接続する。そして、ブロック選
択情報とカラム選択情報との組合せによるバンク選択情
報を発生してグローバル入出力ライン対と選択サブ入出
力ライン対との間に設けられた入出力ライン対スイッチ
ング手段を制御し、選択サブ入出力ライン対のデータを
グローバル入出力ライン対へ伝送する。
【００１５】
【発明の実施の形態】以下、添付図面を参照して本発明
の実施形態を詳細に説明する。
【００１６】図２は、マルチバンク構造を有する半導体
メモリ装置の本発明によるデータ入出力経路制御回路
で、グローバルカラム選択ラインＧＣＳＬｉ（ｉ＝０〜
ｎ）、それに関連したサブ入出力ライン対ＳＩＯｉ／Ｓ
ＩＯｉＢ、及びメモリセルアレイ内部の構成を示す。
【００１７】図示のように、本例のメモリアレイは、ｎ
（ｎは自然数）個のメモリバンクＢａｎｋ０〜Ｂａｎｋ
ｎに分割されている。カラムデコーダ３８は全バンクＢ
ａｎｋ０〜Ｂａｎｋｎに共有され、カラムデコーダ３８
からのｎ本のグローバルカラム選択ラインＧＣＳＬ０〜
ＧＣＳＬｎは、全バンクＢａｎｋ０〜Ｂａｎｋｎ共通に
してビットライン方向に延設されている。各バンクＢａ
ｎｋ０〜Ｂａｎｋｎにおけるアレイブロックでは、メモ
リセルＭＣ０〜ＭＣｎからビットライン対ＢＬ／ＢＬＢ
に読出されたデータがセンスアンプ３４で感知増幅さ
れ、そして１対のカラム選択トランジスタ３０，３２を
通じてサブ入出力ライン対ＳＩＯ／ＳＩＯＢへ伝達され
る。
【００１８】各バンクＢａｎｋ０〜Ｂａｎｋｎ内のサブ
入出力ライン対ＳＩＯ／ＳＩＯＢの対間には、バンク選
択信号ＢＡＮＫ ＣＯＬｉＢに応じてサブ入出力ライン
対ＳＩＯ／ＳＩＯＢをＶｃｃ／２のＶＢＬレベルにプリ
チャージ・等化するプリチャージ回路１４が設けられ
る。また、グローバル入出力ライン対ＧＩＯ／ＧＩＯＢ
と各バンクＢａｎｋ０〜Ｂａｎｋｎ内のサブ入出力ライ
ン対ＳＩＯ／ＳＩＯＢとの間は、バンク選択信号ＢＡＮ
Ｋ ＣＯＬｉに応じてオンオフするスイッチング手段を
構成する入出力ライン対スイッチング回路１２によりそ
れぞれ接続される。
【００１９】ビットライン対ＢＬ／ＢＬＢとサブ入出力
ライン対ＳＩＯ／ＳＩＯＢとを接続するカラム選択トラ
ンジスタ３０，３２のゲートは、ローカルカラム選択ラ
インＬＣＳＬ０〜ＬＣＳＬｎに接続される。このローカ
ルカラム選択ラインＬＣＳＬ０〜ＬＣＳＬｎは、各バン
クＢａｎｋ０〜Ｂａｎｋｎ内の列数分設けられてビット
ライン方向へ伸張している。そして、１本のグローバル
カラム選択ラインＧＣＳＬｉと各バンク内の対応ローカ
ルカラム選択ラインＬＣＳＬｉとの間の接続は、バンク
選択信号ＢＡＮＫ ＣＯＬｉ／ＢＡＮＫ ＣＯＬｉＢに
よってスイッチ制御されるスイッチング手段を構成する
カラム選択スイッチ５０を通じて行われる。
【００２０】カラム選択スイッチ５０はいずれも同構成
で、グローバルカラム選択ラインＧＣＳＬｉとローカル
カラム選択ラインＬＣＳＬｉとの間にチャネルが接続さ
れ、バンク選択信号ＢＡＮＫ ＣＯＬｉにゲート制御さ
れるＮＭＯＳトランジスタ５２と、ローカルカラム選択
ラインＬＣＳＬｉと接地電圧Ｖｓｓとの間にチャネルが
接続され、バンク選択信号ＢＡＮＫ ＣＯＬｉＢにゲー
ト制御されるＮＭＯＳトランジスタ５４と、から構成さ
れる。即ち、これらＮＭＯＳトランジスタ５２，５４は
相補動作する。このような構成により、全バンク共通の
１本のグローバルカラム選択ラインＧＣＳＬｉに対し、
各バンクＢａｎｋ０〜Ｂａｎｋｎごとのローカルカラム
選択ラインＬＣＳＬｉがカラム選択スイッチ５０を介し
て接続される。この構成において、カラム選択スイッチ
５０を制御するバンク選択信号ＢＡＮＫ ＣＯＬｉは、
１ローアドレスと１カラムアクセスサイクルごとに活性
化される。
【００２１】入出力ライン対スイッチング回路１２は図
１同様の構成で、但しブロック選択情報とカラム選択情
報との組合せから発生するバンク選択信号ＢＡＮＫ Ｃ
ＯＬｉの論理“ハイ”活性化に応じスイッチしてグロー
バル入出力ライン対ＧＩＯ／ＧＩＯＢとサブ入出力ライ
ン対ＳＩＯ／ＳＩＯＢとの間を接続する点で異なってい
る。またプリチャージ回路１４も図１同様の構成で、但
しブロック選択情報とカラム選択情報との組合せから発
生するバンク選択信号ＢＡＮＫ ＣＯＬｉＢの論理“ハ
イ”活性化に応じてサブ入出力ライン対ＳＩＯ／ＳＩＯ
ＢをＶＢＬレベルにプリチャージし、対間を等化する点
で異なる。
【００２２】この例のマルチバンクＢａｎｋ０〜Ｂａｎ
ｋｎ内のメモリセルＭＣ０〜ＭＣｎへのアクセスは、カ
ラムデコーダ３８によるグローバルカラム選択ラインＧ
ＣＳＬｉの選択的活性化と、図３のように構成されるブ
ロック（バンク）選択手段及びプリチャージ制御手段を
なすカラム選択スイッチ制御回路から出力されるバンク
選択信号ＢＡＮＫ ＣＯＬｉ／ＢＡＮＫ ＣＯＬｉＢの
選択的活性化に応じて実行される。即ち図３は、図２に
示したカラム選択スイッチ５０、入出力ライン対スイッ
チング回路１２、及びプリチャージ回路１４を制御する
カラム選択スイッチ制御回路の回路例を示している。
【００２３】このカラム選択スイッチ制御回路は、ロー
アドレスデコーディングによるブロック選択信号ＢＬＳ
ｉが論理“ハイ”活性化されることによりエネーブルさ
れる。つまり、ローアドレス信号によって動作ブロック
を選択する。そしてブロック選択信号ＢＬＳｉが論理
“ハイ”に活性化された状態で、ＮＡＮＤゲート１０
０，１０２へそれぞれ入力されるカラム選択情報、即ち
カラムアドレス信号ＣＡ１１〜ＣＡ１３が全て論理“ハ
イ”になるときにＮＯＲゲート１０４から論理“ハイ”
が出力され、ＮＭＯＳトランジスタ１０８がオン、イン
バータ１１４を経てＮＭＯＳトランジスタ１１２がオフ
となる。そして、ＮＭＯＳトランジスタ１０８のオンに
応じて能動負荷のＰＭＯＳトランジスタ１１０がオン、
またＮＭＯＳトランジスタ１１２のオフに応じて能動負
荷のＰＭＯＳトランジスタ１０６がオフとなる。従っ
て、ＮＯＲゲート１０４が論理“ハイ”を出力すると、
直列接続されたインバータ１１６，１１８によるバンク
選択信号ＢＡＮＫ ＣＯＬｉは論理“ハイ”、直列接続
されたインバータ１２０，１２２によるバンク選択信号
ＢＡＮＫ ＣＯＬｉＢ（プリチャージ制御信号）は論理
“ロウ”になる。もし、ブロック選択信号ＢＬＳｉが非
活性化遷移するか又はバンク選択用カラムアドレス信号
ＣＡ１１〜ＣＡ１５のいずれか１つでも論理“ロウ”で
入力されれば、バンク選択信号ＢＡＮＫ ＣＯＬｉ／Ｂ
ＡＮＫ ＣＯＬｉＢの出力論理は逆の状態に遷移する。
つまり、ブロック選択情報とバンクを選択するためのカ
ラム選択情報のカラムアドレス信号とを適切に設定して
所望のバンク選択信号を生成することができる。
【００２４】本実施形態によれば、ローアドレスにより
活性化されるブロック選択信号によりバンク内の動作ブ
ロックを選択してワードラインをエネーブルさせ、また
カラムアドレスの入力によりカラムデコーダがグローバ
ルカラム選択ラインを選択し、そして、ブロック選択信
号とカラムアドレスとの組合せからバンク選択信号を発
生して選択バンク内の選択アレイブロックのデータを該
当サブ入出力ラインから入出力ライン対スイッチング手
段を介してグローバル入出力ライン対へ伝達する。ロー
アドレス及びカラムアドレスがチップへ入力されると、
ローアドレス信号に従って動作ブロックが決定され、こ
れによりバンクＢａｎｋ０〜Ｂａｎｋｎ中の少なくとも
１つの選択バンク内におけるワードラインが活性化され
る。更に、カラムアドレス信号をデコードするカラムデ
コーダ３８により、多数のグローバルカラム選択ライン
ＧＣＳＬ０〜ＧＣＳＬｎ中の１本が活性化される。即
ち、ロー及びカラムアドレスの入力により、グローバル
カラム選択ラインＧＣＳＬ０〜ＧＣＳＬｎが選択されて
活性化され、そしてカラム選択スイッチ制御回路により
バンク選択信号ＢＡＮＫ ＣＯＬ０／ＢＡＮＫ ＣＯＬ
ＯＢ〜ＢＡＮＫ ＣＯＬｎ／ＢＡＮＫ ＣＯＬｎＢ中の
１つが活性化される。
【００２５】例えば、バンクＢａｎｋ０のメモリセルＭ
Ｃ０がアクセスされてセンスアンプ３４により感知増幅
される場合、カラムアドレスに従いグローバルカラム選
択ラインＧＣＳＬ０が論理“ハイ”活性化され、そし
て、ブロック選択情報ＢＬＳ０とカラムアドレスに従い
カラム選択スイッチ制御回路からバンク選択信号ＢＡＮ
Ｋ ＣＯＬ０／ＢＡＮＫ ＣＯＬ０Ｂが活性化（ＢＡＮ
Ｋ ＣＯＬ０＝論理“ハイ”、ＢＡＮＫ ＣＯＬ０Ｂ＝
論理“ロウ”）出力されると、バンクＢａｎｋ０のカラ
ム選択スイッチ５０及び入出力ライン対スイッチング回
路１２がオンし、且つプリチャージ回路１４がオフして
プリチャージ動作を停止する。
【００２６】カラム選択スイッチ５０のオン（＝ＮＭＯ
Ｓトランジスタ５２のオン）によってグローバルカラム
選択ラインＧＣＳＬ０の論理“ハイ”がローカルカラム
選択ラインＬＣＳＬ０へ伝達される。尚このとき、カラ
ム選択スイッチ５０内の接地接続制御用のＮＭＯＳトラ
ンジスタ５４は、論理“ロウ”のバンク選択信号ＢＡＮ
Ｋ ＣＯＬ０Ｂによってオフしている。従って、メモリ
セルＭＣ０のカラム選択トランジスタ３０，３２に論理
“ハイ”のカラム選択信号が印加され、当該ビットライ
ン対ＢＬ／ＢＬＢとサブ入出力ライン対ＳＩＯ０／ＳＩ
Ｏ０Ｂとが接続される。これにより、バンクＢａｎｋ０
のメモリセルＭＣ０から読出されたデータは、バンクＢ
ａｎｋ０内のサブ入出力ラインＳＩＯ０／ＳＩＯ０Ｂへ
伝送される。
【００２７】そのサブ入出力ラインＳＩＯ０／ＳＩＯ０
Ｂへ伝達されたデータは、バンク選択信号ＢＡＮＫ Ｃ
ＯＬ０の活性化に応じてオンしている入出力ライン対ス
イッチング回路１２を通じ、グローバル入出力ラインＧ
ＩＯ／ＧＩＯＢへ伝達される。グローバル入出力ライン
対ＧＩＯ／ＧＩＯＢに接続された入出力ラインセンスア
ンプ３６は、グローバル入出力ライン対ＧＩＯ／ＧＩＯ
Ｂ上にデベローブされている読出データによる電流差を
増幅して感知データを出力する。
【００２８】このとき一方で、非選択ブロックのカラム
選択スイッチ制御回路は、バンク選択信号ＢＡＮＫ Ｃ
ＯＬｉを論理“ロウ”出力し、その反転信号ＢＡＮＫ
ＣＯＬｉＢを論理“ハイ”出力する。これにより、非選
択ブロックのローカルカラム選択ラインＬＣＳＬ０とグ
ローバルカラム選択ラインＧＣＳＬ０とは分離される。
且つこの非選択ブロックに関するプリチャージ回路１４
は、バンク選択信号ＢＡＮＫ ＣＯＬｉＢに応じてサブ
入出力ライン対ＳＩＯ／ＳＩＯＢをＶＢＬのレベルにプ
リチャージする。
【００２９】１回のカラムアクセスサイクルで活性化さ
れるグローバルカラム選択ラインＧＣＳＬｉに対応して
バンク選択信号ＢＡＮＫ ＣＯＬｉ／ＢＡＮＫ ＣＯＬ
ｉＢが活性化されるので、１本以上のビットラインとサ
ブ入出力ラインが接続されることによる不要な直流電流
消費やプリチャージ要求がないことが分かる。例えば、
バンクＢａｎＫ０のメモリセルＭＣ０とバンクＢａｎｋ
１のメモリセルＭＣ０で同時にワードライン及びセンス
アンプが活性化された場合でも、ブロック選択信号ＢＬ
Ｓｉとバンク選択用のカラムアドレスをデコードする図
３のカラム選択スイッチ制御回路の動作によって、バン
ク選択信号ＢＡＮＫ ＣＯＬ０のみが論理“ハイ”活性
化（ＢＡＮＫ ＣＯＬ０Ｂ＝論理“ロウ”）され、他の
バンク選択信号ＢＡＮＫ ＣＯＬ１〜ＢＡＮＫ ＣＯＬ
ｎは論理“ロウ”非活性化（ＢＡＮＫ ＣＯＬ１Ｂ〜Ｂ
ＡＮＫ ＣＯＬｎＢ＝論理“ハイ”）されるので、バン
クＢａｎｋ０内のローカルカラム選択ラインＬＣＳＬ０
を除いた他のバンクＢａｎｋ１〜Ｂａｎｋｎ内のローカ
ルカラム選択ラインＬＣＳＬ０は、グローバルカラム選
択ラインＧＣＬＳ０への接続を抑止される。従って、サ
ブ入出力ライン対ＳＩＯ０／ＳＩＯ０Ｂを除いたサブ入
出力ライン対ＳＩＯ１／ＳＩＯ１Ｂ〜ＳＩＯｎ／ＳＩＯ
ｎＢは、ビットライン接続が抑止され、プリチャージ状
態を保つ。
【００３０】即ち、バンク選択信号ＢＡＮＫ ＣＯＬ０
／ＢＡＮＫ ＣＯＬ０Ｂ以外のバンク選択信号ＢＡＮＫ
ＣＯＬｉ／ＢＡＮＫ ＣＯＬｉＢ（ＢＡＮＫ ＣＯＬ
ｉ＝論理“ロウ”、ＢＡＮＫ ＣＯＬｉＢ＝論理“ハ
イ”）に応じて、非選択バンクＢａｎｋ１〜Ｂａｎｋｎ
内の各カラム選択スイッチ５０、入出力ライン対スイッ
チング回路１２、及びプリチャージ回路１４は、バンク
Ｂａｎｋ０のそれとは反対の動作を行う。具体的には、
非選択カラム選択スイッチ５０内でグローバルカラム選
択ラインＧＣＳＬｉに接続したＮＭＯＳトランジスタ５
２はターンオフとなり、ソース接地されたＮＭＯＳトラ
ンジスタ５４はターンオンとなる。これにより、グロー
バルカラム選択ラインＧＣＳＬｉに対応するローカルカ
ラム選択ラインＬＣＳＬｉは接地電圧になる。また、非
選択入出力ライン対スイッチング回路１２内の第１伝送
ゲート１６及び第２伝送ゲート１８が両方ともオフにな
るので、非選択サブ入出力ライン対ＳＩＯｉ／ＳＩＯｉ
Ｂはグローバル入出力ライン対ＧＩＯ／ＧＩＯＢから遮
断される。そして、非選択プリチャージ回路１４内の全
ＮＭＯＳトランジスタ２２〜２６がオンとなり、非選択
サブ入出力ライン対ＳＩＯｉ／ＳＩＯｉＢがＶＢＬレベ
ルにプリチャージされる。
【００３１】本例のデータ入出力制御回路は、異なるバ
ンクが連続的に選択される場合、各バンクに対応したバ
ンク選択情報による制御で、バンクの遷移を非常に迅速
にすることができる。例えば、上記のようにバンクＢａ
ｎｋ０のメモリセルＭＣ０のアクセス後、カラムデコー
ダ３８から出力されるグローバルカラム選択ラインＧＣ
ＳＬ０の活性選択を維持したままバンクＢａｎｋ１を選
択するブロック選択情報及びカラムアドレス信号（図
３）を入力すると、バンクＢａｎｋ０のバンク選択信号
ＢＡＮＫ ＣＯＬ０が非活性化され且つこれに代わって
バンクＢａｎｋ１のバンク選択信号ＢＡＮＫ ＣＯＬ１
が活性化される。これにより、グローバルカラム選択ラ
インＧＣＳＬ０は一定のままにしてバンクＢａｎｋ１内
のローカルカラム選択ラインＬＣＳＬ０へ切り換えるこ
とができるので、同一カラム内におけるバンク遷移を容
易・迅速に実行できる。
【００３２】カラム選択スイッチの回路構成は、図２に
示したものに限定されるものではなく、他の形態にも構
成することができる。例えば、カラム選択ライン上の信
号伝送による固有問題を解決するための補助手段を加え
る等の改良が可能である。
【００３３】
【発明の効果】本発明によれば、グローバル入出力ライ
ンとサブ入出力ラインのスイッチング及びサブ入出力ラ
インのプリチャージを、ローブロックアドレスとカラム
アドレスとを使用して制御することにより、グローバル
入出力ラインにつながるアレイブロック中で２以上が同
時にビットライン感知を行い、同じカラム選択ラインに
従い動作しても消費電流が抑制され、且つサブ入出力ラ
インのフローティング誤動作が防止される。また、多数
のバンクがカラム共有することにより、グローバル入出
力ライン対の負荷を減少させられ、バンク遷移が容易・
迅速で高速動作化を図れる。即ち、集積性に優れ、また
消費電流も抑制され、マルチバンク構造のメモリセルア
レイでもビットラインデータをグローバル入出力ライン
対へ効率的につなげられるようなデータ入出力経路制御
回路が提供される。
【図面の簡単な説明】
【図１】従来におけるデータ入出力経路制御回路の回路
図。
【図２】本発明によるデータ入出力経路制御回路の回路
図。
【図３】バンク選択情報を発生するカラム選択スイッチ
制御回路の回路図。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 カラム選択トランジスタ対を介し接続さ
    れるビットライン対及びサブ入出力ライン対を有する多
    数のアレイブロックから構成されるバンクを１以上備え
    てなるマルチバンク構造の半導体メモリ装置において、 選択バンク内アレイブロックのサブ入出力ライン対を、
    多数のアレイブロック共通に設けたグローバル入出力ラ
    イン対へ接続するスイッチング手段と、バンクを選択す
    るためのカラム選択情報と選択バンク内のアレイブロッ
    クを選択するためのロー選択情報とを組合せて前記スイ
    ッチング手段を制御するブロック選択手段と、から構成
    されるデータ入出力経路制御回路を備えることを特徴と
    する半導体メモリ装置。
  2. 【請求項２】 スイッチング手段は、グローバル入出力
    ライン対の第１入出力ラインとサブ入出力ライン対の第
    １入出力ラインとの間に設けられてブロック選択手段に
    より制御される第１伝送ゲートと、グローバル入出力ラ
    イン対の第２入出力ラインとサブ入出力ライン対の第２
    入出力ラインとの間に設けられてブロック選択手段によ
    り制御される第２伝送ゲートと、からなる入出力ライン
    対スイッチング手段を含む請求項１記載の半導体メモリ
    装置。
  3. 【請求項３】 カラム選択トランジスタ対を介し接続さ
    れるビットライン対及びサブ入出力ライン対を有する多
    数のアレイブロックから構成されるバンクを１以上備え
    てなるマルチバンク構造の半導体メモリ装置において、 バンクを選択するためのカラム選択情報と選択バンク内
    のアレイブロックを選択するためのロー選択情報とを組
    合せてバンク選択信号を発生するバンク選択手段と、前
    記バンク選択信号と相補的なプリチャージ制御信号を発
    生するプリチャージ制御手段と、各サブ入出力ライン対
    の対間に設けられ、前記プリチャージ制御信号に応答し
    てサブ入出力ライン対をプリチャージし等化するプリチ
    ャージ手段と、から構成されるデータ入出力経路制御回
    路を備え、前記バンク選択信号に応答して選択バンク内
    の選択アレイブロックのサブ入出力ライン対を多数のア
    レイブロック共通にしたグローバル入出力ライン対へ接
    続すると共に、選択バンク内の非選択アレイブロック及
    び非選択バンク内のアレイブロックの各サブ入出力ライ
    ン対をプリチャージするように動作することを特徴とす
    る半導体メモリ装置。
  4. 【請求項４】 カラム選択トランジスタ対を介し接続さ
    れるビットライン対及びサブ入出力ライン対を有する多
    数のアレイブロックから構成されるバンクを１以上備え
    てなるマルチバンク構造の半導体メモリ装置において、 多数のアレイブロック共通にしたグローバル入出力ライ
    ン対が設けられてバンク内の２以上のアレイブロックで
    ワードライン及びビットラインセンスアンプが動作し、
    そして、グローバル入出力ライン対とサブ入出力ライン
    対との間を接続するスイッチング手段がローブロックア
    ドレス及びカラムアドレスを使用した選択信号によりス
    イッチ制御されるデータ入出力経路制御回路を備えるこ
    とを特徴とする半導体メモリ装置。
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