JP2968134B2 - 半導体記憶装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 23
- 238000003491 array Methods 0.000 claims description 78
- 238000010586 diagram Methods 0.000 description 23
- 230000004044 response Effects 0.000 description 4
- 101001070647 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) 60S ribosomal protein L20-A Proteins 0.000 description 2
- 101001070655 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) 60S ribosomal protein L20-B Proteins 0.000 description 2
- 101000720426 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) 60S ribosomal protein L23-A Proteins 0.000 description 2
- 101000720428 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) 60S ribosomal protein L23-B Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
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- G—PHYSICS
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、特にデータおよびパリティビットを記憶する半導体
記憶装置のアレイ配置に関する。
し、特にデータおよびパリティビットを記憶する半導体
記憶装置のアレイ配置に関する。
【０００２】
【従来の技術】図１０は、データおよびパリティビット
を記憶する従来のＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄ
ｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の主要部のレイア
ウトを示すブロック図である。このＤＲＡＭは８ビット
のデータおよび１ビットのパリティビットを記憶するこ
とができる。
を記憶する従来のＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄ
ｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の主要部のレイア
ウトを示すブロック図である。このＤＲＡＭは８ビット
のデータおよび１ビットのパリティビットを記憶するこ
とができる。
【０００３】半導体チップ１０の中央部に、メモリアレ
イＡＲ２〜ＡＲ９が２列に配置される。また、メモリア
レイＡＲ１は、半導体チップ１０の長辺方向に沿って細
長く配置される。メモリアレイＡＲ２〜ＡＲ９の各々
は、複数行および複数列に配列された複数のメモリセル
を含む。同様に、メモリアレイＡＲ１は、複数行および
複数列に配列された複数のメモリセルを含む。
イＡＲ２〜ＡＲ９が２列に配置される。また、メモリア
レイＡＲ１は、半導体チップ１０の長辺方向に沿って細
長く配置される。メモリアレイＡＲ２〜ＡＲ９の各々
は、複数行および複数列に配列された複数のメモリセル
を含む。同様に、メモリアレイＡＲ１は、複数行および
複数列に配列された複数のメモリセルを含む。
【０００４】メモリアレイＡＲ１に含まれるメモリセル
の行の数はメモリアレイＡＲ２〜ＡＲ９の各々に含まれ
るメモリセルの行の数の４倍であり、メモリアレイＡＲ
１に含まれるメモリセルの列の数はメモリアレイＡＲ２
〜ＡＲ９の各々に含まれるメモリセルの列の数の４分の
１である。
の行の数はメモリアレイＡＲ２〜ＡＲ９の各々に含まれ
るメモリセルの行の数の４倍であり、メモリアレイＡＲ
１に含まれるメモリセルの列の数はメモリアレイＡＲ２
〜ＡＲ９の各々に含まれるメモリセルの列の数の４分の
１である。
【０００５】メモリアレイＡＲ２〜ＡＲ９の各々は、同
数の行を含む４つのブロックＢ１〜Ｂ４に分割されてい
る。４つのブロックＢ１〜Ｂ４のうちいずれか１つが動
作し、残りの３つのブロックは非活性状態となる。これ
を１／４分割動作と呼ぶ。
数の行を含む４つのブロックＢ１〜Ｂ４に分割されてい
る。４つのブロックＢ１〜Ｂ４のうちいずれか１つが動
作し、残りの３つのブロックは非活性状態となる。これ
を１／４分割動作と呼ぶ。
【０００６】メモリアレイＡＲ１は、同数の行を含む１
６のブロックＢ１〜Ｂ１６に分割されている。１６のブ
ロックＢ１〜Ｂ１６のうちいずれか４つが動作し、残り
のブロックは非活性状態となる。このように、メモリア
レイＡＲ１も１／４分割動作を行なう。
６のブロックＢ１〜Ｂ１６に分割されている。１６のブ
ロックＢ１〜Ｂ１６のうちいずれか４つが動作し、残り
のブロックは非活性状態となる。このように、メモリア
レイＡＲ１も１／４分割動作を行なう。
【０００７】メモリアレイＡＲ２〜ＡＲ９において各ブ
ロックＢ１が動作しているときには、メモリアレイＡＲ
１においてブロックＢ１，Ｂ５，Ｂ９，Ｂ１３が動作す
る。
ロックＢ１が動作しているときには、メモリアレイＡＲ
１においてブロックＢ１，Ｂ５，Ｂ９，Ｂ１３が動作す
る。
【０００８】メモリアレイＡＲ１のブロックＢ１〜Ｂ４
およびメモリアレイＡＲ２，ＡＲ９のためにロウデコー
ダＲＤ１が設けられ、メモリアレイＡＲ１のブロックＢ
５〜Ｂ８およびメモリアレイＡＲ３，ＡＲ８のためにロ
ウデコーダＲＤ２が設けられる。また、メモリアレイＡ
Ｒ１のブロックＢ９〜Ｂ１２およびメモリアレイＡＲ
４，ＡＲ７のためにロウデコーダＲＤ３が設けられ、メ
モリアレイＡＲ１のブロックＢ１３〜Ｂ１６およびメモ
リアレイＡＲ５，ＡＲ６のためにロウデコーダＲＤ４が
設けられている。ロウデコーダＲＤ１〜ＲＤ４の各々
は、対応するメモリアレイ内の１行を選択する。
およびメモリアレイＡＲ２，ＡＲ９のためにロウデコー
ダＲＤ１が設けられ、メモリアレイＡＲ１のブロックＢ
５〜Ｂ８およびメモリアレイＡＲ３，ＡＲ８のためにロ
ウデコーダＲＤ２が設けられる。また、メモリアレイＡ
Ｒ１のブロックＢ９〜Ｂ１２およびメモリアレイＡＲ
４，ＡＲ７のためにロウデコーダＲＤ３が設けられ、メ
モリアレイＡＲ１のブロックＢ１３〜Ｂ１６およびメモ
リアレイＡＲ５，ＡＲ６のためにロウデコーダＲＤ４が
設けられている。ロウデコーダＲＤ１〜ＲＤ４の各々
は、対応するメモリアレイ内の１行を選択する。
【０００９】メモリアレイＡＲ２〜ＡＲ５のためにコラ
ムデコーダＣＤ１が設けられ、メモリアレイＡＲ６〜Ａ
Ｒ９のためにコラムデコーダＣＤ２が設けられる。ま
た、メモリアレイＡＲ１のためにコラムデコーダＣＤ３
が設けられる。コラムデコーダＣＤ１〜ＣＤ３の各々
は、対応するメモリアレイ内の２列を選択する。
ムデコーダＣＤ１が設けられ、メモリアレイＡＲ６〜Ａ
Ｒ９のためにコラムデコーダＣＤ２が設けられる。ま
た、メモリアレイＡＲ１のためにコラムデコーダＣＤ３
が設けられる。コラムデコーダＣＤ１〜ＣＤ３の各々
は、対応するメモリアレイ内の２列を選択する。
【００１０】図１１は、図１０において破線Ｒ１で示さ
れる領域を詳細に示す図である。図１１に示されるよう
に、メモリアレイＡＲ２のブロックＢ１，Ｂ２間にロー
カルＩ／Ｏ線群Ｌ２ａが配置され、メモリアレイＡＲ２
のブロックＢ３，Ｂ４間にローカルＩ／Ｏ線群Ｌ２ｂが
配置される。同様に、メモリアレイＡＲ４のブロックＢ
１，Ｂ２間にローカルＩ／Ｏ線群Ｌ４ａが配置される。
さらに、メモリアレイＡＲ５のブロックＢ１，Ｂ２間に
ローカルＩ／Ｏ線群Ｌ５ａが配置され、メモリアレイＡ
Ｒ５のブロックＢ３，Ｂ４間にローカルＩ／Ｏ線群Ｌ５
ｂが配置される。
れる領域を詳細に示す図である。図１１に示されるよう
に、メモリアレイＡＲ２のブロックＢ１，Ｂ２間にロー
カルＩ／Ｏ線群Ｌ２ａが配置され、メモリアレイＡＲ２
のブロックＢ３，Ｂ４間にローカルＩ／Ｏ線群Ｌ２ｂが
配置される。同様に、メモリアレイＡＲ４のブロックＢ
１，Ｂ２間にローカルＩ／Ｏ線群Ｌ４ａが配置される。
さらに、メモリアレイＡＲ５のブロックＢ１，Ｂ２間に
ローカルＩ／Ｏ線群Ｌ５ａが配置され、メモリアレイＡ
Ｒ５のブロックＢ３，Ｂ４間にローカルＩ／Ｏ線群Ｌ５
ｂが配置される。
【００１１】メモリアレイＡＲ１のブロックＢ１，Ｂ２
間にローカルＩ／Ｏ線群Ｌ１ａが配置され、ブロックＢ
３，Ｂ４間にローカルＩ／Ｏ線群Ｌ１ｂが配置される。
同様に、ブロックＢ９，Ｂ１０間にローカルＩ／Ｏ線群
Ｌ１ｅが配置される。さらに、ブロックＢ１３，Ｂ１４
間にローカルＩ／Ｏ線群Ｌ１ｇが配置され、ブロックＢ
１５，Ｂ１６間にローカルＩ／Ｏ線群Ｌ１ｈが配置され
る。各ローカルＩ／Ｏ線群は２組の入出力線対からな
る。
間にローカルＩ／Ｏ線群Ｌ１ａが配置され、ブロックＢ
３，Ｂ４間にローカルＩ／Ｏ線群Ｌ１ｂが配置される。
同様に、ブロックＢ９，Ｂ１０間にローカルＩ／Ｏ線群
Ｌ１ｅが配置される。さらに、ブロックＢ１３，Ｂ１４
間にローカルＩ／Ｏ線群Ｌ１ｇが配置され、ブロックＢ
１５，Ｂ１６間にローカルＩ／Ｏ線群Ｌ１ｈが配置され
る。各ローカルＩ／Ｏ線群は２組の入出力線対からな
る。
【００１２】ローカルＩ／Ｏ線群Ｌ２ａ，Ｌ２ｂは、そ
れぞれスイッチＳ２ａ，Ｓ２ｂを介してグローバルＩ／
Ｏ線対ＧＩＯ２に接続される。ローカルＩ／Ｏ線群Ｌ５
ａ，Ｌ５ｂは、それぞれスイッチＳ５ａ，Ｓ５ｂを介し
てグローバルＩ／Ｏ線対ＧＩＯ５に接続される。また、
ローカルＩ／Ｏ線群Ｌ１ａ，Ｌ１ｂ，…，Ｌ１ｇ，Ｌ１
ｈは、それぞれスイッチＳ１ａ，Ｓ１ｂ，…，Ｓ１ｇ，
Ｓ１ｈを介してグローバルＩ／Ｏ線対ＧＩＯ１に接続さ
れる。
れぞれスイッチＳ２ａ，Ｓ２ｂを介してグローバルＩ／
Ｏ線対ＧＩＯ２に接続される。ローカルＩ／Ｏ線群Ｌ５
ａ，Ｌ５ｂは、それぞれスイッチＳ５ａ，Ｓ５ｂを介し
てグローバルＩ／Ｏ線対ＧＩＯ５に接続される。また、
ローカルＩ／Ｏ線群Ｌ１ａ，Ｌ１ｂ，…，Ｌ１ｇ，Ｌ１
ｈは、それぞれスイッチＳ１ａ，Ｓ１ｂ，…，Ｓ１ｇ，
Ｓ１ｈを介してグローバルＩ／Ｏ線対ＧＩＯ１に接続さ
れる。
【００１３】読出動作時には、スイッチＳ２ａ，Ｓ２ｂ
のいずれか一方、スイッチＳ５ａ，Ｓ５ｂのいずれか一
方およびスイッチＳ１ａ〜Ｓ１ｈのいずれか１つがオン
する。たとえば、スイッチＳ２ａ，Ｓ５ａおよびスイッ
チＳ１ａがオンする。
のいずれか一方、スイッチＳ５ａ，Ｓ５ｂのいずれか一
方およびスイッチＳ１ａ〜Ｓ１ｈのいずれか１つがオン
する。たとえば、スイッチＳ２ａ，Ｓ５ａおよびスイッ
チＳ１ａがオンする。
【００１４】それにより、メモリアレイＡＲ２のブロッ
クＢ１またはブロックＢ２からローカルＩ／Ｏ線群Ｌ２
ａに読出されたデータが、スイッチＳ２ａを介してグロ
ーバルＩ／Ｏ線対ＧＩＯ２に伝達され、メモリアレイＡ
Ｒ５のブロックＢ１またはブロックＢ２からローカルＩ
／Ｏ線群Ｌ５ａに読出されたデータが、スイッチＳ５ａ
を介してグローバルＩ／Ｏ線対ＧＩＯ５に伝達される。
また、メモリアレイＡＲ１のブロックＢ１またはブロッ
クＢ２からローカルＩ／Ｏ線群Ｌ１ａに読出されたデー
タが、スイッチＳ１ａを介してグローバルＩ／Ｏ線対Ｇ
ＩＯ１に伝達される。
クＢ１またはブロックＢ２からローカルＩ／Ｏ線群Ｌ２
ａに読出されたデータが、スイッチＳ２ａを介してグロ
ーバルＩ／Ｏ線対ＧＩＯ２に伝達され、メモリアレイＡ
Ｒ５のブロックＢ１またはブロックＢ２からローカルＩ
／Ｏ線群Ｌ５ａに読出されたデータが、スイッチＳ５ａ
を介してグローバルＩ／Ｏ線対ＧＩＯ５に伝達される。
また、メモリアレイＡＲ１のブロックＢ１またはブロッ
クＢ２からローカルＩ／Ｏ線群Ｌ１ａに読出されたデー
タが、スイッチＳ１ａを介してグローバルＩ／Ｏ線対Ｇ
ＩＯ１に伝達される。
【００１５】
【発明が解決しようとする課題】上記の従来のＤＲＡＭ
では、図１１に示されるように、メモリアレイＡＲ１
が、半導体チップの長辺方向に細長く配置されているの
で、グローバルＩ／Ｏ線対ＧＩＯ１は他のメモリアレイ
に対応するグローバルＩ／Ｏ線対に比べ非常に長くな
る。したがって、グローバルＩ／Ｏ線対の長さが長くな
るので、アクセス速度が遅くなるという問題がある。
では、図１１に示されるように、メモリアレイＡＲ１
が、半導体チップの長辺方向に細長く配置されているの
で、グローバルＩ／Ｏ線対ＧＩＯ１は他のメモリアレイ
に対応するグローバルＩ／Ｏ線対に比べ非常に長くな
る。したがって、グローバルＩ／Ｏ線対の長さが長くな
るので、アクセス速度が遅くなるという問題がある。
【００１６】また、メモリアレイＡＲ１のブロックＢ
１，Ｂ２間に、２組のローカルＩ／Ｏ線群Ｌ１ａ，Ｌ２
ａが配置され、ブロックＢ３，Ｂ４間に、２組のローカ
ルＩ／Ｏ線群Ｌ１ｂ，Ｌ２ｂが配置される。同様に、メ
モリアレイＡＲ１のブロックＢ１３，Ｂ１４間にも、２
組のローカルＩ／Ｏ線群Ｌ１ｇ，Ｌ５ａが配置され、ブ
ロックＢ１５，Ｂ１６間にも、２組のローカルＩ／Ｏ線
群Ｌ１ｈ，Ｌ５ｂが配置される。
１，Ｂ２間に、２組のローカルＩ／Ｏ線群Ｌ１ａ，Ｌ２
ａが配置され、ブロックＢ３，Ｂ４間に、２組のローカ
ルＩ／Ｏ線群Ｌ１ｂ，Ｌ２ｂが配置される。同様に、メ
モリアレイＡＲ１のブロックＢ１３，Ｂ１４間にも、２
組のローカルＩ／Ｏ線群Ｌ１ｇ，Ｌ５ａが配置され、ブ
ロックＢ１５，Ｂ１６間にも、２組のローカルＩ／Ｏ線
群Ｌ１ｈ，Ｌ５ｂが配置される。
【００１７】このように、メモリアレイＡＲ１に対応す
るローカルＩ／Ｏ線群の構成が複雑となり、かつ各メモ
リアレイに対応するローカルＩ／Ｏ線群が、隣接するメ
モリアレイのブロックの配置に影響を及ぼす。その結
果、メモリアレイのレイアウトが困難になるという問題
がある。
るローカルＩ／Ｏ線群の構成が複雑となり、かつ各メモ
リアレイに対応するローカルＩ／Ｏ線群が、隣接するメ
モリアレイのブロックの配置に影響を及ぼす。その結
果、メモリアレイのレイアウトが困難になるという問題
がある。
【００１８】この発明の目的は、データおよびパリティ
ビットを記憶可能な半導体記憶装置において、メモリア
レイのブロックのレイアウトを容易にし、かつアクセス
速度を速くすることを目的とする。
ビットを記憶可能な半導体記憶装置において、メモリア
レイのブロックのレイアウトを容易にし、かつアクセス
速度を速くすることを目的とする。
【００１９】この発明の他の目的は、データおよびパリ
ティビットを記憶可能な半導体記憶装置において、リフ
レッシュ動作時の消費電力を低減することである。
ティビットを記憶可能な半導体記憶装置において、リフ
レッシュ動作時の消費電力を低減することである。
【００２０】
【課題を解決するための手段】第１の発明に係る半導体
記憶装置は、列方向に配列され、各々がデータを記憶す
る複数の第１のメモリセルを含む複数の第１のメモリア
レイと、複数の第１のメモリアレイと列方向に隣接し、
パリティビットを記憶する複数の第２のメモリセルを含
む第２のメモリアレイと、複数の第１のメモリセルの中
から内部アドレスに対応した第１のメモリセルを選択す
ると同時に、複数の第２のメモリセルの中から内部アド
レスに対応した第２のメモリセルを選択するメモリセル
選択手段と、データを入出力するための複数の第１の入
出力線対と、パリティビットを入出力するための第２の
入出力線対とを備え、複数の第１のメモリアレイの各々
の中に複数の第１の入出力線対の少なくとも１つが配置
され、第２のメモリアレイの中に第２の入出力線対が配
置されたものである。
記憶装置は、列方向に配列され、各々がデータを記憶す
る複数の第１のメモリセルを含む複数の第１のメモリア
レイと、複数の第１のメモリアレイと列方向に隣接し、
パリティビットを記憶する複数の第２のメモリセルを含
む第２のメモリアレイと、複数の第１のメモリセルの中
から内部アドレスに対応した第１のメモリセルを選択す
ると同時に、複数の第２のメモリセルの中から内部アド
レスに対応した第２のメモリセルを選択するメモリセル
選択手段と、データを入出力するための複数の第１の入
出力線対と、パリティビットを入出力するための第２の
入出力線対とを備え、複数の第１のメモリアレイの各々
の中に複数の第１の入出力線対の少なくとも１つが配置
され、第２のメモリアレイの中に第２の入出力線対が配
置されたものである。
【００２１】第２の発明に係る半導体記憶装置は、チッ
プ上に形成された半導体記憶装置であって、少なくとも
２列に配列された複数の第１のメモリアレイと、第２の
メモリアレイと、第１および第２のメモリアレイを並列
にアドレス指定するアドレス指定手段と、第３の数のサ
イクルを有する第１のリフレッシュ動作および第４の数
のサイクルを有する第２のリフレッシュ動作を選択的に
行なうことが可能なリフレッシュ制御手段とを備え、複
数の第１のメモリアレイの各々は、複数列および複数行
に配列された第１のメモリセルを含み、かつ分割動作の
ために、列方向に並ぶ第１の数のブロックに分割され、
第２のメモリアレイは、少なくとも２列の第１のメモリ
アレイ内の第１のメモリセルの列と同列に配列された第
２のメモリセルの複数列を含み、かつ分割動作のため
に、列方向に並ぶ第２の数のブロックに分割され、第２
の数は第１の数の半分以下であり、第１の数のブロック
の各々に含まれる第１のメモリセルおよび第２の数のブ
ロックの各々に含まれる第２のメモリセルは同数の行に
配列され、第４の数は第３の数よりも小さく、複数の第
１のメモリアレイの各々に含まれる複数の第１のメモリ
セルは第３の数の行に配列され、第２のメモリアレイに
含まれる複数の第２のメモリセルは第４の数の行に配列
されるものである。
プ上に形成された半導体記憶装置であって、少なくとも
２列に配列された複数の第１のメモリアレイと、第２の
メモリアレイと、第１および第２のメモリアレイを並列
にアドレス指定するアドレス指定手段と、第３の数のサ
イクルを有する第１のリフレッシュ動作および第４の数
のサイクルを有する第２のリフレッシュ動作を選択的に
行なうことが可能なリフレッシュ制御手段とを備え、複
数の第１のメモリアレイの各々は、複数列および複数行
に配列された第１のメモリセルを含み、かつ分割動作の
ために、列方向に並ぶ第１の数のブロックに分割され、
第２のメモリアレイは、少なくとも２列の第１のメモリ
アレイ内の第１のメモリセルの列と同列に配列された第
２のメモリセルの複数列を含み、かつ分割動作のため
に、列方向に並ぶ第２の数のブロックに分割され、第２
の数は第１の数の半分以下であり、第１の数のブロック
の各々に含まれる第１のメモリセルおよび第２の数のブ
ロックの各々に含まれる第２のメモリセルは同数の行に
配列され、第４の数は第３の数よりも小さく、複数の第
１のメモリアレイの各々に含まれる複数の第１のメモリ
セルは第３の数の行に配列され、第２のメモリアレイに
含まれる複数の第２のメモリセルは第４の数の行に配列
されるものである。
【００２２】
【００２３】
【００２４】
【００２５】
【００２６】
【００２７】
【作用】第１の発明に係る半導体記憶装置は、第１のメ
モリアレイと列方向に隣接し、複数の第２のメモリセル
を含む第２のメモリアレイと、第２のメモリアレイの中
に配置された第２の入出力線対とを備えるため、第２の
メモリアレイの配置が容易になるとともに、入出力線対
の構成が単純になり、第２の入出力線対の長さも短くす
ることができる。したがって、レイアウトが容易にな
り、かつ、アクセス速度が高速化される。
モリアレイと列方向に隣接し、複数の第２のメモリセル
を含む第２のメモリアレイと、第２のメモリアレイの中
に配置された第２の入出力線対とを備えるため、第２の
メモリアレイの配置が容易になるとともに、入出力線対
の構成が単純になり、第２の入出力線対の長さも短くす
ることができる。したがって、レイアウトが容易にな
り、かつ、アクセス速度が高速化される。
【００２８】
【００２９】第２の発明に係る半導体記憶装置において
は、第２のメモリアレイの行数と第２のリフレッシュ動
作のサイクル数とが等しい。そのため、リフレッシュ制
御手段により少ないサイクル数を有する第２のリフレッ
シュ動作が行なわれるときに、第２のメモリアレイにお
いて無駄な電力が消費されない。したがって、消費電力
が低減される。
は、第２のメモリアレイの行数と第２のリフレッシュ動
作のサイクル数とが等しい。そのため、リフレッシュ制
御手段により少ないサイクル数を有する第２のリフレッ
シュ動作が行なわれるときに、第２のメモリアレイにお
いて無駄な電力が消費されない。したがって、消費電力
が低減される。
【００３０】
【実施例】以下、この発明の実施例を図面を参照しなが
ら詳細に説明する。
ら詳細に説明する。
【００３１】図１は、この発明の第１の実施例によるＤ
ＲＡＭの全体の構成を示すブロック図である。半導体チ
ップ１０の中央部に、メモリアレイＡＲ２〜ＡＲ９が２
列に配置される。また、半導体チップ１０の短辺に平行
にメモリアレイＡＲ１が配置される。
ＲＡＭの全体の構成を示すブロック図である。半導体チ
ップ１０の中央部に、メモリアレイＡＲ２〜ＡＲ９が２
列に配置される。また、半導体チップ１０の短辺に平行
にメモリアレイＡＲ１が配置される。
【００３２】メモリアレイＡＲ１〜ＡＲ９が形成される
領域の一方の側部に、ロウデコーダＲＤ１〜ＲＤ５が配
置され、さらにそれらの側部にＬＩＯスイッチ回路１１
および入出力バッファ１３が配置される。メモリアレイ
ＡＲ１〜ＡＲ９が形成される領域の他方の側部に、ＬＩ
Ｏスイッチ回路１２および入出力バッファ１４が配置さ
れる。メモリアレイＡＲ１〜ＡＲ９が形成される領域の
一方の端部にコラムデコーダＣＤ１，ＣＤ２が配置され
る。
領域の一方の側部に、ロウデコーダＲＤ１〜ＲＤ５が配
置され、さらにそれらの側部にＬＩＯスイッチ回路１１
および入出力バッファ１３が配置される。メモリアレイ
ＡＲ１〜ＡＲ９が形成される領域の他方の側部に、ＬＩ
Ｏスイッチ回路１２および入出力バッファ１４が配置さ
れる。メモリアレイＡＲ１〜ＡＲ９が形成される領域の
一方の端部にコラムデコーダＣＤ１，ＣＤ２が配置され
る。
【００３３】アドレスバッファ＆リフレッシュアドレス
カウンタ１５は、外部から与えられるアドレス信号Ａ０
〜Ａ９を受け、ロウアドレス信号ＲＡ０〜ＲＡ９をロウ
デコーダＲＤ１〜ＲＤ５に与え、コラムアドレス信号Ｃ
Ａ１〜ＣＡ８をコラムデコーダＣＤ１，ＣＤ２に与え
る。また、アドレスバッファ＆リフレッシュアドレスカ
ウンタ１５は、コラムアドレス信号ＣＡ０をＬＩＯスイ
ッチ回路１１，１２に与える。
カウンタ１５は、外部から与えられるアドレス信号Ａ０
〜Ａ９を受け、ロウアドレス信号ＲＡ０〜ＲＡ９をロウ
デコーダＲＤ１〜ＲＤ５に与え、コラムアドレス信号Ｃ
Ａ１〜ＣＡ８をコラムデコーダＣＤ１，ＣＤ２に与え
る。また、アドレスバッファ＆リフレッシュアドレスカ
ウンタ１５は、コラムアドレス信号ＣＡ０をＬＩＯスイ
ッチ回路１１，１２に与える。
【００３４】コントロールクロック発生回路１６は、外
部から与えられるロウアドレスストローブ信号／ＲＡ
Ｓ、コラムアドレスストローブ信号／ＣＡＳ、ライトイ
ネーブル信号／ＷＥおよびアウトプットイネーブル信号
／ＯＥを受け、ＤＲＡＭの各回路を制御する制御クロッ
ク信号を発生する。
部から与えられるロウアドレスストローブ信号／ＲＡ
Ｓ、コラムアドレスストローブ信号／ＣＡＳ、ライトイ
ネーブル信号／ＷＥおよびアウトプットイネーブル信号
／ＯＥを受け、ＤＲＡＭの各回路を制御する制御クロッ
ク信号を発生する。
【００３５】半導体チップ１０には、８ビットのデータ
および１ビットのパリティビットを入出力するためのデ
ータ入出力端子ＤＱ１〜ＤＱ９が設けられる。データ入
出力端子ＤＱ６〜ＤＱ９は入出力バッファ１３に接続さ
れる。データ入出力端子ＤＱ１〜ＤＱ５は入出力バッフ
ァ１４に接続される。
および１ビットのパリティビットを入出力するためのデ
ータ入出力端子ＤＱ１〜ＤＱ９が設けられる。データ入
出力端子ＤＱ６〜ＤＱ９は入出力バッファ１３に接続さ
れる。データ入出力端子ＤＱ１〜ＤＱ５は入出力バッフ
ァ１４に接続される。
【００３６】図２は、図１のＤＲＡＭの主要部の構成を
示すブロック図である。メモリアレイＡＲ２〜ＡＲ９の
各々は、複数行および複数列に配列された複数のメモリ
セルを含む。メモリアレイＡＲ１は、複数行および複数
列に配列された複数のメモリセルを含む。メモリアレイ
ＡＲ１に含まれるメモリセルの列の数はメモリアレイＡ
Ｒ２〜ＡＲ９の各々に含まれるメモリセルの列の数の２
倍であり、メモリアレイＡＲ１に含まれるメモリセルの
行の数はメモリアレイＡＲ２〜ＡＲ９の各々に含まれる
メモリセルの行の数の２分の１である。
示すブロック図である。メモリアレイＡＲ２〜ＡＲ９の
各々は、複数行および複数列に配列された複数のメモリ
セルを含む。メモリアレイＡＲ１は、複数行および複数
列に配列された複数のメモリセルを含む。メモリアレイ
ＡＲ１に含まれるメモリセルの列の数はメモリアレイＡ
Ｒ２〜ＡＲ９の各々に含まれるメモリセルの列の数の２
倍であり、メモリアレイＡＲ１に含まれるメモリセルの
行の数はメモリアレイＡＲ２〜ＡＲ９の各々に含まれる
メモリセルの行の数の２分の１である。
【００３７】たとえば、メモリアレイＡＲ１は５１２本
のワード線を含み、メモリアレイＡＲ２〜ＡＲ９の各々
は１０２４本のワード線を含む。
のワード線を含み、メモリアレイＡＲ２〜ＡＲ９の各々
は１０２４本のワード線を含む。
【００３８】メモリアレイＡＲ２〜ＡＲ９の各々は、同
数の行を含む４つのブロックＢ１〜Ｂ４に分割される。
４つのブロックＢ１〜Ｂ４のいずれか１つが動作し、残
りのブロックは非活性状態となる。このように、メモリ
アレイＡＲ２〜ＡＲ９の各々は１／４分割動作を行な
う。
数の行を含む４つのブロックＢ１〜Ｂ４に分割される。
４つのブロックＢ１〜Ｂ４のいずれか１つが動作し、残
りのブロックは非活性状態となる。このように、メモリ
アレイＡＲ２〜ＡＲ９の各々は１／４分割動作を行な
う。
【００３９】一方、メモリアレイＡＲ１は、同数の行を
含む４つのブロックＢ１ａ，Ｂ２ａ，Ｂ１ｂ，Ｂ２ｂに
分割される。ブロックＢ１ａ，Ｂ１ｂが同時に動作し、
ブロックＢ２ａ，Ｂ２ｂが同時に動作する。ブロックＢ
１ａ，Ｂ１ｂが動作しているときには、ブロックＢ２
ａ，Ｂ２ｂは非活性状態となる。逆に、ブロックＢ２
ａ，Ｂ２ｂが動作しているときには、ブロックＢ１ａ，
Ｂ１ｂは非活性状態となる。このように、メモリアレイ
ＡＲ１は１／２分割動作を行なう。
含む４つのブロックＢ１ａ，Ｂ２ａ，Ｂ１ｂ，Ｂ２ｂに
分割される。ブロックＢ１ａ，Ｂ１ｂが同時に動作し、
ブロックＢ２ａ，Ｂ２ｂが同時に動作する。ブロックＢ
１ａ，Ｂ１ｂが動作しているときには、ブロックＢ２
ａ，Ｂ２ｂは非活性状態となる。逆に、ブロックＢ２
ａ，Ｂ２ｂが動作しているときには、ブロックＢ１ａ，
Ｂ１ｂは非活性状態となる。このように、メモリアレイ
ＡＲ１は１／２分割動作を行なう。
【００４０】たとえば、メモリアレイＡＲ２〜ＡＲ９の
各々においてブロックＢ１が動作しているときには、メ
モリアレイＡＲ１においてはブロックＢ１ａ，Ｂ１ｂが
動作する。メモリアレイＡＲ２〜ＡＲ９の各々において
ブロックＢ２が動作しているときには、メモリアレイＡ
Ｒ１においてブロックＢ２ａ，Ｂ２ｂが動作する。一
方、メモリアレイＡＲ２〜ＡＲ９の各々においてブロッ
クＢ３が動作しているときには、メモリアレイＡＲ１に
おいてブロックＢ１ａ，Ｂ１ｂが動作する。メモリアレ
イＡＲ２〜ＡＲ９の各々においてブロックＢ４が動作し
ているときには、メモリアレイＡＲ１においてブロック
Ｂ２ａ，Ｂ２ｂが動作する。
各々においてブロックＢ１が動作しているときには、メ
モリアレイＡＲ１においてはブロックＢ１ａ，Ｂ１ｂが
動作する。メモリアレイＡＲ２〜ＡＲ９の各々において
ブロックＢ２が動作しているときには、メモリアレイＡ
Ｒ１においてブロックＢ２ａ，Ｂ２ｂが動作する。一
方、メモリアレイＡＲ２〜ＡＲ９の各々においてブロッ
クＢ３が動作しているときには、メモリアレイＡＲ１に
おいてブロックＢ１ａ，Ｂ１ｂが動作する。メモリアレ
イＡＲ２〜ＡＲ９の各々においてブロックＢ４が動作し
ているときには、メモリアレイＡＲ１においてブロック
Ｂ２ａ，Ｂ２ｂが動作する。
【００４１】たとえば、メモリアレイＡＲ１は、５１２
本のワード線を含む。メモリアレイＡＲ２，ＡＲ９は、
１０２４本のワード線を含む。同様に、メモリアレイＡ
Ｒ３，ＡＲ８も１０２４本のワード線を含み、メモリア
レイＡＲ４，ＡＲ７も１０２４本のワード線を含み、メ
モリアレイＡＲ５，ＡＲ６も１０２４本のワード線を含
む。
本のワード線を含む。メモリアレイＡＲ２，ＡＲ９は、
１０２４本のワード線を含む。同様に、メモリアレイＡ
Ｒ３，ＡＲ８も１０２４本のワード線を含み、メモリア
レイＡＲ４，ＡＲ７も１０２４本のワード線を含み、メ
モリアレイＡＲ５，ＡＲ６も１０２４本のワード線を含
む。
【００４２】通常動作時には、ロウデコーダＲＤ１は、
メモリアレイＡＲ１内の５１２本のワード線のうちいず
れか１つを選択する。ロウデコーダＲＤ２は、メモリア
レイＡＲ２，ＡＲ９内の１０２４本のワード線のいずれ
かを選択する。同様に、ロウデコーダＲＤ３は、メモリ
アレイＡＲ３，ＡＲ８内の１０２４本のワード線のいず
れかを選択し、ロウデコーダＲＤ４は、メモリアレイＡ
Ｒ４，ＡＲ７内の１０２４本のワード線のいずれかを選
択する。ロウデコーダＲＤ５は、メモリアレイＡＲ５，
ＡＲ６内の１０２４本のワード線のいずれかを選択す
る。
メモリアレイＡＲ１内の５１２本のワード線のうちいず
れか１つを選択する。ロウデコーダＲＤ２は、メモリア
レイＡＲ２，ＡＲ９内の１０２４本のワード線のいずれ
かを選択する。同様に、ロウデコーダＲＤ３は、メモリ
アレイＡＲ３，ＡＲ８内の１０２４本のワード線のいず
れかを選択し、ロウデコーダＲＤ４は、メモリアレイＡ
Ｒ４，ＡＲ７内の１０２４本のワード線のいずれかを選
択する。ロウデコーダＲＤ５は、メモリアレイＡＲ５，
ＡＲ６内の１０２４本のワード線のいずれかを選択す
る。
【００４３】コラムデコーダＣＤ１は、メモリアレイＡ
Ｒ１内のブロックＢ１ｂ，Ｂ２ｂの複数列のいずれかお
よびメモリアレイＡＲ２〜ＡＲ５内の複数列のいずれか
を選択する。コラムデコーダＣＤ２は、メモリアレイＡ
Ｒ１内のブロックＢ１ａ，Ｂ２ａの複数列のいずれかお
よびメモリアレイＡＲ６〜ＡＲ９内の複数列のいずれか
を選択する。
Ｒ１内のブロックＢ１ｂ，Ｂ２ｂの複数列のいずれかお
よびメモリアレイＡＲ２〜ＡＲ５内の複数列のいずれか
を選択する。コラムデコーダＣＤ２は、メモリアレイＡ
Ｒ１内のブロックＢ１ａ，Ｂ２ａの複数列のいずれかお
よびメモリアレイＡＲ６〜ＡＲ９内の複数列のいずれか
を選択する。
【００４４】図３は、図２において破線Ｒ２で示される
部分を詳細に示す図である。メモリアレイＡＲ１内のブ
ロックＢ１ａ，Ｂ２ａ間にローカルＩ／Ｏ線群Ｌ１ａが
配置され、ブロックＢ１ｂ，Ｂ２ｂ間にローカルＩ／Ｏ
線群Ｌ１ｂが配置される。メモリアレイＡＲ２内のブロ
ックＢ１，Ｂ２間にローカルＩ／Ｏ線群Ｌ２ａが配置さ
れ、ブロックＢ３，Ｂ４間にローカルＩ／Ｏ線群Ｌ２ｂ
が配置される。メモリアレイＡＲ９内のブロックＢ１，
Ｂ２間にローカルＩ／Ｏ線群Ｌ９ａが配置され、ブロッ
クＢ３，Ｂ４間にローカルＩ／Ｏ線群Ｌ９ｂが配置され
る。各ローカルＩ／Ｏ線群は２組の入出力線対からな
る。
部分を詳細に示す図である。メモリアレイＡＲ１内のブ
ロックＢ１ａ，Ｂ２ａ間にローカルＩ／Ｏ線群Ｌ１ａが
配置され、ブロックＢ１ｂ，Ｂ２ｂ間にローカルＩ／Ｏ
線群Ｌ１ｂが配置される。メモリアレイＡＲ２内のブロ
ックＢ１，Ｂ２間にローカルＩ／Ｏ線群Ｌ２ａが配置さ
れ、ブロックＢ３，Ｂ４間にローカルＩ／Ｏ線群Ｌ２ｂ
が配置される。メモリアレイＡＲ９内のブロックＢ１，
Ｂ２間にローカルＩ／Ｏ線群Ｌ９ａが配置され、ブロッ
クＢ３，Ｂ４間にローカルＩ／Ｏ線群Ｌ９ｂが配置され
る。各ローカルＩ／Ｏ線群は２組の入出力線対からな
る。
【００４５】メモリアレイＡＲ１内の各ブロックは２５
６本のワード線を含み、メモリアレイＡＲ２，ＡＲ９内
の各ブロックも２５６本のワード線を含む。
６本のワード線を含み、メモリアレイＡＲ２，ＡＲ９内
の各ブロックも２５６本のワード線を含む。
【００４６】ローカルＩ／Ｏ線群Ｌ１ａ，Ｌ１ｂは、そ
れぞれスイッチＳ１ａ，Ｓ１ｂを介してスイッチＳ１ｃ
に接続される。スイッチＳ１ｃはグローバルＩ／Ｏ線対
ＧＩＯ１に接続される。ローカルＩ／Ｏ線群Ｌ２ａ，Ｌ
２ｂは、それぞれスイッチＳ２ａ，Ｓ２ｂを介してグロ
ーバルＩ／Ｏ線対ＧＩＯ２に接続される。ローカルＩ／
Ｏ線群Ｌ９ａ，Ｌ９ｂは、それぞれスイッチＳ９ａ，Ｓ
９ｂを介してグローバルＩ／Ｏ線対ＧＩＯ９に接続され
る。
れぞれスイッチＳ１ａ，Ｓ１ｂを介してスイッチＳ１ｃ
に接続される。スイッチＳ１ｃはグローバルＩ／Ｏ線対
ＧＩＯ１に接続される。ローカルＩ／Ｏ線群Ｌ２ａ，Ｌ
２ｂは、それぞれスイッチＳ２ａ，Ｓ２ｂを介してグロ
ーバルＩ／Ｏ線対ＧＩＯ２に接続される。ローカルＩ／
Ｏ線群Ｌ９ａ，Ｌ９ｂは、それぞれスイッチＳ９ａ，Ｓ
９ｂを介してグローバルＩ／Ｏ線対ＧＩＯ９に接続され
る。
【００４７】通常動作時には、ロウアドレス信号ＲＡ９
に応答して、スイッチＳ１ｃがスイッチＳ１ａ側または
スイッチＳ１ｂ側に切換えられる。また、ロウアドレス
信号ＲＡ８，ＲＡ９に応答して、スイッチＳ２ａ，Ｓ２
ｂのいずれか一方がオンし、スイッチＳ９ａ，Ｓ９ｂの
いずれか一方がオンする。
に応答して、スイッチＳ１ｃがスイッチＳ１ａ側または
スイッチＳ１ｂ側に切換えられる。また、ロウアドレス
信号ＲＡ８，ＲＡ９に応答して、スイッチＳ２ａ，Ｓ２
ｂのいずれか一方がオンし、スイッチＳ９ａ，Ｓ９ｂの
いずれか一方がオンする。
【００４８】たとえば、スイッチＳ１ｃがスイッチＳ１
ｂ側に切換えられ、スイッチＳ２ａおよびスイッチＳ９
ａがオンする。それにより、メモリアレイＡＲ１内のブ
ロックＢ１ｂまたはブロックＢ２ｂからローカルＩ／Ｏ
線群Ｌ１ｂに読出されたデータが、スイッチＳ１ｂおよ
びスイッチＳ１ｃを介してグローバルＩ／Ｏ線対ＧＩＯ
１に伝達される。
ｂ側に切換えられ、スイッチＳ２ａおよびスイッチＳ９
ａがオンする。それにより、メモリアレイＡＲ１内のブ
ロックＢ１ｂまたはブロックＢ２ｂからローカルＩ／Ｏ
線群Ｌ１ｂに読出されたデータが、スイッチＳ１ｂおよ
びスイッチＳ１ｃを介してグローバルＩ／Ｏ線対ＧＩＯ
１に伝達される。
【００４９】同時に、メモリアレイＡＲ２内のブロック
Ｂ１またはブロックＢ２からローカルＩ／Ｏ線群Ｌ２ａ
に読出されたデータが、スイッチＳ２ａを介してグロー
バルＩ／Ｏ線対ＧＩＯ２に伝達され、メモリアレイＡＲ
９内のブロックＢ１またはＢ２からローカルＩ／Ｏ線群
Ｌ９ａに読出されたデータが、スイッチＳ９ａを介して
グローバルＩ／Ｏ線対ＧＩＯ９に伝達される。
Ｂ１またはブロックＢ２からローカルＩ／Ｏ線群Ｌ２ａ
に読出されたデータが、スイッチＳ２ａを介してグロー
バルＩ／Ｏ線対ＧＩＯ２に伝達され、メモリアレイＡＲ
９内のブロックＢ１またはＢ２からローカルＩ／Ｏ線群
Ｌ９ａに読出されたデータが、スイッチＳ９ａを介して
グローバルＩ／Ｏ線対ＧＩＯ９に伝達される。
【００５０】図４は、図３に示されるメモリアレイＡＲ
２のさらに詳細な構成を示す回路図である。
２のさらに詳細な構成を示す回路図である。
【００５１】ブロックＢ１は、複数組のビット線対Ｂ
Ｌ，／ＢＬ、それらのビット線対に交差する２５６本の
ワード線ＷＬ１〜ＷＬ２５６、およびそれらの交点に設
けられた複数のメモリセルＭＣを含む。同様に、ブロッ
クＢ２は、複数組のビット線対ＢＬ，／ＢＬ、それらの
ビット線対に交差する２５６本のワード線ＷＬ２５７〜
ＷＬ５１２、およびそれらの交点に設けられた複数のメ
モリセルＭＣを含む。
Ｌ，／ＢＬ、それらのビット線対に交差する２５６本の
ワード線ＷＬ１〜ＷＬ２５６、およびそれらの交点に設
けられた複数のメモリセルＭＣを含む。同様に、ブロッ
クＢ２は、複数組のビット線対ＢＬ，／ＢＬ、それらの
ビット線対に交差する２５６本のワード線ＷＬ２５７〜
ＷＬ５１２、およびそれらの交点に設けられた複数のメ
モリセルＭＣを含む。
【００５２】ブロックＢ１，Ｂ２間には、複数のセンス
アンプＳＡおよびローカルＩ／Ｏ線群Ｌ２ａが配置され
る。ローカルＩ／Ｏ線群Ｌ２ａは、２組のローカルＩ／
Ｏ線対ＬＩＯ０，ＬＩＯ１を含む。２組のローカルＩ／
Ｏ線対ＬＩＯ０，ＬＩＯ１の各々は、入出力線ＩＯ，／
ＩＯを含む。
アンプＳＡおよびローカルＩ／Ｏ線群Ｌ２ａが配置され
る。ローカルＩ／Ｏ線群Ｌ２ａは、２組のローカルＩ／
Ｏ線対ＬＩＯ０，ＬＩＯ１を含む。２組のローカルＩ／
Ｏ線対ＬＩＯ０，ＬＩＯ１の各々は、入出力線ＩＯ，／
ＩＯを含む。
【００５３】ブロックＢ１内の各ビット線対ＢＬ，／Ｂ
Ｌは、ＮチャネルＭＯＳトランジスタＳ１，Ｓ２を介し
て対応するセンスアンプＳＡに接続される。ブロックＢ
２内の各ビット線対ＢＬ，／ＢＬは、ＮチャネルＭＯＳ
トランジスタＳ３，Ｓ４を介して対応するセンスアンプ
ＳＡに接続される。トランジスタＳ１，Ｓ２のゲートに
は、スイッチ信号Ｓ１Ｌ（０）が与えられ、トランジス
タＳ３，Ｓ４のゲートには、スイッチ信号Ｓ１Ｒ（０）
が与えられる。
Ｌは、ＮチャネルＭＯＳトランジスタＳ１，Ｓ２を介し
て対応するセンスアンプＳＡに接続される。ブロックＢ
２内の各ビット線対ＢＬ，／ＢＬは、ＮチャネルＭＯＳ
トランジスタＳ３，Ｓ４を介して対応するセンスアンプ
ＳＡに接続される。トランジスタＳ１，Ｓ２のゲートに
は、スイッチ信号Ｓ１Ｌ（０）が与えられ、トランジス
タＳ３，Ｓ４のゲートには、スイッチ信号Ｓ１Ｒ（０）
が与えられる。
【００５４】奇数番目のビット線対ＢＬ，／ＢＬに対応
するセンスアンプＳＡのノードＮ１，Ｎ２は、Ｎチャネ
ルＭＯＳトランジスタＴ１，Ｔ２を介してローカルＩ／
Ｏ線対ＬＩＯ０に接続される。偶数番目のビット線対Ｂ
Ｌ，／ＢＬに対応するセンスアンプＳＡのノードＮ３，
Ｎ４は、ＮチャネルＭＯＳトランジスタＴ３，Ｔ４を介
してローカルＩ／Ｏ線対ＬＩＯ１に接続される。隣接す
る２組のビット線対ＢＬ，／ＢＬに対応するトランジス
タＴ１〜Ｔ４のゲートには、コラムデコーダＣＤ１から
のコラム選択線Ｙｉが接続される。
するセンスアンプＳＡのノードＮ１，Ｎ２は、Ｎチャネ
ルＭＯＳトランジスタＴ１，Ｔ２を介してローカルＩ／
Ｏ線対ＬＩＯ０に接続される。偶数番目のビット線対Ｂ
Ｌ，／ＢＬに対応するセンスアンプＳＡのノードＮ３，
Ｎ４は、ＮチャネルＭＯＳトランジスタＴ３，Ｔ４を介
してローカルＩ／Ｏ線対ＬＩＯ１に接続される。隣接す
る２組のビット線対ＢＬ，／ＢＬに対応するトランジス
タＴ１〜Ｔ４のゲートには、コラムデコーダＣＤ１から
のコラム選択線Ｙｉが接続される。
【００５５】ブロックＢ３，Ｂ４はブロックＢ１，Ｂ２
とそれぞれ同様の構成を有する。ブロックＢ３，Ｂ４間
には、複数のセンスアンプＳＡおよびローカルＩ／Ｏ線
群Ｌ２ｂが配置される。ローカルＩ／Ｏ線群Ｌ２ｂも、
ローカルＩ／Ｏ線群Ｌ２ａと同様に、２組のローカルＩ
／Ｏ線対ＬＩＯ０，ＬＩＯ１を含む。ブロックＢ３に対
応するトランジスタＳ１，Ｓ２のゲートにはスイッチ信
号Ｓ１Ｌ（１）が与えられ、ブロックＢ４に対応するト
ランジスタＳ３，Ｓ４のゲートにはスイッチ信号Ｓ１Ｒ
（１）が与えられる。
とそれぞれ同様の構成を有する。ブロックＢ３，Ｂ４間
には、複数のセンスアンプＳＡおよびローカルＩ／Ｏ線
群Ｌ２ｂが配置される。ローカルＩ／Ｏ線群Ｌ２ｂも、
ローカルＩ／Ｏ線群Ｌ２ａと同様に、２組のローカルＩ
／Ｏ線対ＬＩＯ０，ＬＩＯ１を含む。ブロックＢ３に対
応するトランジスタＳ１，Ｓ２のゲートにはスイッチ信
号Ｓ１Ｌ（１）が与えられ、ブロックＢ４に対応するト
ランジスタＳ３，Ｓ４のゲートにはスイッチ信号Ｓ１Ｒ
（１）が与えられる。
【００５６】スイッチ信号Ｓ１Ｌ（０），Ｓ１Ｒ
（０），Ｓ１Ｌ（１），Ｓ１Ｒ（１）は、ブロックＢ１
〜Ｂ４を選択するためのロウアドレス信号ＲＡ８，ＲＡ
９から作られる。たとえば、ロウアドレス信号ＲＡ８が
“０”でありかつロウアドレス信号ＲＡ９が“０”のと
きには、スイッチ信号Ｓ１Ｌ（０）が“Ｈ”になり、ブ
ロックＢ１が選択される。
（０），Ｓ１Ｌ（１），Ｓ１Ｒ（１）は、ブロックＢ１
〜Ｂ４を選択するためのロウアドレス信号ＲＡ８，ＲＡ
９から作られる。たとえば、ロウアドレス信号ＲＡ８が
“０”でありかつロウアドレス信号ＲＡ９が“０”のと
きには、スイッチ信号Ｓ１Ｌ（０）が“Ｈ”になり、ブ
ロックＢ１が選択される。
【００５７】ローカルＩ／Ｏ線群Ｌ２ａはスイッチＳ２
ａを介してグローバルＩ／Ｏ線対ＧＩＯ２に接続され、
ローカルＩ／Ｏ線群Ｌ２ｂはスイッチＳ２ｂを介してグ
ローバルＩ／Ｏ線対ＧＩＯ２に接続される。
ａを介してグローバルＩ／Ｏ線対ＧＩＯ２に接続され、
ローカルＩ／Ｏ線群Ｌ２ｂはスイッチＳ２ｂを介してグ
ローバルＩ／Ｏ線対ＧＩＯ２に接続される。
【００５８】スイッチＳ２ａは第１および第２のスイッ
チＳＷ１，ＳＷ２からなる。スイッチＳＷ１はローカル
Ｉ／Ｏ線群Ｌ２ａ内のローカルＩ／Ｏ線対ＬＩＯ０とグ
ローバルＩ／Ｏ線対ＧＩＯ２との間に接続され、スイッ
チＳＷ２はローカルＩ／Ｏ線群Ｌ２ａ内のローカルＩ／
Ｏ線対ＬＩＯ１とグローバルＩ／Ｏ線対ＧＩＯ２との間
に接続される。
チＳＷ１，ＳＷ２からなる。スイッチＳＷ１はローカル
Ｉ／Ｏ線群Ｌ２ａ内のローカルＩ／Ｏ線対ＬＩＯ０とグ
ローバルＩ／Ｏ線対ＧＩＯ２との間に接続され、スイッ
チＳＷ２はローカルＩ／Ｏ線群Ｌ２ａ内のローカルＩ／
Ｏ線対ＬＩＯ１とグローバルＩ／Ｏ線対ＧＩＯ２との間
に接続される。
【００５９】スイッチＳ２ｂは第３および第４のスイッ
チＳＷ３，ＳＷ４からなる。スイッチＳＷ３はローカル
Ｉ／Ｏ線群Ｌ２ｂ内のローカルＩ／Ｏ線対ＬＩＯ０とグ
ローバルＩ／Ｏ線対ＧＩＯ２との間に接続され、スイッ
チＳＷ４はローカルＩ／Ｏ線群Ｌ２ｂ内のローカルＩ／
Ｏ線対ＬＩＯ１とグローバルＩ／Ｏ線対ＧＩＯ２との間
に接続される。
チＳＷ３，ＳＷ４からなる。スイッチＳＷ３はローカル
Ｉ／Ｏ線群Ｌ２ｂ内のローカルＩ／Ｏ線対ＬＩＯ０とグ
ローバルＩ／Ｏ線対ＧＩＯ２との間に接続され、スイッ
チＳＷ４はローカルＩ／Ｏ線群Ｌ２ｂ内のローカルＩ／
Ｏ線対ＬＩＯ１とグローバルＩ／Ｏ線対ＧＩＯ２との間
に接続される。
【００６０】スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４
は、ロウアドレス信号ＲＡ８，ＲＡ９およびコラムアド
レス信号ＣＡ０に応答して制御される。たとえば、ロウ
アドレス信号ＲＡ８が“０”であり、ロウアドレス信号
ＲＡ９が“０”であり、かつコラムアドレス信号ＣＡ０
が“０”であるときには、スイッチＳＷ１がオンする。
は、ロウアドレス信号ＲＡ８，ＲＡ９およびコラムアド
レス信号ＣＡ０に応答して制御される。たとえば、ロウ
アドレス信号ＲＡ８が“０”であり、ロウアドレス信号
ＲＡ９が“０”であり、かつコラムアドレス信号ＣＡ０
が“０”であるときには、スイッチＳＷ１がオンする。
【００６１】次に、図５の波形図を参照しながら図４の
回路に示されるブロックＢ１，Ｂ２の動作を説明する。
回路に示されるブロックＢ１，Ｂ２の動作を説明する。
【００６２】まず、たとえば、スイッチ信号Ｓ１Ｒ
（０）が“Ｌ”に立下がり、スイッチ信号Ｓ１Ｌが
“Ｈ”に立上がる。これにより、トランジスタＳ１，Ｓ
２がオンし、トランジスタＳ３，Ｓ４がオフする。
（０）が“Ｌ”に立下がり、スイッチ信号Ｓ１Ｌが
“Ｈ”に立上がる。これにより、トランジスタＳ１，Ｓ
２がオンし、トランジスタＳ３，Ｓ４がオフする。
【００６３】その後、ロウデコーダＲＤ２（図１〜図３
参照）により、ワード線ＷＬ７の電位が“Ｈ”に立上げ
られる。それにより、ワード線ＷＬ７に接続される１行
のメモリセルＭＣからそれぞれ対応するビット線にデー
タが読出される。その結果、各ビット線対ＢＬ，／ＢＬ
間に電位差が発生する。
参照）により、ワード線ＷＬ７の電位が“Ｈ”に立上げ
られる。それにより、ワード線ＷＬ７に接続される１行
のメモリセルＭＣからそれぞれ対応するビット線にデー
タが読出される。その結果、各ビット線対ＢＬ，／ＢＬ
間に電位差が発生する。
【００６４】各ビット線対ＢＬ，／ＢＬ上の電位差が、
対応するセンスアンプＳＡにより増幅される。一方、ブ
ロックＢ２内のワード線ＷＬ２６３の電位は“Ｌ”のま
ま変化しない。
対応するセンスアンプＳＡにより増幅される。一方、ブ
ロックＢ２内のワード線ＷＬ２６３の電位は“Ｌ”のま
ま変化しない。
【００６５】次に、コラムデコーダＣＤ１により、たと
えばコラム選択線Ｙｉの電位が“Ｈ”に立上げられる。
それにより、対応するトランジスタＴ１〜Ｔ４がオンす
る。その結果、対応する２組のビット線対ＢＬ，／ＢＬ
上の電位差が、それぞれローカルＩ／Ｏ線対ＬＩＯ０，
ＬＩＯ１に伝達される。
えばコラム選択線Ｙｉの電位が“Ｈ”に立上げられる。
それにより、対応するトランジスタＴ１〜Ｔ４がオンす
る。その結果、対応する２組のビット線対ＢＬ，／ＢＬ
上の電位差が、それぞれローカルＩ／Ｏ線対ＬＩＯ０，
ＬＩＯ１に伝達される。
【００６６】このようにして、選択された２つのメモリ
セルＭＣのデータが、それぞれローカルＩ／Ｏ線群Ｌ２
ａの２組のローカルＩ／Ｏ線対ＬＩＯ０，ＬＩＯ１に読
出される。ローカルＩ／Ｏ線群Ｌ２ａ上の２つのデータ
は、図３に示されるスイッチＳ２ａに与えられ、２つの
データのうち１つが選択され、それがグローバルＩ／Ｏ
線対ＧＩＯ２に伝達される。
セルＭＣのデータが、それぞれローカルＩ／Ｏ線群Ｌ２
ａの２組のローカルＩ／Ｏ線対ＬＩＯ０，ＬＩＯ１に読
出される。ローカルＩ／Ｏ線群Ｌ２ａ上の２つのデータ
は、図３に示されるスイッチＳ２ａに与えられ、２つの
データのうち１つが選択され、それがグローバルＩ／Ｏ
線対ＧＩＯ２に伝達される。
【００６７】次に、図３および図６を参照しながらリフ
レッシュ動作を説明する。このＤＲＡＭでは、１０２４
リフレッシュサイクルおよび５１２リフレッシュサイク
ルを行なうことが可能である。
レッシュ動作を説明する。このＤＲＡＭでは、１０２４
リフレッシュサイクルおよび５１２リフレッシュサイク
ルを行なうことが可能である。
【００６８】まず、１０２４リフレッシュサイクルを説
明する。図１に示されるアドレスバッファ＆リフレッシ
ュアドレスカウンタ１５が、リフレッシュアドレス信号
としてロウアドレス信号ＲＡ０〜ＲＡ９を発生する。
明する。図１に示されるアドレスバッファ＆リフレッシ
ュアドレスカウンタ１５が、リフレッシュアドレス信号
としてロウアドレス信号ＲＡ０〜ＲＡ９を発生する。
【００６９】ロウデコーダＲＤ２は、リフレッシュアド
レス信号に応答して、メモリアレイＡＲ２，ＡＲ９内の
１０２４本のワード線を順次選択する。
レス信号に応答して、メモリアレイＡＲ２，ＡＲ９内の
１０２４本のワード線を順次選択する。
【００７０】メモリアレイＡＲ２，ＡＲ９のブロックＢ
１，Ｂ２内のワード線が順次選択されているときには、
ロウデコーダＲＤ１によりメモリアレイＡＲ１内のワー
ド線が順次選択される。メモリアレイＡＲ２，ＡＲ９の
ブロックＢ３，Ｂ４内のワード線が順次選択されている
ときにも、ロウデコーダＲＤ１によりメモリアレイＡＲ
１内のワード線が順次選択される。すなわち、メモリア
レイＡＲ１内の各ワード線は、１回の１０２４リフレッ
シュサイクルにおいて２回ずつ選択されることになる。
１，Ｂ２内のワード線が順次選択されているときには、
ロウデコーダＲＤ１によりメモリアレイＡＲ１内のワー
ド線が順次選択される。メモリアレイＡＲ２，ＡＲ９の
ブロックＢ３，Ｂ４内のワード線が順次選択されている
ときにも、ロウデコーダＲＤ１によりメモリアレイＡＲ
１内のワード線が順次選択される。すなわち、メモリア
レイＡＲ１内の各ワード線は、１回の１０２４リフレッ
シュサイクルにおいて２回ずつ選択されることになる。
【００７１】選択されたワード線に接続される１行のメ
モリセルからそれぞれ対応するビット線にデータが読出
され、その読出されたデータが対応するセンスアンプに
より増幅される。このようにして、各メモリセルがリフ
レッシュされる。
モリセルからそれぞれ対応するビット線にデータが読出
され、その読出されたデータが対応するセンスアンプに
より増幅される。このようにして、各メモリセルがリフ
レッシュされる。
【００７２】上記のように、１０２４リフレッシュサイ
クルにおいては、メモリアレイＡＲ１を含むメモリアレ
イ領域Ａにおいて１／２分割動作が行なわれ、メモリア
レイＡＲ２，ＡＲ９を含むメモリアレイ領域Ｂにおいて
１／４分割動作が行なわれる。
クルにおいては、メモリアレイＡＲ１を含むメモリアレ
イ領域Ａにおいて１／２分割動作が行なわれ、メモリア
レイＡＲ２，ＡＲ９を含むメモリアレイ領域Ｂにおいて
１／４分割動作が行なわれる。
【００７３】次に、５１２リフレッシュサイクルを説明
する。ロウデコーダＲＤ２は、図１に示されるアドレス
バッファ＆リフレッシュアドレスカウンタ１５から与え
られるリフレッシュアドレス信号に応答して、メモリア
レイＡＲ２，ＡＲ９のブロックＢ１，Ｂ２内の５１２本
のワード線を順次選択し、同時に、メモリアレイＡＲ
２，ＡＲ９のブロックＢ３，Ｂ４内の５１２本のワード
線を順次選択する。このとき、メモリアレイＡＲ１にお
いては、ロウデコーダＲＤ１により、５１２本のワード
線が順次選択される。
する。ロウデコーダＲＤ２は、図１に示されるアドレス
バッファ＆リフレッシュアドレスカウンタ１５から与え
られるリフレッシュアドレス信号に応答して、メモリア
レイＡＲ２，ＡＲ９のブロックＢ１，Ｂ２内の５１２本
のワード線を順次選択し、同時に、メモリアレイＡＲ
２，ＡＲ９のブロックＢ３，Ｂ４内の５１２本のワード
線を順次選択する。このとき、メモリアレイＡＲ１にお
いては、ロウデコーダＲＤ１により、５１２本のワード
線が順次選択される。
【００７４】この場合、メモリアレイＡＲ１内の各ワー
ド線およびメモリアレイＡＲ２，ＡＲ９内の各ワード線
は、１回の５１２リフレッシュサイクルにおいて、１回
ずつ選択される。
ド線およびメモリアレイＡＲ２，ＡＲ９内の各ワード線
は、１回の５１２リフレッシュサイクルにおいて、１回
ずつ選択される。
【００７５】上記のように、５１２リフレッシュサイク
ルでは、メモリアレイ領域Ａにおいては１／２分割動作
が行なわれ、メモリアレイ領域Ｂにおいても１／２分割
動作が行なわれる。
ルでは、メモリアレイ領域Ａにおいては１／２分割動作
が行なわれ、メモリアレイ領域Ｂにおいても１／２分割
動作が行なわれる。
【００７６】上記の実施例では、図３に示されるよう
に、メモリアレイＡＲ１内のブロックＢ１ａ，Ｂ２ａ間
に１組のローカルＩ／Ｏ線群Ｌ１ａが配置され、ブロッ
クＢ１ｂ，Ｂ２ｂ間にも１組のローカルＩ／Ｏ線群Ｌ１
ｂが配置される。また、メモリアレイＡＲ２内のブロッ
クＢ１，Ｂ２間にも１組のローカルＩ／Ｏ線群Ｌ２ａが
配置され、ブロックＢ３，Ｂ４間にも１組のローカルＩ
／Ｏ線群Ｌ２ｂが配置される。また、メモリアレイＡＲ
９内のブロックＢ１，Ｂ２間にも１組のローカルＩ／Ｏ
線群Ｌ９ａが配置され、ブロックＢ３，Ｂ４間にも１組
のローカルＩ／Ｏ線群Ｌ９ｂが配置される。
に、メモリアレイＡＲ１内のブロックＢ１ａ，Ｂ２ａ間
に１組のローカルＩ／Ｏ線群Ｌ１ａが配置され、ブロッ
クＢ１ｂ，Ｂ２ｂ間にも１組のローカルＩ／Ｏ線群Ｌ１
ｂが配置される。また、メモリアレイＡＲ２内のブロッ
クＢ１，Ｂ２間にも１組のローカルＩ／Ｏ線群Ｌ２ａが
配置され、ブロックＢ３，Ｂ４間にも１組のローカルＩ
／Ｏ線群Ｌ２ｂが配置される。また、メモリアレイＡＲ
９内のブロックＢ１，Ｂ２間にも１組のローカルＩ／Ｏ
線群Ｌ９ａが配置され、ブロックＢ３，Ｂ４間にも１組
のローカルＩ／Ｏ線群Ｌ９ｂが配置される。
【００７７】このように、メモリアレイＡＲ１のための
ローカルＩ／Ｏ線群が、他のメモリアレイ内のブロック
の配置に影響を与えない。また、メモリアレイＡＲ１の
ためローカルＩ／Ｏ線群Ｌ１ａ，Ｌ１ｂとグローバルＩ
／Ｏ線対ＧＩＯ１との間の配線の長さも短くなる。した
がって、階層構造の入出力線を単純に構成することがで
き、かつアクセス速度が速くなる。
ローカルＩ／Ｏ線群が、他のメモリアレイ内のブロック
の配置に影響を与えない。また、メモリアレイＡＲ１の
ためローカルＩ／Ｏ線群Ｌ１ａ，Ｌ１ｂとグローバルＩ
／Ｏ線対ＧＩＯ１との間の配線の長さも短くなる。した
がって、階層構造の入出力線を単純に構成することがで
き、かつアクセス速度が速くなる。
【００７８】さらに、５１２リフレッシュサイクルで
は、メモリアレイＡＲ１内の各ワード線およびメモリア
レイＡＲ２〜ＡＲ９の各々の各ワード線が、１回ずつ選
択される。したがって、無駄な電力が消費されず、ＤＲ
ＡＭの消費電力が低減される。
は、メモリアレイＡＲ１内の各ワード線およびメモリア
レイＡＲ２〜ＡＲ９の各々の各ワード線が、１回ずつ選
択される。したがって、無駄な電力が消費されず、ＤＲ
ＡＭの消費電力が低減される。
【００７９】図７は、この発明の第２の実施例によるＤ
ＲＡＭの主要部のレイアウトを示すブロック図である。
ＲＡＭの主要部のレイアウトを示すブロック図である。
【００８０】このＤＲＡＭでは、メモリアレイＡＲ２，
ＡＲ３，ＡＲ８，ＡＲ９を含む領域の一方の端部にメモ
リアレイＡＲ１Ａが配置され、他方の端部にコラムデコ
ーダＣＤ１，ＣＤ２が配置される。一方、メモリアレイ
ＡＲ４，ＡＲ５，ＡＲ６，ＡＲ７を含む領域の一方の端
部にメモリアレイＡＲ１Ｂが配置され、他方の端部にコ
ラムデコーダＣＤ３，ＣＤ４が配置される。
ＡＲ３，ＡＲ８，ＡＲ９を含む領域の一方の端部にメモ
リアレイＡＲ１Ａが配置され、他方の端部にコラムデコ
ーダＣＤ１，ＣＤ２が配置される。一方、メモリアレイ
ＡＲ４，ＡＲ５，ＡＲ６，ＡＲ７を含む領域の一方の端
部にメモリアレイＡＲ１Ｂが配置され、他方の端部にコ
ラムデコーダＣＤ３，ＣＤ４が配置される。
【００８１】メモリアレイＡＲ１Ａのためにロウデコー
ダＲＤ１Ａが設けられ、メモリアレイＡＲ１Ｂのために
ロウデコーダＲＤ１Ｂが設けられる。第１の実施例と同
様にロウデコーダＲＤ２〜ＲＤ５が設けられる。
ダＲＤ１Ａが設けられ、メモリアレイＡＲ１Ｂのために
ロウデコーダＲＤ１Ｂが設けられる。第１の実施例と同
様にロウデコーダＲＤ２〜ＲＤ５が設けられる。
【００８２】メモリアレイＡＲ１ＡはブロックＢ１ａ，
Ｂ１ｂを含む。メモリアレイＡＲ１ＢはブロックＢ２
ａ，Ｂ２ｂを含む。メモリアレイＡＲ１Ａ，ＡＲ１Ｂの
各々は、２５６本のワード線を含む。メモリアレイＡＲ
２〜ＡＲ９の各々の構成は、第１の実施例におけるメモ
リアレイＡＲ２〜ＡＲ９の各々の構成と同様である。
Ｂ１ｂを含む。メモリアレイＡＲ１ＢはブロックＢ２
ａ，Ｂ２ｂを含む。メモリアレイＡＲ１Ａ，ＡＲ１Ｂの
各々は、２５６本のワード線を含む。メモリアレイＡＲ
２〜ＡＲ９の各々の構成は、第１の実施例におけるメモ
リアレイＡＲ２〜ＡＲ９の各々の構成と同様である。
【００８３】図７のＤＲＡＭでは、コラムデコーダＣＤ
１〜ＣＤ４に接続されるコラム選択線の長さが、第１の
実施例におけるコラム選択線の長さの半分になるので、
各コラムデコーダの動作速度が速くなる。
１〜ＣＤ４に接続されるコラム選択線の長さが、第１の
実施例におけるコラム選択線の長さの半分になるので、
各コラムデコーダの動作速度が速くなる。
【００８４】しかしながら、図７のＤＲＡＭでは、メモ
リアレイＡＲ１Ａ，ＡＲ１Ｂが分離されているので、メ
モリアレイＡＲ１ＡおよびメモリアレイＡＲ１Ｂのそれ
ぞれにセンスアンプおよびローカルＩ／Ｏ線群を設ける
必要がある。
リアレイＡＲ１Ａ，ＡＲ１Ｂが分離されているので、メ
モリアレイＡＲ１ＡおよびメモリアレイＡＲ１Ｂのそれ
ぞれにセンスアンプおよびローカルＩ／Ｏ線群を設ける
必要がある。
【００８５】また、図７のようなメモリアレイの配置で
１６ビットのデータおよび２ビットのパリティビットを
記憶するＤＲＡＭを構成する場合、メモリアレイＡＲ１
Ａ，ＡＲ１Ｂの各々が１ビットに相当する。そのため、
５１２リフレッシュサイクルでは、メモリアレイＡＲ１
Ａ内の各ワード線およびメモリアレイＡＲ１Ｂ内の各ワ
ード線がそれぞれ２回ずつ選択されることになり、無駄
な電力が消費される。
１６ビットのデータおよび２ビットのパリティビットを
記憶するＤＲＡＭを構成する場合、メモリアレイＡＲ１
Ａ，ＡＲ１Ｂの各々が１ビットに相当する。そのため、
５１２リフレッシュサイクルでは、メモリアレイＡＲ１
Ａ内の各ワード線およびメモリアレイＡＲ１Ｂ内の各ワ
ード線がそれぞれ２回ずつ選択されることになり、無駄
な電力が消費される。
【００８６】これに対して、第１の実施例のＤＲＡＭに
おいては、５１２リフレッシュサイクルでは、メモリア
レイＡＲ１内の各ワード線およびメモリアレイＡＲ２〜
ＡＲ９内の各ワード線が１回ずつしか選択されないの
で、無駄な電力が消費されない。
おいては、５１２リフレッシュサイクルでは、メモリア
レイＡＲ１内の各ワード線およびメモリアレイＡＲ２〜
ＡＲ９内の各ワード線が１回ずつしか選択されないの
で、無駄な電力が消費されない。
【００８７】第１の実施例のように、少ない数のサイク
ルを有するリフレッシュ動作に対応して、メモリアレイ
ＡＲ１に含まれるワード線の数を設定すると、消費電力
の少ない最適なアレイ配置が得られる。
ルを有するリフレッシュ動作に対応して、メモリアレイ
ＡＲ１に含まれるワード線の数を設定すると、消費電力
の少ない最適なアレイ配置が得られる。
【００８８】図８は、この発明の第３の実施例によるＤ
ＲＡＭの主要部のレイアウトを示すブロック図である。
このＤＲＡＭは、１６ビットのデータおよび２ビットの
パリティビットを記憶することができる。
ＲＡＭの主要部のレイアウトを示すブロック図である。
このＤＲＡＭは、１６ビットのデータおよび２ビットの
パリティビットを記憶することができる。
【００８９】半導体チップ１０の中央部に、１６のメモ
リアレイＡＲ２〜ＡＲ１７が４列に配列される。メモリ
アレイＡＲ２〜ＡＲ１７を含む領域の一方の端部側にコ
ラムデコーダＣＤ１〜ＣＤ４が配置される。また、メモ
リアレイＡＲ２〜ＡＲ１７を含む領域の一方の側部に、
ロウデコーダＲＤ１〜ＲＤ５が配置される。
リアレイＡＲ２〜ＡＲ１７が４列に配列される。メモリ
アレイＡＲ２〜ＡＲ１７を含む領域の一方の端部側にコ
ラムデコーダＣＤ１〜ＣＤ４が配置される。また、メモ
リアレイＡＲ２〜ＡＲ１７を含む領域の一方の側部に、
ロウデコーダＲＤ１〜ＲＤ５が配置される。
【００９０】メモリアレイＡＲ１，ＡＲ１８の各々に含
まれるメモリセルの列の数は、メモリアレイＡＲ２〜Ａ
Ｒ１７の各々に含まれるメモリセルの列の数の２倍であ
り、メモリアレイＡＲ１，ＡＲ１８の各々に含まれるメ
モリセルの行の数は、メモリアレイＡＲ２〜ＡＲ１７の
各々に含まれるメモリセルの行の数の２分の１である。
まれるメモリセルの列の数は、メモリアレイＡＲ２〜Ａ
Ｒ１７の各々に含まれるメモリセルの列の数の２倍であ
り、メモリアレイＡＲ１，ＡＲ１８の各々に含まれるメ
モリセルの行の数は、メモリアレイＡＲ２〜ＡＲ１７の
各々に含まれるメモリセルの行の数の２分の１である。
【００９１】ロウデコーダＲＤ１は、メモリアレイＡＲ
１，ＡＲ１８内の複数行のいずれかを選択する。ロウデ
コーダＲＤ２は、メモリアレイＡＲ２，ＡＲ３，ＡＲ１
６，ＡＲ１７の複数行のいずれかを選択し、ロウデコー
ダＲＤ３は、メモリアレイＡＲ４，ＡＲ５，ＡＲ１４，
ＡＲ１５の複数行のいずれかを選択する。ロウデコーダ
ＲＤ４は、メモリアレイＡＲ６，ＡＲ７，ＡＲ１２，Ａ
Ｒ１３の複数行のいずれかを選択し、ロウデコーダＲＤ
５は、メモリアレイＡＲ８，ＡＲ９，ＡＲ１０，ＡＲ１
１の複数行のいずれかを選択する。
１，ＡＲ１８内の複数行のいずれかを選択する。ロウデ
コーダＲＤ２は、メモリアレイＡＲ２，ＡＲ３，ＡＲ１
６，ＡＲ１７の複数行のいずれかを選択し、ロウデコー
ダＲＤ３は、メモリアレイＡＲ４，ＡＲ５，ＡＲ１４，
ＡＲ１５の複数行のいずれかを選択する。ロウデコーダ
ＲＤ４は、メモリアレイＡＲ６，ＡＲ７，ＡＲ１２，Ａ
Ｒ１３の複数行のいずれかを選択し、ロウデコーダＲＤ
５は、メモリアレイＡＲ８，ＡＲ９，ＡＲ１０，ＡＲ１
１の複数行のいずれかを選択する。
【００９２】コラムデコーダＣＤ１は、メモリアレイＡ
Ｒ１の対応する部分の複数列のいずれかおよびメモリア
レイＡＲ２，ＡＲ４，ＡＲ６，ＡＲ８の複数列のいずれ
かを選択し、コラムデコーダＣＤ２は、メモリアレイＡ
Ｒ１の対応する部分の複数列のいずれかおよびメモリア
レイＡＲ３，ＡＲ５，ＡＲ７，ＡＲ９内の複数列のいず
れかを選択する。
Ｒ１の対応する部分の複数列のいずれかおよびメモリア
レイＡＲ２，ＡＲ４，ＡＲ６，ＡＲ８の複数列のいずれ
かを選択し、コラムデコーダＣＤ２は、メモリアレイＡ
Ｒ１の対応する部分の複数列のいずれかおよびメモリア
レイＡＲ３，ＡＲ５，ＡＲ７，ＡＲ９内の複数列のいず
れかを選択する。
【００９３】コラムデコーダＣＤ３は、メモリアレイＡ
Ｒ１８の対応する部分の複数列のいずれかおよびメモリ
アレイＡＲ１１，ＡＲ１３，ＡＲ１５，ＡＲ１７内の複
数列のいずれかを選択し、コラムデコーダＣＤ４は、メ
モリアレイＡＲ１８の対応する部分の複数列のいずれか
およびメモリアレイＡＲ１０，ＡＲ１２，ＡＲ１４，Ａ
Ｒ１６内の複数列のいずれかを選択する。
Ｒ１８の対応する部分の複数列のいずれかおよびメモリ
アレイＡＲ１１，ＡＲ１３，ＡＲ１５，ＡＲ１７内の複
数列のいずれかを選択し、コラムデコーダＣＤ４は、メ
モリアレイＡＲ１８の対応する部分の複数列のいずれか
およびメモリアレイＡＲ１０，ＡＲ１２，ＡＲ１４，Ａ
Ｒ１６内の複数列のいずれかを選択する。
【００９４】メモリアレイＡＲ１，ＡＲ１８の各々は１
／２分割動作を行ない、メモリアレイＡＲ２〜ＡＲ１７
の各々は１／４分割動作を行なう。
／２分割動作を行ない、メモリアレイＡＲ２〜ＡＲ１７
の各々は１／４分割動作を行なう。
【００９５】図９は、図８において破線Ｒ３で示される
部分を詳細に示す図である。メモリアレイＡＲ１内のブ
ロックＢ１ａ，Ｂ２ａに対応してローカルＩ／Ｏ線群Ｌ
１ａが配置され、ブロックＢ１ｂ，Ｂ２ｂに対応してロ
ーカルＩ／Ｏ線群Ｌ１ｂが配置される。同様に、メモリ
アレイＡＲ１８内のブロックＢ１ａ，Ｂ２ａに対応して
ローカルＩ／Ｏ線群Ｌ１８ａが配置され、ブロックＢ１
ｂ，Ｂ２ｂに対応してローカルＩ／Ｏ線群Ｌ１８ｂが配
置される。
部分を詳細に示す図である。メモリアレイＡＲ１内のブ
ロックＢ１ａ，Ｂ２ａに対応してローカルＩ／Ｏ線群Ｌ
１ａが配置され、ブロックＢ１ｂ，Ｂ２ｂに対応してロ
ーカルＩ／Ｏ線群Ｌ１ｂが配置される。同様に、メモリ
アレイＡＲ１８内のブロックＢ１ａ，Ｂ２ａに対応して
ローカルＩ／Ｏ線群Ｌ１８ａが配置され、ブロックＢ１
ｂ，Ｂ２ｂに対応してローカルＩ／Ｏ線群Ｌ１８ｂが配
置される。
【００９６】また、メモリアレイＡＲ２内のブロックＢ
１，Ｂ２に対応してローカルＩ／Ｏ線群Ｌ２ａが配置さ
れ、ブロックＢ３，Ｂ４に対応してローカルＩ／Ｏ線群
Ｌ２ｂが配置される。同様にして、メモリアレイＡＲ
３，ＡＲ１７，ＡＲ１６に対応して、ローカルＩ／Ｏ線
群Ｌ３ａ，Ｌ３ｂ、ローカルＩ／Ｏ線群Ｌ１７ａ，Ｌ１
７ｂ、およびローカルＩ／Ｏ線群Ｌ１６ａ，Ｌ１６ｂが
それぞれ配置される。
１，Ｂ２に対応してローカルＩ／Ｏ線群Ｌ２ａが配置さ
れ、ブロックＢ３，Ｂ４に対応してローカルＩ／Ｏ線群
Ｌ２ｂが配置される。同様にして、メモリアレイＡＲ
３，ＡＲ１７，ＡＲ１６に対応して、ローカルＩ／Ｏ線
群Ｌ３ａ，Ｌ３ｂ、ローカルＩ／Ｏ線群Ｌ１７ａ，Ｌ１
７ｂ、およびローカルＩ／Ｏ線群Ｌ１６ａ，Ｌ１６ｂが
それぞれ配置される。
【００９７】ローカルＩ／Ｏ線群Ｌ１ａ，Ｌ１ｂはスイ
ッチＳ１ｃを介してグローバルＩ／Ｏ線対ＧＩＯ１に接
続され、ローカルＩ／Ｏ線群Ｌ１８ａ，Ｌ１８ｂはスイ
ッチＳ１８ｃを介してグローバルＩ／Ｏ線対ＧＩＯ１８
に接続される。
ッチＳ１ｃを介してグローバルＩ／Ｏ線対ＧＩＯ１に接
続され、ローカルＩ／Ｏ線群Ｌ１８ａ，Ｌ１８ｂはスイ
ッチＳ１８ｃを介してグローバルＩ／Ｏ線対ＧＩＯ１８
に接続される。
【００９８】ローカルＩ／Ｏ線群Ｌ２ａ，Ｌ２ｂはそれ
ぞれスイッチＳ２ａ，Ｓ２ｂを介してグローバルＩ／Ｏ
線対ＧＩＯ２に接続され、ローカルＩ／Ｏ線群Ｌ３ａ，
Ｌ３ｂはそれぞれスイッチＳ３ａ，Ｓ３ｂを介してグロ
ーバルＩ／Ｏ線対ＧＩＯ３に接続される。
ぞれスイッチＳ２ａ，Ｓ２ｂを介してグローバルＩ／Ｏ
線対ＧＩＯ２に接続され、ローカルＩ／Ｏ線群Ｌ３ａ，
Ｌ３ｂはそれぞれスイッチＳ３ａ，Ｓ３ｂを介してグロ
ーバルＩ／Ｏ線対ＧＩＯ３に接続される。
【００９９】同様に、ローカルＩ／Ｏ線群Ｌ１７ａ，Ｌ
１７ｂはそれぞれスイッチＳ１７ａ，Ｓ１７ｂを介して
グローバルＩ／Ｏ線対ＧＩＯ１７に接続され、ローカル
Ｉ／Ｏ線群Ｌ１６ａ，Ｌ１６ｂはそれぞれスイッチＳ１
６ａ，Ｓ１６ｂを介してグローバルＩ／Ｏ線対ＧＩＯ１
６に接続される。
１７ｂはそれぞれスイッチＳ１７ａ，Ｓ１７ｂを介して
グローバルＩ／Ｏ線対ＧＩＯ１７に接続され、ローカル
Ｉ／Ｏ線群Ｌ１６ａ，Ｌ１６ｂはそれぞれスイッチＳ１
６ａ，Ｓ１６ｂを介してグローバルＩ／Ｏ線対ＧＩＯ１
６に接続される。
【０１００】通常動作時には、スイッチＳ１ｃはローカ
ルＩ／Ｏ線群Ｌ１ａ，Ｌ１ｂのいずれか一方の側に切換
えられ、スイッチＳ１８ｃもローカルＩ／Ｏ線群Ｌ１８
ａ，Ｌ１８ｂのいずれか一方の側に切換えられる。ま
た、スイッチＳ２ａ，Ｓ２ｂのいずれか一方、スイッチ
Ｓ３ａ，Ｓ３ｂのいずれか一方、スイッチＳ１７ａ，Ｓ
１７ｂのいずれか一方、およびスイッチＳ１６ａ，Ｓ１
６ｂのいずれか一方がそれぞれオンする。
ルＩ／Ｏ線群Ｌ１ａ，Ｌ１ｂのいずれか一方の側に切換
えられ、スイッチＳ１８ｃもローカルＩ／Ｏ線群Ｌ１８
ａ，Ｌ１８ｂのいずれか一方の側に切換えられる。ま
た、スイッチＳ２ａ，Ｓ２ｂのいずれか一方、スイッチ
Ｓ３ａ，Ｓ３ｂのいずれか一方、スイッチＳ１７ａ，Ｓ
１７ｂのいずれか一方、およびスイッチＳ１６ａ，Ｓ１
６ｂのいずれか一方がそれぞれオンする。
【０１０１】第３の実施例においても、第１の実施例と
同様の効果が得られる。
同様の効果が得られる。
【０１０２】
【発明の効果】第１の発明によれば、パリティビットを
記憶する第２のメモリアレイの配置が容易になるととも
に、第１および第２の入出力線対の構成が単純化され、
かつ、第２の入出力線対の長さを短くすることができ
る。したがって、レイアウトが容易で、かつ、パリティ
ビットのアクセス時間が短縮された半導体記憶装置を得
ることができる。
記憶する第２のメモリアレイの配置が容易になるととも
に、第１および第２の入出力線対の構成が単純化され、
かつ、第２の入出力線対の長さを短くすることができ
る。したがって、レイアウトが容易で、かつ、パリティ
ビットのアクセス時間が短縮された半導体記憶装置を得
ることができる。
【０１０３】第２の発明によれば、少ないサイクル数を
有するリフレッシュ動作を低消費電力で行なうことがで
きる。したがって、消費電力が低減された半導体記憶装
置が得られる。
有するリフレッシュ動作を低消費電力で行なうことがで
きる。したがって、消費電力が低減された半導体記憶装
置が得られる。
【図１】この発明の第１の実施例によるＤＲＡＭの全体
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】図１のＤＲＡＭの主要部のレイアウトを示すブ
ロック図である。
ロック図である。
【図３】図２に示される一部のメモリアレイの構成を詳
細に示す図である。
細に示す図である。
【図４】１つのメモリアレイに含まれる４つのブロック
の構成を示す回路図である。
の構成を示す回路図である。
【図５】図４に示されるＤＲＡＭの動作を説明するため
の波形図である。
の波形図である。
【図６】１０２４リフレッシュサイクルおよび５１２リ
フレッシュサイクルを説明するための図である。
フレッシュサイクルを説明するための図である。
【図７】この発明の第２の実施例によるＤＲＡＭの主要
部のレイアウトを示すブロック図である。
部のレイアウトを示すブロック図である。
【図８】この発明の第３の実施例によるＤＲＡＭの主要
部のレイアウトを示すブロック図である。
部のレイアウトを示すブロック図である。
【図９】図８に示される一部のメモリアレイの構成を詳
細に示す図である。
細に示す図である。
【図１０】従来のＤＲＡＭの主要部のレイアウトを示す
ブロック図である。
ブロック図である。
【図１１】図１０に示される一部のメモリアレイの構成
を詳細に示す図である。
を詳細に示す図である。
１０ 半導体チップ １１，１２ ＬＩＯスイッチ回路 ＡＲ１〜ＡＲ９ メモリアレイ ＲＤ１〜ＲＤ５ ロウデコーダ ＣＤ１，ＣＤ２ コラムデコーダ Ｂ１〜Ｂ４，Ｂ１ａ，Ｂ２ａ，Ｂ１ｂ，Ｂ２ｂ ブロッ
ク Ｌ１ａ，Ｌ１ｂ，Ｌ２ａ，Ｌ２ｂ，Ｌ９ａ，Ｌ９ｂ ロ
ーカルＩ／Ｏ線 ＧＩＯ１，ＧＩＯ２，ＧＩＯ９ グローバルＩ／Ｏ線 Ｓ１ａ，Ｓ１ｂ，Ｓ１ｃ，Ｓ２ａ，Ｓ２ｂ，Ｓ９ａ，Ｓ
９ｂ スイッチ なお、各図中同一符号は同一または相当部分を示す。
ク Ｌ１ａ，Ｌ１ｂ，Ｌ２ａ，Ｌ２ｂ，Ｌ９ａ，Ｌ９ｂ ロ
ーカルＩ／Ｏ線 ＧＩＯ１，ＧＩＯ２，ＧＩＯ９ グローバルＩ／Ｏ線 Ｓ１ａ，Ｓ１ｂ，Ｓ１ｃ，Ｓ２ａ，Ｓ２ｂ，Ｓ９ａ，Ｓ
９ｂ スイッチ なお、各図中同一符号は同一または相当部分を示す。
Claims (2)
- 【請求項１】 列方向に配列され、各々がデータを記憶
する複数の第１のメモリセルを含む複数の第１のメモリ
アレイと、 前記複数の第１のメモリアレイと列方向に隣接し、パリ
ティビットを記憶する複数の第２のメモリセルを含む第
２のメモリアレイと、 前記複数の第１のメモリセルの中から内部アドレスに対
応した第１のメモリセルを選択すると同時に、前記複数
の第２のメモリセルの中から前記内部アドレスに対応し
た第２のメモリセルを選択するメモリセル選択手段と、 前記データを入出力するための複数の第１の入出力線対
と、 前記パリティビットを入出力するための第２の入出力線
対とを備え、 前記複数の第１のメモリアレイの各々の中に前記複数の
第１の入出力線対の少なくとも１つが配置され、前記第
２のメモリアレイの中に前記第２の入出力線対が配置さ
れた、半導体記憶装置。 - 【請求項２】 チップ上に形成された半導体記憶装置で
あって、 少なくとも２列に配列された複数の第１のメモリアレイ
と、 第２のメモリアレイと、 前記第１および第２のメモリアレイを並列にアドレス指
定するアドレス指定手段と、 第３の数のサイクルを有する第１のリフレッシュ動作お
よび第４の数のサイクルを有する第２のリフレッシュ動
作を選択的に行なうことが可能なリフレッシュ制御手段
とを備え、 前記複数の第１のメモリアレイの各々は、複数列および
複数行に配列された第１のメモリセルを含み、かつ分割
動作のために、列方向に並ぶ第１の数のブロックに分割
され、 前記第２のメモリアレイは、前記少なくとも２列の第１
のメモリアレイ内の第１のメモリセルの列と同列に配列
された第２のメモリセルの複数列を含み、かつ分割動作
のために、列方向に並ぶ第２の数のブロックに分割さ
れ、 前記第２の数は前記第１の数の半分以下であり、 前記第１の数のブロックの各々に含まれる第１のメモリ
セルおよび前記第２の数のブロックの各々に含まれる第
２のメモリセルは同数の行に配列され、 前記第４の数は前記第３の数よりも小さく、 前記複数の第１のメモリアレイの各々に含まれる複数の
第１のメモリセルは前記第３の数の行に配列され、 前記第２のメモリアレイに含まれる複数の第２のメモリ
セルは前記第４の数の行に配列される、半導体記憶装
置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4248151A JP2968134B2 (ja) | 1991-11-27 | 1992-09-17 | 半導体記憶装置 |
| US07/950,365 US5297102A (en) | 1991-11-27 | 1992-09-24 | Semiconductor memory device storing data and parity bit |
| DE4236452A DE4236452C2 (de) | 1991-11-27 | 1992-10-28 | Halbleiterspeichereinrichtung |
| KR1019920020791A KR960004736B1 (ko) | 1991-11-27 | 1992-11-06 | 데이터와 패리티비트를 기억하는 반도체 기억장치 |
| ITMI922615A IT1258255B (it) | 1991-11-27 | 1992-11-16 | Dispositivo di memoria a semiconduttore per memorizzare dati e bit di parita' |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31263191 | 1991-11-27 | ||
| JP3-312631 | 1991-11-27 | ||
| JP4248151A JP2968134B2 (ja) | 1991-11-27 | 1992-09-17 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05205463A JPH05205463A (ja) | 1993-08-13 |
| JP2968134B2 true JP2968134B2 (ja) | 1999-10-25 |
Family
ID=26538628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4248151A Expired - Fee Related JP2968134B2 (ja) | 1991-11-27 | 1992-09-17 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5297102A (ja) |
| JP (1) | JP2968134B2 (ja) |
| KR (1) | KR960004736B1 (ja) |
| DE (1) | DE4236452C2 (ja) |
| IT (1) | IT1258255B (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960012790B1 (ko) * | 1993-12-29 | 1996-09-24 | 현대전자산업 주식회사 | 옵션 처리를 이용한 리페어 효율 증가 회로 |
| JP3666671B2 (ja) | 1994-12-20 | 2005-06-29 | 株式会社日立製作所 | 半導体装置 |
| KR100211760B1 (ko) * | 1995-12-28 | 1999-08-02 | 윤종용 | 멀티뱅크 구조를 갖는 반도체 메모리 장치의 데이타 입출력 경로 제어회로 |
| KR100203145B1 (ko) * | 1996-06-29 | 1999-06-15 | 김영환 | 반도체 메모리 소자의 뱅크 분산 방법 |
| JP3964491B2 (ja) * | 1997-03-25 | 2007-08-22 | 株式会社ルネサステクノロジ | 半導体記憶装置及び半導体記憶装置の欠陥救済方法 |
| US5973986A (en) * | 1998-02-05 | 1999-10-26 | Lsi Logic Corporation | Memory device including a column decoder for decoding five columns |
| KR100326944B1 (ko) * | 2000-01-10 | 2002-03-13 | 윤종용 | 향상된 입/출력 라인 구조를 갖는 반도체 메모리 장치 |
| JP4782302B2 (ja) * | 2001-04-18 | 2011-09-28 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
| JP4757607B2 (ja) * | 2005-11-08 | 2011-08-24 | 富士通セミコンダクター株式会社 | 半導体メモリ |
| JP2010257552A (ja) * | 2009-04-28 | 2010-11-11 | Elpida Memory Inc | 半導体記憶装置 |
| US20110091702A1 (en) * | 2009-10-21 | 2011-04-21 | Andrew Peter Pohl | Composite Products and Methods for Manufacturing |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960001106B1 (ko) * | 1986-12-17 | 1996-01-18 | 가부시기가이샤 히다찌세이사꾸쇼 | 반도체 메모리 |
| JPS63225991A (ja) * | 1987-03-16 | 1988-09-20 | Hitachi Ltd | 半導体記憶装置 |
| JP2567855B2 (ja) * | 1987-03-30 | 1996-12-25 | 株式会社東芝 | 半導体記憶装置 |
| DE3776798D1 (de) * | 1987-11-23 | 1992-03-26 | Philips Nv | Schnell arbeitender statischer ram-speicher mit grosser kapazitaet. |
-
1992
- 1992-09-17 JP JP4248151A patent/JP2968134B2/ja not_active Expired - Fee Related
- 1992-09-24 US US07/950,365 patent/US5297102A/en not_active Expired - Lifetime
- 1992-10-28 DE DE4236452A patent/DE4236452C2/de not_active Expired - Fee Related
- 1992-11-06 KR KR1019920020791A patent/KR960004736B1/ko not_active IP Right Cessation
- 1992-11-16 IT ITMI922615A patent/IT1258255B/it active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05205463A (ja) | 1993-08-13 |
| KR930010980A (ko) | 1993-06-23 |
| IT1258255B (it) | 1996-02-22 |
| DE4236452A1 (ja) | 1993-06-03 |
| KR960004736B1 (ko) | 1996-04-12 |
| US5297102A (en) | 1994-03-22 |
| ITMI922615A1 (it) | 1994-05-16 |
| DE4236452C2 (de) | 1995-05-24 |
| ITMI922615A0 (it) | 1992-11-16 |
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| JPH04313885A (ja) | 半導体記憶装置 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| S111 | Request for change of ownership or part of ownership |
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