KR960012790B1 - 옵션 처리를 이용한 리페어 효율 증가 회로 - Google Patents

옵션 처리를 이용한 리페어 효율 증가 회로 Download PDF

Info

Publication number
KR960012790B1
KR960012790B1 KR1019930030851A KR930030851A KR960012790B1 KR 960012790 B1 KR960012790 B1 KR 960012790B1 KR 1019930030851 A KR1019930030851 A KR 1019930030851A KR 930030851 A KR930030851 A KR 930030851A KR 960012790 B1 KR960012790 B1 KR 960012790B1
Authority
KR
South Korea
Prior art keywords
option
refresh
address
address signal
repair efficiency
Prior art date
Application number
KR1019930030851A
Other languages
English (en)
Other versions
KR950019006A (ko
Inventor
남종기
Original Assignee
현대전자산업 주식회사
김주용
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 현대전자산업 주식회사, 김주용 filed Critical 현대전자산업 주식회사
Priority to KR1019930030851A priority Critical patent/KR960012790B1/ko
Priority to US08/365,029 priority patent/US5511028A/en
Priority to JP6328231A priority patent/JP2862806B2/ja
Priority to DE4447150A priority patent/DE4447150A1/de
Publication of KR950019006A publication Critical patent/KR950019006A/ko
Application granted granted Critical
Publication of KR960012790B1 publication Critical patent/KR960012790B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/783—Masking faults in memories by using spares or by reconfiguring using programmable devices with refresh of replacement cells, e.g. in DRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/781—Masking faults in memories by using spares or by reconfiguring using programmable devices combined in a redundant decoder
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/787—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

요약없음

Description

옵션 처리를 이용한 리페어 효율 증가 회로
제1도는 종래 기술을 이용한 리던던트 인에이블 회로도.
제2도는 종래 칼럼 리페어 가능 여부에 대한 메모리 블럭도.
제3도는 본 발명에 따른 리던던트 인에이블 회로의 개략도.
제4도는 리프레쉬 옵션에 상관없이 선택되는 블럭선택 로우 어드레스 입력도.
제5도는 리프레쉬 옵션에 따라 달라지는 블럭선태 로우 어드레스 입력도.
제6도는 리프레쉬 옵션에 상관없이 선택되는 컬럼 어드레스 입력도.
제7도는 리프레쉬 옵션에 따라 달라지는 컬럼 어드레스 입력도.
제8도는 제3도의 상세도.
* 도면의 주요부분에 대한 부호의 설명
31 : 리프레쉬 옵션에 관계없이 항상 입력되는 블럭 로우 어드레스 입력부,
32 : 리프레쉬 옵션에 따라 입력되는 컬럼 어드레스 입력부,
33 : 리프레쉬 옵션에 관계없이 항상 입력되는 블럭 로우 어드레스 입력부,
34 : 리프레쉬 옵션에 따라 입력되는 컬럼 어드레스 입력부.
본 발명은 리프레쉬(refresh) 옵션(option)에 따라 입력 어드레스(Address)에 알맞게 옵션처리하여 리페어(repair) 효율을 증가시키는 옵션처리를 이용한 리페어 효율 증가 회로에 관한 것이다.
일반적으로, 4M급 이상의 DRAM에서의 다른 세대 즉, 4M일 경우는 1M, 16M일 경우는 4M와 호환성을 가지기 위해서, 그리고, DRAM의 파우워(power) 문제로 인하여 리프레쉬 스펙(sped)을 여러 가지로 하게 된다.
예를들면, 16M×1, 4M×4의 경우 16M DRAM의 기준 리프레쉬인 2Kcycle/32ms 옵션이 있고, 파우워를 줄이기 위하여 4Kcycle/64ms 옵션이 있다. 1M×16의 경우는 16M DRAM의 기준 레프레쉬인 2Kcycle/32ms 옵션과 파우워를 줄이기 위하여 4Kcycle/64ms 옵션 및 4M DRAM과 호환성을 가지기 위해 1Kcycle/16ms 옵션이 있다. 이렇게 필요에 따라서 리프레쉬 스펙이 바뀌는 것을 리프레쉬 옵션이라 한다.
종래 기술을 이용한 리던던시 회로 및 리프레쉬 옵션시 선택되는 어드레스 맵핑 관계를 도면 제1도와 표1에 나타내었다.
제1도와 같이 종래의 16M DRAM에 사용되는 리던던시 회로는 리프레쉬 옵션에 상관없이 블럭 선택 행 어드레스 RA89AB, Y-어드레스 AYO~AY7이 사용된다.
글로벌(Global) Y-디코더(Decoder)를 쓰는 경우 리던던시 회로는 블록 선택 어드레스와 블록내에서 페일된 Y-어드레스에 해당되는 어드레스의 퓨즈가 끊긴다. 이때, 만약 4K 리프레쉬 옵션일 경우 블럭 선택 어드레스 RA89AB와 Y-어드레스 AY0~AY7 중 페일(fail) 블록 어드레스 RA89AB에 해당하는 퓨즈를 끊는다. 2K 리프레쉬 옵션일 경우 블록 선택 어드레스가 RA89A이고 Y-어드레스는 AY0~AY8이므로 종래 기술을 사용할 경우 블록 선택 어드레스 RA89, RAAB에 해당하는 퓨즈를 끊고 Y-어드레스 AYO~AY7중 해당 어드레스의 퓨즈를 끊는다.
[표 1]
종래 기술을 이용할때 리던던트 인에이블회로의 어드레스 입력
제2도는 제1도의 블록선택 어드레스 RA89AB중 RA89A에 의해서만 블럭이 선택되어져 리페어 효율이 1/2로 줄어들게 됨을 보여주고 있다.
그러므로 종래의 리페어는 리프레쉬 옵션과는 무관하게 리던던시(redundancy)회로에서 리페어 퓨즈 박스에 들어가는 어드레스를 일률적으로 사용을 하기 때문에 리페어 효율이 떨어지는 문제점이 따랐다.
상기 문제점을 해결하기 위하여 안출된 본 발명은 4M 이상의 용량을 가진 DRAM에서 글로벌 Y-디코더를 쓸 경우 리프레쉬 옵션에 따라 리페어 효율이 감소되는 문제를 개선하고자 하는 것으로, 리프레쉬 옵션에 따라 입력 어드레스를 알맞게 옵션 처리함으로써 리페어 효율을 증가시킬 수 있는 옵션처리를 이용한 리페어 효율증대가 회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도체 기억 소자에서 글로벌(Globel) Y-디코더(Decoder)를 사용하는 노멀 컬럼 디코더(Normal Column Decoder)를 디스에이블(Disable)하고 리던던트 컬럼 디코더(Redundant Column Decoder)를 인에이블 하는 옵션처리를 이용한 리페어 효율 증가 회로에 있어서, 리프레쉬 옵션에 관계없이 항상 입력되는 블럭 로두 어드레스(block row address)신호에 제어되는 패스(Psaa) 트랜지스터 및 퓨즈(fuse)와; 리프레쉬 옵션에 따라 입력되는 블럭 로우 어드레스(block row address) 신호에 제어되는 패스(Psaa) 트랜지스터 및 퓨즈(fuse)와; 리프레쉬 옵션에 관계없이 항상 입력되는 컬럼 어드레스(colum adress)신호에 제어되는 패스(Psaa) 트랜지스터 및 퓨즈(fuse)와; 리프레쉬 옵션에 따라 입력되는 컬럼 어드레스(column address) 신호에 제어되는 패스(Psaa)트랜지스터 및 퓨즈(fuse)를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면 제3도 내지 제8도를 참조하여 본 발명에 따른 리페어 효율 증가 회로를 상세히 살펴본다.
먼저, 리페어 효율이 떨어지는 이유는 리페어 옵션에 따라서 필요없는 어드레스가 생기고 다시 필요한 어드레스가 생기는데 이에 대해서 새로이 처리를 하지 않았기 때문이다.
따라서 리프레쉬 옵션에 따라 리던던시 회로에 들어가는 어드레스를 알맞게 처리를 하면 리페어 효율은 동일하게 될 수 있다.
제3도의 블럭도에서 알 수 있듯이 본 발명은 리프레쉬 옵션에 관계없이 항상 입력되는 블럭 로우(row) 어드레스 입력부(31)와 컬럼 어드레스 입력부(32)로 이루어지는 종래의 인에이브 회로도에 각각 리프레쉬 옵션에 따라 입력이 달라지는 블럭 로우(row)어드레스 입력부(33)와 컬럼 어드레스 입력부(34)를 추가로 형성한다.
이렇게 추가된 퓨즈와 제어트랜지스터에 리프레쉬 옵션에 따라 입력되는 어드레스를 알맞게 처리하면 리페어 효율의 감소없이 리프레쉬 옵션을 처리할 수 있다.
그리고, 제4도는 제3도의 리프레쉬 옵션에 관계없이 항상 입력되는 블럭 로우(row) 어드레스 입력부(31)의 상세 회로도로서 블럭 선택 로우 어드레스 신호 RA89~RA89, RAAB, RAAB가 트랜지스터의 게이트 단자에 입력디어 트랜지스터를 제어하여 퓨즈박스와 트랜지스터를 연결시키게 된다.
제5도는 제3도의 리프레쉬 옵션에 따라 달라지는 블록 선택 로우 어드레스 입력부(33)의 상세 회로도로서, 리프렘쉬 옵션에 따라 블럭 선택 로우 어드레스 신호 RAAB, RAAB가 트랜지스터의 게이트 단자에 입력되어 트랜지스터를 제어하여 퓨즈박스와 트랜지스터를 연결시키게 된다. 즉, 2K옵션일 경우는 게이트 단자는 접지전원에 연결되고, 4K옵션 일 경우에는 어드레스 RAFB, RAAB 각각의 신호가 입력되어 퓨즈박스와 트랜지스터를 연결시키게 된다.
또한 제6도는 제3도의 리프레쉬 옵션에 관계없이 항상입력되는 컬럼 어드레스 입력부(32)의 상세 회로도로서 블럭 선택 컬럼 어드레스 신호 AY0~AY7이 트랜지스터의 게이트 단자에 입력되어 트랜지스터를 제어하여 퓨즈박스와 트랜지스터를 연결시키게된다.
마찬가지로 제7도는 제3도의 리프레쉬 옵션에 따라 달라지는 블록 선택 컬럼 어드레스 입력부(34)의 상세 회로도로서, 리프레쉬 옵션에 따라 블럭 선택 컬럼 어드레스 신호 AY8, AY8가 트랜지스터의 게이트 단자에 입력되어 트랜지스터를 제어하여 퓨즈박스와 트랜지스터를 연결시키게 된다. 즉, 4K옵션일 경우는 게이트 단자는 접지전원에 연결되고, 2K옵션 일 경우에는 어드레스 AY8, AY8 각각의 신호가 입력되어 퓨즈박스와 트랜지스터를 연결시키게 된다.
제8도는 제5도 내지 제7도의 상세 회로도를 제3도와 함께 도시한 본 발명의 옵션처리를 이용한 효율 증가 회로이고, 아래 표2는 4K 리프레쉬 일때 블럭 선택 로우 어드레스 신호와 컬럼 선택 어드레스 신호 및 2K리프레쉬 일때 블럭 선택로우 어드레스 신호와 컬럼 선택 어드레스 신호를 나타내고 있다.
[표 2]
본 발명에 따라 리프레쉬 옵션에 따른 리던던트 인에이블 회로에 입력되는 어드레스 입력
즉 4K 리프레쉬 옵션일 경우 블럭 선택 로우 어드레스에입력되고 컬럼 선택 어드레스에 AY0~AY7이 입력되고에는 Vss가 가해지게 된다.
이렇게 했을 경우 페일 어드레스가이고이면 에 해당하는 퓨즈를 끊고에 해당하는 퓨즈는 Vss가 가해지므로 끊지 않는다. 2K 리프레쉬 일때는 표2에서와 같이 블럭 선택 로우 어드레스는 RA89A이고 컬럼 선택 로우 어드레스는 AY0~AY7 및 컬럼 어드레스 AY8이다. 즉, 2K 리프레쉬 옵션일 경우 블럭 선택 로우 어드레스에 RA89~RA89, RAAB,에는 Vss가 가해진다.
컬럼 선택 어드레스에는이 입력되고,블럭 선택 컬럼 어드레스에입력된다.
이렇게 했을 경우 페일 어드레스가 에 해당하는 퓨즈를 끊과해당하는 퓨즈는 Vss가 가해지므로 끊지 않는다.
이렇게 리프레쉬 옵션에 따라 어드레스를 알맞게 옵션 처리를 하면 리프레쉬 옵션에 따라서 동일한 리페어 효율을 얻을 수 있다.
상기와 같이 이루어지는 본 발명은 리프레쉬 옵션에 따라 리던던시회로에 입력되는 어드레스를 적절히 사용함으로써 리페어효율을 증가 시킬 수 있는 효과가 있다.

Claims (3)

  1. 반도체 기억 소자에서 글로벌(Global) Y-디코더(Decoder)를 사용하는 노멀 컬럼 디코더(Normal Column Decoder)를 디스에이블(Disable)하고 리던던트 컬럼 디코더(Redundant Column Decoder)를 인에이블 하는 옵션처리를 이용한 리페어 효율 증가 회로에 있어서, 리프레쉬 옵션에 관계없이 항상 입력되는 블럭 로우 어드레스(block row address)신호에 제어되는 패스(Psaa) 트랜지스터 및 퓨즈(fuse)와; 리프레쉬 옵션에 따라 입력되는 블럭 로우 어드레스(block row address)신호에 제어되는 패스(Psaa) 트랜지스터 및 퓨즈(fuse)와; 리프레쉬 옵션에 관계없이 항상 입력되는 컬럼 어드레스(column address)신호에 제어되는 패스(Psaa)트랜지스터 및 퓨즈(fuse)와; 리프레쉬 옵션에 따라 입력되는 컬럼 어드레스(column address)신호에 제어되는 패스(Psaa) 트랜지스터 및 퓨즈(fuse)를 포함하여 이루어지는 것을 특징으로 하는 옵션처리를 이용한 리페어 효율 증가 회로.
  2. 제1항에 있어서, 리프레쉬 옵션에 따라서 필요시 블럭을 선택하는 로우 어드레스 신호가 인가되고, 필요 없을 경우 Vss가 인가되는 트랜지스터로 이루어지는 것을 특징으로 하는 옵션처리를 이용한 리페어 효율 증가 회로.
  3. 제1항에 있어서, 리프레쉬 옵션에 따라서 필요시 컬럼 어드레스 신호가 인가되고, 필요없을 경우 Vss가 인가되는 트랜지스터로 이루어 지는 것을 특징으로 하는 옵션처리를 이용한 리페어 효율 증가 회로.
KR1019930030851A 1993-12-29 1993-12-29 옵션 처리를 이용한 리페어 효율 증가 회로 KR960012790B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019930030851A KR960012790B1 (ko) 1993-12-29 1993-12-29 옵션 처리를 이용한 리페어 효율 증가 회로
US08/365,029 US5511028A (en) 1993-12-29 1994-12-28 Redundancy enable circuit capable of achieving increase in repair efficiency
JP6328231A JP2862806B2 (ja) 1993-12-29 1994-12-28 半導体メモリデバイスのリダンダンシイネーブル回路
DE4447150A DE4447150A1 (de) 1993-12-29 1994-12-29 Redundanzschaltung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019930030851A KR960012790B1 (ko) 1993-12-29 1993-12-29 옵션 처리를 이용한 리페어 효율 증가 회로

Publications (2)

Publication Number Publication Date
KR950019006A KR950019006A (ko) 1995-07-22
KR960012790B1 true KR960012790B1 (ko) 1996-09-24

Family

ID=19373817

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930030851A KR960012790B1 (ko) 1993-12-29 1993-12-29 옵션 처리를 이용한 리페어 효율 증가 회로

Country Status (4)

Country Link
US (1) US5511028A (ko)
JP (1) JP2862806B2 (ko)
KR (1) KR960012790B1 (ko)
DE (1) DE4447150A1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5724295A (en) * 1995-06-07 1998-03-03 International Business Machines Corporation Partitioned dynamic memory allowing substitution of a redundant circuit in any partition and using partial address disablement and disablement override
US6005813A (en) * 1997-11-12 1999-12-21 Micron Technology, Inc. Device and method for repairing a semiconductor memory
US6879530B2 (en) * 2002-07-18 2005-04-12 Micron Technology, Inc. Apparatus for dynamically repairing a semiconductor memory
US7215586B2 (en) * 2005-06-29 2007-05-08 Micron Technology, Inc. Apparatus and method for repairing a semiconductor memory
KR100892639B1 (ko) 2007-05-10 2009-04-09 주식회사 하이닉스반도체 리던던시 회로
KR100920838B1 (ko) * 2007-12-27 2009-10-08 주식회사 하이닉스반도체 리던던시 회로

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04322000A (ja) * 1991-04-23 1992-11-11 Hitachi Ltd 半導体記憶装置
JP2968134B2 (ja) * 1991-11-27 1999-10-25 三菱電機株式会社 半導体記憶装置

Also Published As

Publication number Publication date
DE4447150A1 (de) 1995-08-10
KR950019006A (ko) 1995-07-22
JPH07211097A (ja) 1995-08-11
US5511028A (en) 1996-04-23
JP2862806B2 (ja) 1999-03-03

Similar Documents

Publication Publication Date Title
KR960012790B1 (ko) 옵션 처리를 이용한 리페어 효율 증가 회로
KR970029795A (ko) 반도체 기억장치
KR960000714B1 (ko) 반도체 기억장치
US20070076495A1 (en) Wafer-level burn-in test method, wafer-level burn-in test apparatus and semiconductor memory device
US20010026481A1 (en) Method and apparatus for repairing defective columns of memory cells
US5245579A (en) Semiconductor memory device
US5444666A (en) Data output equipment for a semiconductor memory device
JP2982700B2 (ja) 冗長デコーダ回路
KR100228522B1 (ko) 부분칩을 통한 전류 절감특성을 갖는 반도체메모리장치
US6185136B1 (en) Method and apparatus for repairing defective columns of memory cells
JP2000030487A (ja) 半導体記憶装置
US5706032A (en) Amendable static random access memory
US5640338A (en) Semiconductor memory device
KR100536578B1 (ko) 반도체 메모리 장치
US6650576B2 (en) Semiconductor memory and memory board therewith
KR960005352B1 (ko) 반도체 집적회로 장치 및 이를 이용한 칩선별 방법
KR100256127B1 (ko) 반도체 메모리 소자의 리페어 장치
JP3414496B2 (ja) 半導体装置
KR100582397B1 (ko) 전력소모를 줄인 반도체메모리소자의 리던던시회로
US20010017380A1 (en) Semiconductor integrated circuit
KR100235967B1 (ko) 노이즈 감소형 반도체 장치
JPH0711917B2 (ja) ダイナミツク型ｒａｍ
KR20010064522A (ko) 반도체 메모리 장치의 결함 뱅크 디스에이블 회로
JPH0298899A (ja) 半導体メモリ
KR0130176B1 (ko) 반도체 소자의 로오 리페어 퓨즈박스

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110825

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20120824

Year of fee payment: 17

EXPY Expiration of term