KR100536578B1 - 반도체 메모리 장치 - Google Patents
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Abstract
여기에 개시된 반도체 메모리 장치는 상기 결함 셀들의 여부에 따라 제 1 영역과 제 2 영역으로 분리되고, 복수 개의 열들과 행들의 매트릭스 형태로 배열된 복수 개의 메모리 셀들을 포함하는 복수 개의 메모리 블록들, 상기 제 1 영역과 제 2 영역의 열들을 선택하기 위한 어드레스를 발생하는 칼럼 어드레스 버퍼, 상기 어드레스를 받아들여 결함 셀 존재 여부에 따라 상기 제 1 및 제 2 영역을 활성화 및 비활성화시키는 제 1 및 제 2 제어 신호를 발생하는 제어 회로, 상기 제 1 영역과 제 2 영역에 각각 대응되고, 상기 제 1 및 제 2 제어 신호에 응답하여 상기 제 1 및 제 2 영역들 중 결함 셀이 없는 영역의 행들만을 선택하기 위한 로우 어드레스를 발생하는 로우 프리디코더들, 그리고 상기 로우 어드레스를 받아들여 상기 결함 셀이 없는 영역의 행들을 선택하는 로우 디코더를 포함한다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 더 구체적으로는 결함셀이 없는 영역들만을 선택하여 낮은 용량의 메모리로서 활용할 수 있는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치가 점점 고집적화됨에 따라 결함셀도 집적도에 비례해서 증가함에 따라 생산 수율이 감소되고 있다. 메모리 칩의 일부 셀들이 결함셀들로 판명될 때, 상기 결함셀들은 리던던시 셀들로 대체된다. 그러나 결함셀들의 수에 비해 리던던시 셀들의 수가 적을 경우 대체되지 못하는 결함셀들이 존재하게 된다. 상기 결함셀들로 인해 메모리 칩자체를 버려야 하는 경우가 발생하게 된다.
도 1은 반도체 메모리 장치의 개략적인 구성을 보여주고 있다.
도 1을 참조하면, 반도체 메모리 장치는 복수 개의 메모리 블록들 (BLK0, …, BLKi)과 로우 프리디코더, 상기 메모리 뱅크들의 워드 라인들을 선택하기 위한 로우 디코더 (110), 비트 라인들을 선택하기 위한 칼럼 디코더 (30)로 구성된다. 도 2 및 도 3은 상기 로우 프리디코더 (60)와 로우 디코더 (110)의 상세 회로도이다. 상술한 바와 같은 구성을 갖는 반도체 메모리 장치는 로우 디코더 (110)로 어드레스가 입력되기 전에 로우 프리 디코더 (60)가 외부 어드레스를 프리 디코딩하여 전체 메모리 블록의 선택을 제어하게 된다. 그러므로 로우 디코더 (110)가 인에이블될 때마다 사용하지 않는 메모리 블록들에 의해 전류가 소모되었다.
본 발명의 목적은 상술한 문제점을 해결하기 위한 것으로, 결함셀이 없는 메모리 블록들만이라도 활성화시켜 낮은 용량의 메모리로 활용하기 위한 반도체 메모리 장치를 제공하기 위한 것이다.
상술한 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 복수개의 리던던시 셀들보다 결함 셀들의 수가 적은 반도체 메모리 장치는 상기 결함 셀들의 여부에 따라 제 1 영역과 제 2 영역으로 분리되고, 복수 개의 열들과 행들의 매트릭스 형태로 배열된 복수 개의 메모리 셀들을 포함하는 복수 개의 메모리 블록들과; 상기 제 1 영역과 제 2 영역의 열들을 선택하기 위한 어드레스를 발생하는 칼럼 어드레스 버퍼와; 상기 어드레스를 받아들여 결함 셀 존재 여부에 따라 상기 제 1 및 제 2 영역을 활성화 및 비활성화시키는 제 1 및 제 2 제어 신호를 발생하는 제어 회로와; 상기 제 1 영역과 제 2 영역에 각각 대응되고, 상기 제 1 및 제 2 제어 신호에 응답하여 상기 제 1 및 제 2 영역들 중 결함 셀이 없는 영역의 행들만을 선택하기 위한 로우 어드레스를 발생하는 로우 프리디코더들과; 그리고 상기 로우 어드레스를 받아들여 상기 결함셀이 없는 영역의 행들을 선택하는 로우 디코더를 포함한다.
바람직한 실시예에 있어서, 상기 선택 회로는, 상기 제 2 영역에 결함셀이 있을 경우 절단되는 제 1 퓨즈 및 상기 제 1 영역에 결함셀이 있을 경우, 상기 제 1 퓨즈와 동시에 절단되는 제 2 퓨즈를 포함한다.
바람직한 실시예에 있어서, 상기 선택 회로는, 상기 제 2 영역에 결함셀이 있을 경우, 상기 제 1 퓨즈의 절단으로 인해 상기 제 1 영역을 활성화시키는 제 1 신호와 상기 제 2 영역을 비활성화시키는 제 2 신호를 발생한다.
바람직한 실시예에 있어서, 상기 선택 회로는, 상기 제 1 영역에 결함셀이 있을 경우, 상기 제 1 및 제 2 퓨즈의 절단으로 인해 상기 제 1 영역을 비활성화시키는 제 1 신호와 상기 제 2 영역을 활성화시키는 제 2 신호를 발생한다.
바람직한 실시예에 있어서, 상기 선택 회로는 상기 제 1 및 제 2 영역에 결함셀이 없을 경우, 모두 활성화되는 상기 제 1 및 제 2 신호를 발생한다.
이와 같은 장치에 의해서, 결함셀이 있는 메모리 블록들은 선택되지 못하도록 하고, 결함셀이 없는 나머지 절반의 영역만이라도 사용할 수 있다.
(실시예)
이하 본 발명의 실시예를 첨부된 도면 도 5 내지 도 8에 의거하여 상세히 설명한다.
도 5를 참조하면, 신규한 본 발명의 특징은 전체 메모리 블록들 중 절반에 해당하는 제 1 영역과 나머지 절반인 제 2 영역을 나누어 결함이 없는 절반 영역만이라도 살릴 수 있다. 그에 따라 절반의 용량만이라도 갖는 메모리로 활용할 수 있다.
도 5는 본 발명에 따른 반도체 메모리 장치의 구성을 보여준다.
도 5를 참조하면, 반도체 메모리 장치는 복수개의 메모리 블록들 (BLK#0,… ,BLKi), 비트 라인 선택을 위한 칼럼 어드레스를 발생하는 Y-어드레스 버퍼 (110), 상기 칼럼 어드레스를 받아들여 이에 대응되는 비트 라인을 선택하는 칼럼 디코더 (160), 상기 메모리 블록들 (BLK#0,… ,BLKi) 중 어느 블록을 활성화시킬 것인지를 제어하는 로우 프리 디코더 제어 회로 (120), 워드 라인 선택을 위한 로우 어드레스를 발생하는 X-어드레스 버퍼, 상기 제어 회로 (120)의 출력에 응답하여 결함셀이 있는 블록들을 제외한 메모리 블록의 워드라인들을 선택하기 위해 상기 로우 어드레스를 전달하는 로우 프리디코더 (130, 140) 그리고 결함셀이 없는 메모리 블록의 워드라인을 선택하는 로우 디코더 (150)로 구성된다. 상기 메모리 블록들을 칼럼 디코더 (160)를 기준으로 제 1 영역 (100a)과 제 2 영역 (100b)으로 구분된다. 상기 로우 프리 디코더 회로는 상기 제 1 및 제 2 영역에 대해 각각 존재하게 된다.
도 6a는 본 발명에 따른 로우 프리디코더 제어 회로의 구성을 상세하게 보여준다.
도 6a를 참조하면, 로우 프리디코더 제어 회로 (120)는 Y 어드레스 버퍼 (110)로부터 어드레스를 전달받아 제 1 및 제 2 영역들 (100a, 100b)에 각각 대응되는 로우 프리디코더들 (130, 140)의 활성화를 제어하는 신호들 (CAy, CAyB)을 발생한다. 제 1 영역을 활성화 하는 경우에는 CAy신호가, 제 2 영역을 활성화 하는 경우에는 CAyB 신호가 하이(high)레벨로 설정되어 어드레스가 전달하도록 제어된다. 상기 신호들 (CAy, CAyB)에 의해 활성화된 로우 프리디코더의 출력은 로우 디코더 회로 (150)에 인가되어 상기 활성화된 로우 프리디코더 회로에 대응하는 영역을 활성화시킨다.
도 6b및 도 6c는 도 6a의 로우 프리디코더 제어 회로의 동작을 위한 신호들을 발생하는 회로의 구성을 보여주는 회로도이다.
도 6b를 참조하면, 도 6b의 회로는 전원이 공급되고 칩이 활성화될 때, 웨이크 업 명령어에 응답하여 일정폭을 갖는 펄스 신호 (RSTP)가 발생하기 위한 회로이다. 웨이크 업 명령어에 응답하여 프리셋 신호(PR)가 하이(H)에서 로(L)로 천이하게 되면 결과적으로 일정폭의 펄스신호(RSTP)가 생성된다.
도 6c는 도 6a의 PHDE신호를 생성하기 위한 회로도이다. 전원이 공급되고 내부 전원전압이 인가되면 PVCCH가 로(L)에서 하이(H)로 천이하게 된다. 그러면 제 1 노드(N1)의 전위의 디스차지가 차단되어 하이(H)상태를 유지하게 된다. 제 1 노드(N1)가 하이(H)일 경우에 PHDE 신호는 로(L)로 유지된다.
제 1 영역 (100a)은 상기 칼럼 디코더 (160)를 기준으로 상단에 있는 메모리 블록들이고, 제 2 영역 (100b)은 칼럼 디코더 (160) 하단에 있는 메모리 블록들이라고 가정하자.
로우 프리 디코더 제어 회로 (120)는 제 1 영역 (100a)및 제 2 영역 (100b)중 어느 영역에 결함셀이 있는냐에 따라 로우 디코더 (150)의 활성화가 결정된다. 로우 프리디코더 제어 회로 (120)는 칩이 활성화될 때 발생되는 마스터 신호(PR)에 의해 일정폭을 갖는 펄스 신호(RSTP)가 발생된다.
도 7은 본 발명에 따른 로우 디코더의 구성을 보여준다.
도 7을 참조하면, 로우 디코더는 X-어드레스 버퍼 및 로우프리디코더 회로로부터 어드레스를 받아들이고, 제어 회로로 (120)부터 공급되는 신호 (CAy, CAyB)에 응답하여 사용 가능한 영역에 대한 어드레스만을 전달한다.
도 8은 본 발명에 따른 반도체 메모리 장치의 동작 타이밍도이다.
도 6 및 도 7을 참조하면, 제 1 영역 및 제 2 영역들 (100a, 100b)에 결함셀이 없는 경우, 상기 Y-어드레스 버퍼 (110) 및 X-어드레스 버퍼 (미도시됨)로부터의 칼럼 어드레스 및 로우 어드레스들이 칼럼 디코더 (160)와 로우 디코더 (150)로 각각 전달된다.
이하 전체 메모리 블록들을 절반으로 나눌 경우, 리던던시 셀로 대체되지 못한 결함셀이 제 2 영역에 있다고 가정하자.
상술한 도 6을 참조하면, 상기 펄스 신호 (RSTP)는 PR에 의해 소정의 펄스 폭을 갖게 된다(도 6b참조). 이때 제 2 영역에 결함이 있어 제 2 영역을 디스에이블, 제 1 영역은 활성화 해야한다. 이것은 CAy신호의 하이(H)레벨, CAyB신호의 로(L)레벨로 설정해야 함을 의미한다. 이를 위해서 우선 제 1 퓨즈 (f1)는 절단된다. 그러면, 제 1 노드(N1)는 전원과 차단되어 항상 로(L)가 되고, PHDE는 항상 하이(H)가 된다. 이 경우 RSTP가 하이(H)가 되는 시점에 제 3노드(N3)가 로(L)가되고 결과적으로 트랜지스터 (PM1)이 턴온되고, 제 4 노드(N4)는 래치에 의해 하이(H)로 유지된다.
상기 제 1 영역 (100a)과 제 2 영역 (100b)의 분리를 검출하는 신호(PHDE) 는 외부 전원 전압에 따른 입력 신호 PVCCH와는 상관없이 항상 'H'를 유지하게 된다. 상기 'H'의 PHDE로 인해 Y-어드레스를 전달하는 트랜스미션 게이트 (TG4)는 오프된다. 상기 신호들의 천이로 인해 제 1 영역 (100 a)을 선택하는 신호 CAy는 'H'로 활성화되고, 제 2 영역 (100b)을 선택하는 신호 CAyB는 'L'로 비활성화된다. 다음으로 제 2 퓨즈 (f2)가 절단되면, PVCCH가 'L'일 때 제 4 노드 (N1)는 여전히 'L'를 유지하기 때문에 CAyB, CAy는 각각 'H, L'를 유지한다. 상기 신호 CAyB, CAy는 제 1 및 제 2 로우 프리디코더 (140)에 각각 인가된다.
도 7을 참조하면, 제 2 영역 (100b)에 대응되는 제 2 로우 프리디코더 (140)로 'L'의 CAy가 입력되면, 낸드 게이트의 출력단인 제 6 노드 (N6)로 'L'의 신호가 전달된다. X-어드레스를 전달하는 경로를 차단하는 제 8 노드 (N8)도 'L'이되어 제 1 영역 (100a)에 대응되는 X-어드레스들이 모두 'L'로 유지되어 워드 라인들이 활성화되지 못한다. 이에 따라 제 1 영역 (100a)의 워드 라인들만이 선택되고, 제 2 영역 (100b)의 워드 라인들은 선택되지 않아 전류 소모양을 줄일 수 있다.
만일 제 1 영역에 결함이 있어 제 2 영역만을 활성화 하고자 할 경우에는 제 1 퓨즈와 제 2 퓨즈를 모두 절단하는 것으로 구현 가능해진다. 제 1 퓨즈를 절단하게 되면 PHDE 신호는 항상 하이(H)가 되지만, 제 2 퓨즈를 절단하면, 제 4 노드의 전위는 항상 로(L)로 유지되어 결과적으로 CAy는 로(L), CAyB는 하이(H)가 된다. 이것은 제 1 영역은 메모리의 저장영역에서 제외되고, 제 2 영역만을 사용하게 된다는 것을 의미하다.
상술한 바와 같이, 본 발명은 반도체 메모리 장치의 결함이 없는 영역만이라도 살려 생산성 수율을 증가시킬 수 있다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 블록도;
도 2는 종래 기술에 따른 칼럼 어드레스 버퍼의 회로도;
도 3은 종래 기술에 따른 로우 프리디코더의 회로도;
도 4는 종래 기술에 따른 반도체 메모리 장치의 동작 타이밍도;
도 5는 본 발명에 따른 반도체 메모리 장치의 블록도;
도 6은 본 발명에 따른 로우 프리디코더 제어 회로의 회로도;
도 7은 본 발명에 따른 로우 디코더의 회로도; 그리고
도 8은 본 발명에 따른 반도체 메모리 장치의 동작 타이밍도이다.
*도면의 주요 부분에 대한 부호 설명*
100 : 메모리 블록 110 : Y-어드레스 버퍼
120 : 로우 프리디코더 제어 회로 130 : 제 1 프리디코더
140 : 제 2 로우 프리디코더 150 : 로우 디코더
160 : 칼럼 디코더
Claims (4)
- 복수의 메모리 블록으로 구분되는 메모리 셀 어레이와어드레스에 응답하여 상기 메모리 블록을 선택하는 디코더 회로와상기 디코더 회로를 제어하여 리던던시 메모리 셀로 대체가 불가능한 결함 셀들의 발생 시 상기 결함 셀들을 포함하는 메모리 블록은 디스에이블 시키는 디코더 제어회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 디코더 제어 회로는, 상기 결함셀들이 포함된 메모리 블록을 선택하기 위해 절단되는 퓨즈들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 2 항에 있어서,상기 디코더 제어 회로는, 결함셀이 있는 메모리 블록은 비활성화 시키는 디스에이블 신호, 결합셀이 없는 메모리 블록은 활성화시키는 인에이블 신호를 생성하여 상기 디코더 회로로 전달하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 3 항에 있어서,상기 메모리 장치는 결함셀이 있는 메모리 블록을 비활성화 시 해당 어드레스의 입력경로를 차단하는 하는 것을 특징으로 하는 반도체 메모리 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980030053A KR100536578B1 (ko) | 1998-07-25 | 1998-07-25 | 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980030053A KR100536578B1 (ko) | 1998-07-25 | 1998-07-25 | 반도체 메모리 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000009550A KR20000009550A (ko) | 2000-02-15 |
| KR100536578B1 true KR100536578B1 (ko) | 2006-03-16 |
Family
ID=19545212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980030053A KR100536578B1 (ko) | 1998-07-25 | 1998-07-25 | 반도체 메모리 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100536578B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010064522A (ko) * | 1999-12-29 | 2001-07-09 | 박종섭 | 반도체 메모리 장치의 결함 뱅크 디스에이블 회로 |
| KR101974121B1 (ko) | 2018-08-20 | 2019-08-23 | 콘티넨탈 오토모티브 시스템 주식회사 | 차량용 트렁크 덮개의 개방방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0536296A (ja) * | 1991-08-01 | 1993-02-12 | Seiko Epson Corp | 半導体記憶装置 |
| JPH0536295A (ja) * | 1991-08-01 | 1993-02-12 | Seiko Epson Corp | 半導体記憶装置 |
| KR940010113A (ko) * | 1992-10-06 | 1994-05-24 | 김광호 | 반도체 메모리장치의 결함구제 회로 |
| KR960015596A (ko) * | 1994-10-07 | 1996-05-22 | 김광호 | 수율이 개선된 컬럼 리던던시회로를 갖는 반도체 메모리장치 |
-
1998
- 1998-07-25 KR KR1019980030053A patent/KR100536578B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR20000009550A (ko) | 2000-02-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20091113 Year of fee payment: 5 |
|
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