JPH0536296A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0536296A JPH0536296A JP3192959A JP19295991A JPH0536296A JP H0536296 A JPH0536296 A JP H0536296A JP 3192959 A JP3192959 A JP 3192959A JP 19295991 A JP19295991 A JP 19295991A JP H0536296 A JPH0536296 A JP H0536296A
- Authority
- JP
- Japan
- Prior art keywords
- column
- redundant
- signal
- row
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 冗長機能を備えた半導体記憶装置の不良救済
率を上げ、製品の歩留まり向上を図る。 【構成】 正規メモリセルを第１の行領域と第２の行領
域に分け、各々の行領域に冗長列デコード回路を設け、
デコード信号を合成して１本の冗長列を選択する。
率を上げ、製品の歩留まり向上を図る。 【構成】 正規メモリセルを第１の行領域と第２の行領
域に分け、各々の行領域に冗長列デコード回路を設け、
デコード信号を合成して１本の冗長列を選択する。
Description
【０００１】
【産業上の利用分野】本発明は冗長機能を備えた半導体
記憶装置に関するものである。
記憶装置に関するものである。
【０００２】
【従来の技術】ランダムアクセスメモリ（ＲＡＭ）のよ
うな半導体記憶装置の製品歩留まりを向上させるため不
良メモリセルを冗長メモリセルで置き換えて良品と変わ
らなく動作させる救済方法がとられている。従来の冗長
機能を含むＲＡＭのブロック図を図３に示す。メモリセ
ルアレイ１は行と列のマトリクス状に配置されており、
外部から与えられる行アドレスと列アドレスから行デコ
ーダにより行線が指定され列デコーダにより列線が指定
されることによりメモリセルが選択される。２は予備メ
モリセルを列方向に配置した冗長列である。メモリセル
アレイ１に不良メモリセルＡが存在する場合、冗長メモ
リセルへの切り替えは列単位で行なわれる。即ちＡを含
む列Ａ’全体が冗長列２に切り替えられる。３は不良メ
モリセルが含まれる列Ａ’の列アドレスが指定されたと
き冗長列選択信号１４１を出力する冗長列デコード回路
である。
うな半導体記憶装置の製品歩留まりを向上させるため不
良メモリセルを冗長メモリセルで置き換えて良品と変わ
らなく動作させる救済方法がとられている。従来の冗長
機能を含むＲＡＭのブロック図を図３に示す。メモリセ
ルアレイ１は行と列のマトリクス状に配置されており、
外部から与えられる行アドレスと列アドレスから行デコ
ーダにより行線が指定され列デコーダにより列線が指定
されることによりメモリセルが選択される。２は予備メ
モリセルを列方向に配置した冗長列である。メモリセル
アレイ１に不良メモリセルＡが存在する場合、冗長メモ
リセルへの切り替えは列単位で行なわれる。即ちＡを含
む列Ａ’全体が冗長列２に切り替えられる。３は不良メ
モリセルが含まれる列Ａ’の列アドレスが指定されたと
き冗長列選択信号１４１を出力する冗長列デコード回路
である。
【０００３】
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されていたため、１つの列で不良メ
モリセルが１つでも存在すると同じ列の他のメモリセル
も冗長メモリセルに切り替わってしまい冗長メモリセル
が有効に使用できない。特に技術開発に伴いメモリ容量
が増加するにつれて１列あたりのメモリセル数も増加す
る傾向にあり、冗長メモリセルの使用効率は低下する。
また異なる列で２つめの不良メモリセルがある場合は図
３の回路では救済できない。救済のためには別の冗長列
を設けておき、やはり列単位の切り替えを必要としてい
た。
は以上のように構成されていたため、１つの列で不良メ
モリセルが１つでも存在すると同じ列の他のメモリセル
も冗長メモリセルに切り替わってしまい冗長メモリセル
が有効に使用できない。特に技術開発に伴いメモリ容量
が増加するにつれて１列あたりのメモリセル数も増加す
る傾向にあり、冗長メモリセルの使用効率は低下する。
また異なる列で２つめの不良メモリセルがある場合は図
３の回路では救済できない。救済のためには別の冗長列
を設けておき、やはり列単位の切り替えを必要としてい
た。
【０００４】本発明はこのような問題を解決するために
なされたもので、冗長メモリセルの数を増加させること
なく効率的な不良救済を行なうことで製品の歩留まり向
上をはかることを目的とする。
なされたもので、冗長メモリセルの数を増加させること
なく効率的な不良救済を行なうことで製品の歩留まり向
上をはかることを目的とする。
【０００５】
【課題を解決するための手段】本発明の半導体記憶装置
は、行と列のマトリクス状に配置した正規メモリセルと
予備のメモリセルを列方向に配置して成る冗長列を備え
た半導体記憶装置において、前記正規メモリセルの第１
の行領域を指定する第１の行信号と列アドレスをもとに
第１のデコード信号を生成する第１の冗長列デコード回
路と、前記第１の行領域と異なる第２の行領域を指定す
る第２の行信号と列アドレスをもとに第２のデコード信
号を生成する第２のデコード回路と、前記第１のデコー
ド信号または前記第２のデコード信号が与えられたとき
前記正規メモリセルの選択を禁止し前記冗長列を選択す
る回路を備えたことを特徴とする。
は、行と列のマトリクス状に配置した正規メモリセルと
予備のメモリセルを列方向に配置して成る冗長列を備え
た半導体記憶装置において、前記正規メモリセルの第１
の行領域を指定する第１の行信号と列アドレスをもとに
第１のデコード信号を生成する第１の冗長列デコード回
路と、前記第１の行領域と異なる第２の行領域を指定す
る第２の行信号と列アドレスをもとに第２のデコード信
号を生成する第２のデコード回路と、前記第１のデコー
ド信号または前記第２のデコード信号が与えられたとき
前記正規メモリセルの選択を禁止し前記冗長列を選択す
る回路を備えたことを特徴とする。
【０００６】
【作用】本発明は以上の構成を有するので正規メモリセ
ルと１つの冗長列を複数の行領域に分け、各々の行領域
で切り替えを行なう列アドレスを独立に設定することが
でき、複数の不良メモリセルに対する救済率が高まる。
ルと１つの冗長列を複数の行領域に分け、各々の行領域
で切り替えを行なう列アドレスを独立に設定することが
でき、複数の不良メモリセルに対する救済率が高まる。
【０００７】
【実施例】以下、本発明の実施例を図面を用いて説明す
る。
る。
【０００８】図１は本発明の実施例を示すＲＡＭのブロ
ック図である。ここでＸｉは行アドレスの１つでありＸ
ｉが０のとき正規メモリセルアレイ１の上半分の領域が
指定され、Ｘｉが１のとき下半分の領域が指定されるも
のとする。ＸｉＢはＸｉの否定信号である。冗長列デコ
−ド回路は３１、３２の２つあり３１はＸｉが０（Ｘｉ
Ｂが１）のとき有効となり３２はＸｉが１のとき有効で
ある。そのため不良列をデコ−ドするため列アドレスと
行信号Ｘｉ、ＸｉＢをそれぞれ入力している。３１と３
２は冗長列への切り替えに対し独立した列アドレスを設
定することができる。１３１、１３２のいずれかのデコ
−ド信号が発生したとき、正規メモリセルアレイ１の選
択を禁止し冗長列２を選択するために４においてデコ−
ド信号１３１、１３２の論理和をとり冗長列選択信号１
４１と正規メモリセルの選択禁止信号１４２を生成させ
る。ここでＸｉ＝０の領域に不良メモリセルＡが存在し
この列アドレスが３１に設定され、同時にＸｉ＝１の領
域にＡと異なる列に不良メモリセルＢが存在し列アドレ
スが３２に設定されているものとする。外部からの列ア
ドレスがＡのアドレスに一致し、かつＸｉが０のときデ
コ−ド信号１３１が有効となり冗長列選択信号１４１が
発生しＡ’は冗長列２に置き替えられる。一方列アドレ
スがＡに等しくＸｉが１のときは１３１は無効になり冗
長列２は選択されず正規メモリセルの列が選択される。
Ｂについても同様にしてＸｉが０のときは正規メモリセ
ルが選択されるが、Ｘｉが１のときはＢ’は冗長列２が
選択される。この様に１つの冗長列を備えているだけに
もかかわらず、メモリセルアレイの行方向に上半分と下
半分の領域でそれぞれ異なった列アドレスの救済が可能
になる。３１、３２に同じ列アドレスを設定した場合
は、正規メモリセルを含む１本の列がそのまま冗長列に
切り替えられる。また不良メモリセルがＡのみの場合は
メモリセルアレイの上半分のＡ’の部分は冗長列に切り
替えられるが、下半分は正規にメモリセルを使用するこ
とになる。
ック図である。ここでＸｉは行アドレスの１つでありＸ
ｉが０のとき正規メモリセルアレイ１の上半分の領域が
指定され、Ｘｉが１のとき下半分の領域が指定されるも
のとする。ＸｉＢはＸｉの否定信号である。冗長列デコ
−ド回路は３１、３２の２つあり３１はＸｉが０（Ｘｉ
Ｂが１）のとき有効となり３２はＸｉが１のとき有効で
ある。そのため不良列をデコ−ドするため列アドレスと
行信号Ｘｉ、ＸｉＢをそれぞれ入力している。３１と３
２は冗長列への切り替えに対し独立した列アドレスを設
定することができる。１３１、１３２のいずれかのデコ
−ド信号が発生したとき、正規メモリセルアレイ１の選
択を禁止し冗長列２を選択するために４においてデコ−
ド信号１３１、１３２の論理和をとり冗長列選択信号１
４１と正規メモリセルの選択禁止信号１４２を生成させ
る。ここでＸｉ＝０の領域に不良メモリセルＡが存在し
この列アドレスが３１に設定され、同時にＸｉ＝１の領
域にＡと異なる列に不良メモリセルＢが存在し列アドレ
スが３２に設定されているものとする。外部からの列ア
ドレスがＡのアドレスに一致し、かつＸｉが０のときデ
コ−ド信号１３１が有効となり冗長列選択信号１４１が
発生しＡ’は冗長列２に置き替えられる。一方列アドレ
スがＡに等しくＸｉが１のときは１３１は無効になり冗
長列２は選択されず正規メモリセルの列が選択される。
Ｂについても同様にしてＸｉが０のときは正規メモリセ
ルが選択されるが、Ｘｉが１のときはＢ’は冗長列２が
選択される。この様に１つの冗長列を備えているだけに
もかかわらず、メモリセルアレイの行方向に上半分と下
半分の領域でそれぞれ異なった列アドレスの救済が可能
になる。３１、３２に同じ列アドレスを設定した場合
は、正規メモリセルを含む１本の列がそのまま冗長列に
切り替えられる。また不良メモリセルがＡのみの場合は
メモリセルアレイの上半分のＡ’の部分は冗長列に切り
替えられるが、下半分は正規にメモリセルを使用するこ
とになる。
【０００９】図２は本発明に係わる冗長列デコード回路
の回路図を示している。列アドレス設定を行なうプログ
ラム素子は３１と３２で独立にＳ１０〜Ｓ１ｎ，Ｓ２０
〜Ｓ２ｎが含まれている。Ｓ１，Ｓ２は冗長回路を使用
することを設定するためのプログラム素子である。３１
にはプログラム素子によって与えられる列アドレスを合
成するためのＮＡＮＤ５１が含まれており、同時に行信
号ＸｉＢも入力されている。冗長への切り替えが有効と
なる５１の出力がＬレベルになるにはＸｉＢはＨレベ
ル、即ちＸｉは０である必要がある。従ってこのデコー
ド回路はＸｉが０のとき有効になる。一方、３２には行
信号ＸｉがＮＡＮＤ５２に入力されているためＸｉが１
のとき有効になる。
の回路図を示している。列アドレス設定を行なうプログ
ラム素子は３１と３２で独立にＳ１０〜Ｓ１ｎ，Ｓ２０
〜Ｓ２ｎが含まれている。Ｓ１，Ｓ２は冗長回路を使用
することを設定するためのプログラム素子である。３１
にはプログラム素子によって与えられる列アドレスを合
成するためのＮＡＮＤ５１が含まれており、同時に行信
号ＸｉＢも入力されている。冗長への切り替えが有効と
なる５１の出力がＬレベルになるにはＸｉＢはＨレベ
ル、即ちＸｉは０である必要がある。従ってこのデコー
ド回路はＸｉが０のとき有効になる。一方、３２には行
信号ＸｉがＮＡＮＤ５２に入力されているためＸｉが１
のとき有効になる。
【００１０】この実施例では１つの行アドレスＸｉを使
って行領域を２つに分けて説明したが、この分割は行ア
ドレスを２つ，３つと増やし、冗長列デコード回路を４
個，８個と増やすことにより更に細かく行領域を区切っ
て救済することが可能である。
って行領域を２つに分けて説明したが、この分割は行ア
ドレスを２つ，３つと増やし、冗長列デコード回路を４
個，８個と増やすことにより更に細かく行領域を区切っ
て救済することが可能である。
【００１１】以上本発明の実施例について説明したが本
発明はＲＡＭに限らずＲＯＭ、ＰＲＯＭ，ＥＥＰＲＯＭ
など冗長機能を有するものであればさまざまな記憶装置
に使用できる。使用するデバイスはＭＯＳＦＥＴ、バイ
ポーラトランジスタ，ＭＥＳＦＥＴなどが上げられ、冗
長機能の使用、置き換えのアドレスの情報を不揮発に蓄
えるプログラム素子もヒューズ、ＭＮＯＳ，ＦＡＭＯＳ
等がある。
発明はＲＡＭに限らずＲＯＭ、ＰＲＯＭ，ＥＥＰＲＯＭ
など冗長機能を有するものであればさまざまな記憶装置
に使用できる。使用するデバイスはＭＯＳＦＥＴ、バイ
ポーラトランジスタ，ＭＥＳＦＥＴなどが上げられ、冗
長機能の使用、置き換えのアドレスの情報を不揮発に蓄
えるプログラム素子もヒューズ、ＭＮＯＳ，ＦＡＭＯＳ
等がある。
【００１２】
【発明の効果】本発明により不良メモリセルの救済率が
上げられるため、製品の歩留まりを向上させることが可
能になる。また複数の不良メモリセルの救済に対し冗長
メモリセルの数を増やす必要がなくチップ面積を節減で
きる。
上げられるため、製品の歩留まりを向上させることが可
能になる。また複数の不良メモリセルの救済に対し冗長
メモリセルの数を増やす必要がなくチップ面積を節減で
きる。
【図１】本発明による半導体記憶装置の実施例を示すブ
ロック図。
ロック図。
【図２】本発明に係る半導体記憶装置の冗長列デコード
回路の実施例を示す回路図。
回路の実施例を示す回路図。
【図３】従来の冗長機能を備えた半導体記憶装置のブロ
ック図。
ック図。
１ 正規メモリセルアレイ ２ 冗長列 ３ 冗長列デコード回路 ３１ 冗長列デコード回路 ３２ 冗長列デコード回路 １３１ 冗長列デコード信号 １３２ 冗長列デコード信号 １４１ 冗長列選択信号 １４２ 選択禁止信号
Claims (1)
- 【特許請求の範囲】 【請求項１】 行と列のマトリクス状に配置した正規メ
モリセルと予備のメモリセルを列方向に配置して成る冗
長列を備えた半導体記憶装置において、前記正規メモリ
セルの第１の行領域を指定する第１の行信号と列アドレ
スをもとに第１のデコード信号を生成する第１の冗長列
デコード回路と、前記第１の行領域と異なる第２の行領
域を指定する第２の行信号と列アドレスをもとに第２の
デコード信号を生成する第２のデコード回路と、前記第
１のデコード信号または前記第２のデコード信号が与え
られたとき前記正規メモリセルの選択を禁止し前記冗長
列を選択する回路を備えたことを特徴とする半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3192959A JPH0536296A (ja) | 1991-08-01 | 1991-08-01 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3192959A JPH0536296A (ja) | 1991-08-01 | 1991-08-01 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0536296A true JPH0536296A (ja) | 1993-02-12 |
Family
ID=16299883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3192959A Pending JPH0536296A (ja) | 1991-08-01 | 1991-08-01 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0536296A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100536578B1 (ko) * | 1998-07-25 | 2006-03-16 | 삼성전자주식회사 | 반도체 메모리 장치 |
-
1991
- 1991-08-01 JP JP3192959A patent/JPH0536296A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100536578B1 (ko) * | 1998-07-25 | 2006-03-16 | 삼성전자주식회사 | 반도체 메모리 장치 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0660237B1 (en) | Semiconductor memory apparatus with a spare memory cell array | |
| US7613056B2 (en) | Semiconductor memory device | |
| JPH0574191A (ja) | 半導体記憶装置 | |
| KR950006873A (ko) | 섹터-기초 용장 구조 | |
| JPH0670880B2 (ja) | 半導体記憶装置 | |
| JPH0666120B2 (ja) | 半導体記憶装置の冗長部 | |
| EP0090332B1 (en) | Semiconductor memory device | |
| US7218558B2 (en) | Semiconductor memory devices having column redundancy circuits therein that support multiple memory blocks | |
| JP3636738B2 (ja) | リードオンリメモリ装置の欠陥救済回路及び欠陥救済方法 | |
| US5280451A (en) | Signature circuit for non-volatile memory device | |
| KR960011542B1 (ko) | 반도체 메모리 장치 | |
| KR960002368A (ko) | 리던던시 기능을 가지는 반도체 메모리 장치 | |
| KR980004966A (ko) | 반도체 기억 장치 | |
| EP1717818B1 (en) | Semiconductor storage device and redundancy method for semiconductor storage device | |
| US6038179A (en) | Multiple repair size redundancy | |
| KR20050101877A (ko) | 반도체 메모리 장치 및 그 구동 방법 | |
| US6339554B1 (en) | Semiconductor memory device with replacement programming circuit | |
| JPH04222998A (ja) | 半導体メモリ装置 | |
| JPH0536296A (ja) | 半導体記憶装置 | |
| JPH0536295A (ja) | 半導体記憶装置 | |
| JP3176038B2 (ja) | 半導体記憶装置 | |
| JPH0850799A (ja) | 半導体記憶装置 | |
| JPH06309896A (ja) | 半導体記憶装置及び不良セル救済方法 | |
| JP2900944B2 (ja) | 半導体メモリ | |
| JPH0393097A (ja) | 半導体記憶装置 |