JPH0666120B2 - 半導体記憶装置の冗長部 - Google Patents

半導体記憶装置の冗長部

Info

Publication number
JPH0666120B2
JPH0666120B2 JP58210091A JP21009183A JPH0666120B2 JP H0666120 B2 JPH0666120 B2 JP H0666120B2 JP 58210091 A JP58210091 A JP 58210091A JP 21009183 A JP21009183 A JP 21009183A JP H0666120 B2 JPH0666120 B2 JP H0666120B2
Authority
JP
Japan
Prior art keywords
memory cell
cell array
spare
row
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP58210091A
Other languages
English (en)
Other versions
JPS60103469A (ja
Inventor
真 瀬川
▲しょう▼次 有泉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP58210091A priority Critical patent/JPH0666120B2/ja
Priority to EP84113439A priority patent/EP0142127B1/en
Priority to DE8484113439T priority patent/DE3485564D1/de
Priority to US06/669,361 priority patent/US4648075A/en
Publication of JPS60103469A publication Critical patent/JPS60103469A/ja
Publication of JPH0666120B2 publication Critical patent/JPH0666120B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体記憶装置に係り、特にバイト単位でデー
タを読み出すバイト構成の半導体記憶装置における不良
メモリセル救済用の冗長部に関する。
〔発明の技術的背景〕
半導体メモリ集積回路の集積度は年々向上しており、最
近では256キロビットのダイナミック型ランダムアクセ
スメモリ（DRAM）とか64kBのスタティック（Ｓ）型RAM
が製品化されつつある。このように集積度が向上しメモ
リ容量が大きくなるにつれて、その製造初期における歩
留りの低さが問題となり、その対策としてメモリに冗長
部を設けておく冗長構成技術が導入されるようになって
きた。この技術は、、同一チップ上に機能的に必要な容
量の正規メモリセルの他に余分な予備メモリセルを具備
し、正規メモリセル内で１セル及至数セルの不良が発生
した場合にそれらの不良セルを前記予備セルに置き換え
ることによって、チップを救済するものであり、これに
より歩留りは大幅に向上する。冗長構成を実際に採用す
る場合には、セルを１個づつ置き換えることは不可能で
あるので、適当数の予備の行または予備の列を具備し、
正規メモリセルにおける不良セルを含む行または列の単
位で前記予備行または予備列と置換するようにしてい
る。この置換のために、前記不良セルを含む行または列
のアドレスの指定時に、この行または列を救済するため
に割り当てるべき予備行または予備列のアドレスを指定
するように予備行デコーダまたは予備列デコーダの入力
をプログラムする必要があり、このプログラムのために
ヒューズ素子を電気的にあるいは、レーザ光によって溶
断するなどの方法が採られる。
第１図は、上述したような電気的にヒューズを溶断する
方式を用いた場合の冗長構成の一例を示しており、第２
図は第１図のプログラムエレメントにＮチャンネルMOS
（絶縁ゲート型）トランジスタを用いた構成の一例を示
している。第１図において、アドレス信号A0,０〜An,
ｎは正規デコーダ１…とプログラムエレメント２…に
加えられる。このプログラムエレメント２…の各出力信
号は予備行イネーブル信号と共に予備行デコーダ３に加
えられる。この予備行デコーダ３のデコード出力はメモ
リセルアレイ４における予備行５の行線に加えられる。
このような予備行デコーダ３および予備行５は複数組設
けられており、各組の予備行デコーダ３のデコード出力
信号はノアゲート６に加えられ、このノアゲート６の出
力はインバータ７により反転されて正規デコーダ用ディ
スエーブル信号として前記正規デコーダ１…に加えられ
る。正規デコーダ１…のデコード出力は前記メモリセル
アレイ４における正規行８…の行線に加えられる。
一方、第２図は前記プログラムエレメント２…のうちの
１個を取り出して示しており、Ai,ｉはアドレス信号
入力である。ここで、21〜25はそれぞれエンハンスメン
ト型のMOSトランジスタ、26および27はディプレーショ
ン型のMOSトランジスタ、28はインバータ、29はヒュー
ズ素子である。トランジスタ21,22の各一端は対応して
アドレス信号Ai,ｉが加えられ、各他端は共通接続さ
れて出力端となっている。トランジスタ26は、ドレイン
がプログラム電源VPに接続され、ゲート・ソース相互が
接続され、ソースはトランジスタ23,24の各ドレインお
よびトランジスタ25のゲートに接続されている。上記ト
ランジスタ23のゲートはプログラム信号が加えられ、ソ
ースは接地されており、トランジスタ24のゲートはアド
レス信号ｉが加えられ、ソースは接地されている。前
記トランジスタ25は、ソースが接地され、ドレインがヒ
ューズ素子29の一端およびトランジスタ27のドレイン、
前記トランジスタ22のゲートに接続されると共にインバ
ータ28を介して前記トランジスタ21のゲートに接続され
ている。上記トランジスタ27のゲート・ソースは相互接
続されて接地されており、ヒューズ素子29の他端は電源
VCCに接続される。
上記プログラムエレメントにおいては、プログラム信号
によってヒューズ素子29の溶断の可否を制御し、このヒ
ューズ素子29が溶断されているかいないかに応じてアド
レス信号Aiまたはｉを選択導出することによってプロ
グラムを行なうものである。つまり、ヒューズ素子29が
溶断されていない状態では、ヒューズ素子29を通じてV
CC電位（高レベル）がトランジスタ22のゲートおよびイ
ンバータ28に加えられている。したがって、このときト
ランジスタ22はオン、インバータ28の低レベル出力によ
りトランジスタ21はオフになっており、アドレス信号
ｉが選択導出される。これに対して、ヒューズ素子29が
溶断されている状態では、トランジスタ22のゲートおよ
びインバータ28に低レベルが加わるので、トランジスタ
22はオフ、インバータ28の高レベル出力によりトランジ
スタ21はオンになっており、アドレス信号ｉが選択導
出される。
また、ヒューズ素子29を溶断する場合には、プログラム
信号を低レベルにすると共にアドレス信号ｉを低レベ
ルにしてトランジスタ23,24を共にオフにする。これに
より、トランジスタ25はゲートにトランジスタ26を通じ
て高レベルが加えられてオンになるので、ヒューズ素子
29は大電流が流れて溶断する。
前記第１図の冗長構成において、不良セルがない場合に
は予備行イネーブル信号は高レベルに保たれており、各
組の予備デコーダ３…の出力は低レベル、ノアゲート６
の出力は高レベル、インバータ７の出力は低レベルとな
り、正規デコーダ１…のみが動作可能になる。不良セル
があった場合には、この不良セルを含む不良行のアドレ
スをプログラムエレメント２…のヒューズ素子の溶断の
有無によってプログラムし、さらに予備行イネーブル信
号も低レベルにプログラムして各組の予備デコーダ３…
を動作可能状態にする。したがって、不良行が選択され
た場合に、その救済に割り当てられた予備デコーダ３の
出力が高レベルになってこの高レベル出力が加えられる
予備行５が選択されるが、前記ノアゲート６の出力は低
レベル、インバータ７の出力は高レベルになり、正規デ
コーダ１…は全て非選択状態になる。
なお、予備列の冗長構成についても上述した予備行の冗
長構成に準じて設けることが可能であり、これらの冗長
構成はそのプロセス、メモリセルアレイのパターンなど
から考慮して予備行、予備列のどちらかまたは両方が設
けられる。
〔背景技術の問題点〕
ところで、上述したような冗長構成は、ビット単位でデ
ータを読み出すビット構成のメモリには簡単に組み込む
ことが可能である。しかし、バイト単位でデータを読み
出すバイト構成のメモリに上記冗長構成を組み込もうと
すると、１本または数本の予備列を複数の入出力線間で
切り換え接続しなければならず、このことは技術的に大
変困難であるばかりか読み出し、書き込みの速度に悪影
響を与えるという問題がある。一方、バイト構成のメモ
リにおいて、バイトを構成する各ビット毎に予備列を持
たせることによって冗長構成を組み込もうとすると、各
ビットに１列づつ予備列を付加するとしても最低限ビッ
ト数だけ予備列が必要（４ビットの場合は４本、８ビッ
トの場合は８本）となり、メモリのチップ面積の増加率
が大きくなり、全体として歩留りが悪くなるという問題
がある。
〔発明の目的〕
本発明は上記の事情に鑑みてなされたもので、簡単な構
成により予備列を使うことなく予備行のみで予備列の効
果をも兼ね備えると共にチップ面積の増加率が小さくて
済み、しかもアクセスタイムに悪影響を与えない半導体
記憶装置の冗長部を提供するものである。
〔発明の概要〕
即ち、本発明の半導体記憶装置の冗長部は、バイト単位
でデータを読み出すバイト構成の半導体記憶装置におけ
る列方向に複数区分に分割されてそれぞれ独立に行方向
が選択される複数個のメモリセルアレイにそれぞれ設け
られた不良行救済用の予備行と、この複数個のメモリセ
ルアレイにおける各予備行にそれぞれ対応して設けら
れ、各予備行を独立に選択するためのプログラム可能な
予備行デコーダと、前記複数個のメモリセルアレイに対
応して設けられ、対応するメモリセルアレイにおけるプ
ログラムされた予備行デコーダからの信号に基いて対応
するメモリセルアレイにおける正規行デコーダの全てを
非選択状態にする正規行デコーダディスエーブル信号発
生回路とを具備することを特徴とするものである。
〔発明の実施例〕 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
第３図は８キロワード×８ビットのバイト構成のSRAMの
一部を示しており、メモリセルアレイは行方向および列
方向にそれぞれ256セルづつ配置されて列方向に２分
割、つまり左右に２分割されている。このように分割さ
れた左右のメモリセルアレイ31,32は、それぞれバイト
を構成する８ビットに対応して16セル単位で８分割さ
れ、それぞれ列方向の中心に正規行デコーダ33,34が配
置されており、この正規行デコーダ33,34は左右のメモ
リセルアレイ31,32の正規メモリセル群に対してそれぞ
れ独立に各行の選択を行なうものである。列デコーダ35
は、アドレスバッファ36からのアドレス信号A0,０〜A
3,３をデコードし、前記メモリセルアレイ31,32の列
方向に８分割された各区分における16列のうちの１列を
選択する。つまり左右のメモリセルアレイ31,32に対し
てそれぞれ８列づつ選択する。この左右それぞれ８列づ
つの列線（各列線37はそれぞれ２本のビット線B,で１
組になっている）は、それぞれアドレスバッファ38から
のアドレス信号A4,４に対応してゲート制御される２
組のトランスファゲート39,40によって左右のどちらか
一方が選択される。なお、第３図では図示を簡略化する
ためにトランスファゲート39,40として第５ビット目用
のものを代表的に示している。
一方、前記左右のメモリセルアレイ31,32は、それぞれ
正規行デコーダ33,34により選択される正規行のほかに
たとえば２行づつの予備行41,42、43,44を備えている。
上記左右の正規行デコーダ33,34は、アドレスバッファ3
8からのアドレス信号4,A4によってどちらか一方が選
択されると共に同時に加えらえるアドレス信号A5,５
〜A12,12によって正規行の行選択を行なう。また、前
記左右のメモリセルアレイ31,32における各２行の予備
行41,42、43,44をそれぞれ独立に選択するための計４個
の予備行デコーダ45,46、47,48が設けられている。この
うち左のメモリセルアレイ31用の予備行デコーダ45,46
は、アドレスバッファ38からのアドレス信号４により
選択されると共に同時に加えられるアドレス信号A5,
５〜A12,12によって予備行41,42を各対応して選択す
る。また、右のメモリセルアレイ32用の予備行デコーダ
47,48はアドレスバッファ38からのアドレス信号A4によ
り選択されると共に同時に加えられるアドレス信号A5,
５〜A12,12によって予備行43,44を各対応して選択
する。そして、前記予備行デコーダ45,46および47,48の
デコーダ出力は各対応して正規デコーダディスエーブル
信号発生回路49,50に加えられ、このディスエーブル信
号発生回路49,50の出力は各対応して左右の正規行デコ
ーダ33,34に供給される。
第４図は、上記予備行デコーダ45,46、47,48および正規
ディスエーブル信号発生回路49,50を取り出してそれぞ
れ代表的に１個分の具体的な回路例を示している。予備
行デコーダ45は、レーザ光溶断形のヒューズ素子51…を
有するプログラム可能な構成となっている。即ち、ノア
型デコーダ部52において、Ｎチャンネルエンハンスメン
ト型トランジスタT1〜T17のうちT1〜T16の各ゲートは対
応して各１個のヒューズ素子51の一端に接続され、この
ヒューズ素子51…の各他端はアドレス信号A5,５〜
A12,12が導かれ、残りの１個のトランジスタT17のゲ
ートにはアドレス信号４が加えられる。また、上記ト
ランジスタT1〜T16の各ゲートは、それぞれゲート・ソ
ース相互が接続されたＮチャンネルディプレーション型
トランジスタT1′〜T16′を介して接地されている。こ
のトランジスタT1′〜T16′はそれぞれ電流が数μＡ程
度流れる程度の大きさのものである。そして、上記ノア
型デコーダ部52のデコード出力はバッファ回路53を通じ
て予備行41に加えられる。また、正規行デコーダディス
エーブル信号発生回路49は、予備行デコーダ45,46それ
ぞれのノア型デコーダ部52からデコード出力が加えられ
るノアゲート54と、このノアゲート54の出力を反転して
前記正規行デコーダ33に加えるインバータ55とからな
る。
ここで、第４図の回路の動作を説明しておく。予備行デ
コーダ45がプログラムされていない場合には、アドレス
信号A5,５〜A12,12のいずれかによってトランジス
タT1〜T16のいずれかがオンになり、デコード出力は低
レベルになり、予備行41の選択は行なわれない。これに
対して、ヒューズ素子51…の一部が溶断され所定のアド
レス信号A5,５〜A12,12および４によりトランジ
スタT1〜T17が全てオフになるようにプログラムされて
いる場合には、所定のアドレス信号入力によりデコード
出力は高レベルになり、予備行41の選択が行なわれる。
正規行デコーダディスエーブル信号発生回路49は、予備
行デコーダ45,46からのデコーダ出力が全て低レベルの
場合には出力が低レベルとなり、上記デコード出力のい
ずれか１つが高レベルの場合には高レベルの正規行デコ
ーダディスエーブル信号を発生する。このディスエーブ
ル信号は正規行デコーダ33におけるノア型デコーダ部の
駆動トランジスタ（図示せず）のゲートに加えられる。
次に、前記第３図に示したメモリにおける動作を説明す
る。たとえば左のメモリセルアレイ31に不良セルが１個
発生した場合、その不良セルの行方向のアドレスを予備
行デコーダ45,46のいずれか一方、たとえば45にプログ
ラムする。これにより、上記不良セルに接続された正規
行デコーダの選択に際して上記予備行デコーダ45が選択
され、この予備行デコーダ45におけるノア型デコーダ部
のデコード出力が高レベルになり、正規行デコーダディ
スエーブル信号が高レベルになり、左のメモリセルアレ
イ31における全ての正規行デコーダが非選択状態にな
る。したがって、予備行デコーダ45のみが選択されるこ
とになり、前記不良セルのある行は上記予備行デコーダ
45により選択される予備行41により置換されたことにな
る。同様に、左のメモリセルアレイ31において上記とは
別の不良行がある場合に予備行デコーダ46のプログラム
によって予備行42に置換することができ、さらに右のメ
モリセルアレイ32において２行までの不良行を予備行デ
コーダ47,48のプログラムによって予備行43,44に置換す
ることができる。
即ち、上記メモリの冗長構成によれば、左右のメモリセ
ルアレイ31,32においてそれぞれ独立に２行までの不良
行を救済することが可能である。したがって、左右のメ
モリセルアレイに不良セルが属する割合が５分５分であ
ると仮定した場合、左右それぞれ独立な２行の救済が可
能である。このことは、従来のバイト構成のメモリにお
いて左右のメモリセルアレイに共通な２行の予備行を持
たせる場合には２行までしか救済できないのに比べて最
高４行までの救済が可能であり、1.5倍以上の救済効果
があることになる。従って、上記冗長構成は、左右のメ
モリセルアレイ31,32でそれぞれ独立に選択される予備
行のみで予備列の救済効果を有するので、バイトを構成
する各ビットに予備列を使用する場合に比べて救済効果
は劣るが、回路構成は非常に簡単であり、チップ面積の
増加率は小さくて済む。また、チップサイズは通常は行
方向に短かく列方向に長いので、列方向に予備列を入れ
る場合に比べて行方向に予備行を入れる本実施例の冗長
構成はチップ面積の増加率が小さくて済む。また、上記
冗長構成は、従来例の説明で述べたような複数の入出力
間で予備列を切り換える構成におけるようなアクセスタ
イムに悪影響を与えるという問題も生じない。
なお、上記実施例の予備行デコーダ45,46,47,48は、レ
ーザ光溶断型のヒューズ素子51…によりプログラムを行
なう構成を示したが、他のプログラム素子を有する構成
でもよく、たとえば第１図，第２図を参照して前述した
ような電気的溶断型のヒューズ素子を有するプログラム
エレメントを用いてもよい。
また、メモリセルアレイは、上記実施例の２分割に限ら
ずさらに細分化することも可能であるが、各分割区分毎
に行デコーダを必要とすることを考慮すると２分割の場
合は構成が簡単である利点がある。
また、本発明はDRAM,SRAMに限らず、プログラマブルリ
ードオンリメモリ（PROM）にも適用可能である。
〔発明の効果〕
上述したように本発明の半導体記憶装置の冗長部によれ
ば、列方向に分割された各区分のメモリセルアレイに各
区分で独立に予備行を選択し得るようにした簡単な構成
によって、予備列を設けることと等価となり、救済効果
が高くなると共にチップ面積の増加率は小さくて済み、
しかもアクセスタイムに悪影響を与えないなどの利点が
ある。
【図面の簡単な説明】
第１図は半導体メモリの冗長構成の一例を示す構成説明
図、第２図は第１図のプログラムエレメントを１個取り
出して具体例を示す回路図、第３図は本発明に係る半導
体記憶装置の冗長部の一実施例を示す構成説明図、第４
図は第３図の予備行デコーダおよび正規行デコーダディ
スエーブル信号発生回路を取り出してその一部を具体的
に示す回路図である。 31,32……メモリセルアレイ、33,34……正規行デコー
ダ、41〜44……予備行、45〜48……予備行デコーダ、4
9,50……正規行デコーダディスエーブル信号発生回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−92500（ＪＰ，Ａ) 特開 昭58−130495（ＪＰ，Ａ) 特開 昭58−41500（ＪＰ，Ａ) 特開 昭58−68296（ＪＰ，Ａ)

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】ワード線が延在する方向に配置されると共
    に前記ワード線が延在する方向に複数に区分され、各区
    分がバイトを構成し、バイト単位でデータを読み出すこ
    とができる分割されたメモリセルアレイ31,32と、 各々のメモリセルアレイに設けられ、当該メモリセルア
    レイのワード線を選択するための正規行デコーダ33,34
    と、 各々のメモリセルアレイに設けられ、当該メモリセルア
    レイのビット線が延在する方向に配置され、当該メモリ
    セルアレイのワード線に平行な予備メモリ群から構成さ
    れる予備行41〜44と、 各々のメモリセルアレイに設けられ、当該メモリセルア
    レイに不良行が存在する場合に、当該不良行に変わる予
    備行のワード線を他のメモリセルアレイとは独立に選択
    し得る予備行デコーダ45〜48と、 各々のメモリセルアレイに設けられ、当該メモリセルア
    レイの不良行に変わる予備行のワード線が選択される場
    合に、当該メモリセルアレイのワード線を全て非選択と
    するディスエーブル信号発生回路49,50と を具備することを特徴とする半導体記憶装置の冗長部。
  2. 【請求項２】前記メモリセルアレイ群は、２つのメモリ
    セルアレイから構成され、各メモリセルアレイは８区分
    され、当該メモリセルアレイから８ビットを同時に読み
    出すことができることを特徴とする特許請求の範囲第１
    項に記載の半導体記憶装置の冗長部。
  3. 【請求項３】前記バイト単位でデータを読み出すにおい
    て、一つのメモリセルアレイの一つの区分から読み出さ
    れる１ビットと、他の一つのメモリセルアレイの一つの
    区分から読み出される１ビットとを選択して出力するた
    めのトランスファゲート39,40を備えたことを特徴とす
    る特許請求の範囲第１項に記載の半導体記憶装置の冗長
    部。
JP58210091A 1983-11-09 1983-11-09 半導体記憶装置の冗長部 Expired - Lifetime JPH0666120B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP58210091A JPH0666120B2 (ja) 1983-11-09 1983-11-09 半導体記憶装置の冗長部
EP84113439A EP0142127B1 (en) 1983-11-09 1984-11-07 Redundancy circuit for a semiconductor memory device
DE8484113439T DE3485564D1 (de) 1983-11-09 1984-11-07 Redundante schaltung fuer ein halbleiterspeichergeraet.
US06/669,361 US4648075A (en) 1983-11-09 1984-11-08 Redundancy circuit for a semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58210091A JPH0666120B2 (ja) 1983-11-09 1983-11-09 半導体記憶装置の冗長部

Publications (2)

Publication Number Publication Date
JPS60103469A JPS60103469A (ja) 1985-06-07
JPH0666120B2 true JPH0666120B2 (ja) 1994-08-24

Family

ID=16583666

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58210091A Expired - Lifetime JPH0666120B2 (ja) 1983-11-09 1983-11-09 半導体記憶装置の冗長部

Country Status (4)

Country Link
US (1) US4648075A (ja)
EP (1) EP0142127B1 (ja)
JP (1) JPH0666120B2 (ja)
DE (1) DE3485564D1 (ja)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4751656A (en) * 1986-03-10 1988-06-14 International Business Machines Corporation Method for choosing replacement lines in a two dimensionally redundant array
JPS62293598A (ja) * 1986-06-12 1987-12-21 Toshiba Corp 半導体記憶装置
US4689494A (en) * 1986-09-18 1987-08-25 Advanced Micro Devices, Inc. Redundancy enable/disable circuit
US4837747A (en) * 1986-11-29 1989-06-06 Mitsubishi Denki Kabushiki Kaisha Redundary circuit with a spare main decoder responsive to an address of a defective cell in a selected cell block
JPS63220500A (ja) * 1987-03-09 1988-09-13 Mitsubishi Electric Corp 半導体記憶装置の冗長回路
JP2590897B2 (ja) * 1987-07-20 1997-03-12 日本電気株式会社 半導体メモリ
JPS6433800A (en) * 1987-07-29 1989-02-03 Toshiba Corp Semiconductor memory
DE68928112T2 (de) * 1988-03-18 1997-11-20 Toshiba Kawasaki Kk Masken-rom mit Ersatzspeicherzellen
US5426607A (en) * 1988-04-27 1995-06-20 Sharp Kabushiki Kaisha Redundant circuit for memory having redundant block operatively connected to special one of normal blocks
US5265055A (en) * 1988-10-07 1993-11-23 Hitachi, Ltd. Semiconductor memory having redundancy circuit
US5617365A (en) * 1988-10-07 1997-04-01 Hitachi, Ltd. Semiconductor device having redundancy circuit
US5289417A (en) * 1989-05-09 1994-02-22 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device with redundancy circuit
JP2547633B2 (ja) * 1989-05-09 1996-10-23 三菱電機株式会社 半導体記憶装置
JPH07105159B2 (ja) * 1989-11-16 1995-11-13 株式会社東芝 半導体記憶装置の冗長回路
KR920010347B1 (ko) * 1989-12-30 1992-11-27 삼성전자주식회사 분할된 워드라인을 가지는 메모리장치의 리던던시 구조
JP2575919B2 (ja) * 1990-03-22 1997-01-29 株式会社東芝 半導体記憶装置の冗長回路
US5199033A (en) * 1990-05-10 1993-03-30 Quantum Corporation Solid state memory array using address block bit substitution to compensate for non-functional storage cells
US5212693A (en) * 1990-08-02 1993-05-18 Ibm Corporation Small programmable array to the on-chip control store for microcode correction
JPH04184798A (ja) * 1990-11-19 1992-07-01 Sanyo Electric Co Ltd カラム冗長回路
JP2796590B2 (ja) * 1991-08-07 1998-09-10 三菱電機株式会社 メモリ装置及びそれを使用したデータ処理装置
US5471479A (en) * 1992-08-06 1995-11-28 Motorola, Inc. Arrangement for column sparing of memory
GB9305801D0 (en) * 1993-03-19 1993-05-05 Deans Alexander R Semiconductor memory system
US6408401B1 (en) * 1998-11-13 2002-06-18 Compaq Information Technologies Group, L.P. Embedded RAM with self-test and self-repair with spare rows and columns
JP2001044366A (ja) * 1999-07-26 2001-02-16 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6496427B2 (en) * 2000-08-28 2002-12-17 Matsushita Electric Industrial Co., Ltd. Nonvolatile semiconductor memory device
US7111193B1 (en) * 2002-07-30 2006-09-19 Taiwan Semiconductor Manufacturing Co. Ltd. Semiconductor memory having re-configurable fuse set for redundancy repair
US10658067B2 (en) 2018-05-14 2020-05-19 Micron Technology, Inc. Managing data disturbance in a memory with asymmetric disturbance effects

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4047163A (en) * 1975-07-03 1977-09-06 Texas Instruments Incorporated Fault-tolerant cell addressable array
US4393474A (en) * 1979-10-26 1983-07-12 Texas Instruments Incorporated EPROM and RAM cell layout with equal pitch for use in fault tolerant memory device or the like
US4389715A (en) * 1980-10-06 1983-06-21 Inmos Corporation Redundancy scheme for a dynamic RAM
JPS5841500A (ja) * 1981-08-24 1983-03-10 フエアチアイルド・カメラ・アンド・インストルメント・コ−ポレ−シヨン 欠陥分離用デコ−ダ
JPS5868296A (ja) * 1981-10-16 1983-04-23 Nec Corp 記憶装置
JPS58130495A (ja) * 1982-01-29 1983-08-03 Toshiba Corp 半導体記憶装置
US4459685A (en) * 1982-03-03 1984-07-10 Inmos Corporation Redundancy system for high speed, wide-word semiconductor memories
JPS5975497A (ja) * 1982-10-22 1984-04-28 Hitachi Ltd 半導体記憶装置
JPH0670880B2 (ja) * 1983-01-21 1994-09-07 株式会社日立マイコンシステム 半導体記憶装置

Also Published As

Publication number Publication date
US4648075A (en) 1987-03-03
EP0142127A3 (en) 1988-03-16
JPS60103469A (ja) 1985-06-07
EP0142127B1 (en) 1992-03-11
DE3485564D1 (de) 1992-04-16
EP0142127A2 (en) 1985-05-22

Similar Documents

Publication Publication Date Title
JPH0666120B2 (ja) 半導体記憶装置の冗長部
US4837747A (en) Redundary circuit with a spare main decoder responsive to an address of a defective cell in a selected cell block
KR950004623B1 (ko) 리던던시 효율이 향상되는 반도체 메모리 장치
US5325334A (en) Column redundancy circuit for a semiconductor memory device
US5548225A (en) Block specific spare circuit
JP2545490B2 (ja) 冗長構成を有する半導体記憶装置
KR910008694B1 (ko) 마스크 rom
US5349556A (en) Row redundancy circuit sharing a fuse box
US7219272B2 (en) Semiconductor integrated circuit with memory redundancy circuit
JP2575919B2 (ja) 半導体記憶装置の冗長回路
JPH03203895A (ja) 冗長構造を持つ半導体メモリ装置
US5258953A (en) Semiconductor memory device
US6650567B1 (en) Nonvolatile semiconductor memories with a NAND logic cell structure
JPH0574191A (ja) 半導体記憶装置
JPH0263279B2 (ja)
US5487040A (en) Semiconductor memory device and defective memory cell repair circuit
US5272672A (en) Semiconductor memory device having redundant circuit
US7218558B2 (en) Semiconductor memory devices having column redundancy circuits therein that support multiple memory blocks
JP2616544B2 (ja) 半導体記憶装置
US6937532B2 (en) Semiconductor memory
JPH04222998A (ja) 半導体メモリ装置
US5359563A (en) Memory system with adaptable redundancy
US20020191473A1 (en) Semiconductor memory device and method of selecting word line thereof
KR970008445B1 (ko) 반도체 기억 장치
JPH07282597A (ja) 半導体記憶装置