JPS5841500A - 欠陥分離用デコ−ダ - Google Patents
欠陥分離用デコ−ダInfo
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- JPS5841500A JPS5841500A JP57145577A JP14557782A JPS5841500A JP S5841500 A JPS5841500 A JP S5841500A JP 57145577 A JP57145577 A JP 57145577A JP 14557782 A JP14557782 A JP 14557782A JP S5841500 A JPS5841500 A JP S5841500A
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- JP
- Japan
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- defective
- address
- memory
- spare
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
- G11C29/789—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using non-volatile cells or latches
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、縦列及び横列に配列したメモリセルを有する
メモリ回路に関するものであって、メモリセルの欠陥縦
列を分離し且つメモリセルの予備の縦列で置換する事を
可能とした方法及び装置に関するものである。
メモリ回路に関するものであって、メモリセルの欠陥縦
列を分離し且つメモリセルの予備の縦列で置換する事を
可能とした方法及び装置に関するものである。
メモリ回路に於ける欠陥ビットを検知し、この様な欠陥
ビットを分離乃至は隔離する蓼が提案されている。１６
にメモリ回路に於いて、メモリセルの選定数の欠陥性縦
列を主回路から分離し、同一のチップ上に存在する予備
の縦列で置換する事が可能なメモリ回路が提案されてい
る。一方、レーザービームを使用してポリシリコン配線
を切断し、活性メモリ回路から欠陥性のメモリセルを有
する縦列を取除き、これらの欠陥性縦列をチップ上の他
の場所に形成したメモリセルの予備の縦列と置き換える
という技術も提案されている。これらの先行技術に於い
ては、デバイスをパッケージする前にテストを行ない、
欠陥性のセル縦列を分離すると言う事が必要である。更
に、この様な従来技術に於いては多量の余分のシリコン
を使用するものであって、チップ寸法を増加すると共に
必然的に歩留りを低下させるものである。又、チップ寸
法が増加すればメモリのコストが増加する。
ビットを分離乃至は隔離する蓼が提案されている。１６
にメモリ回路に於いて、メモリセルの選定数の欠陥性縦
列を主回路から分離し、同一のチップ上に存在する予備
の縦列で置換する事が可能なメモリ回路が提案されてい
る。一方、レーザービームを使用してポリシリコン配線
を切断し、活性メモリ回路から欠陥性のメモリセルを有
する縦列を取除き、これらの欠陥性縦列をチップ上の他
の場所に形成したメモリセルの予備の縦列と置き換える
という技術も提案されている。これらの先行技術に於い
ては、デバイスをパッケージする前にテストを行ない、
欠陥性のセル縦列を分離すると言う事が必要である。更
に、この様な従来技術に於いては多量の余分のシリコン
を使用するものであって、チップ寸法を増加すると共に
必然的に歩留りを低下させるものである。又、チップ寸
法が増加すればメモリのコストが増加する。
本発明は、以上の虜に鑑み成されたものであって、半導
体メモリ装管内に於ける欠陥箇所を分離乃至は隔離する
事が可能な方法及び装置を提供する事を目的とする。
体メモリ装管内に於ける欠陥箇所を分離乃至は隔離する
事が可能な方法及び装置を提供する事を目的とする。
本発明の一特徴によれば、複数個の組のメモリセル縦列
を有し、且つ少くとも一組の予備のメモリセル縦列を有
する半導体メモリ回路をテストする方法を提供するもの
であって、前記複数個の組のメモリセル縦列の各々のア
ドレスを順次選択し、且つ前記縦列の組がアドレスされ
ている期間中に前記複数個の組のメモリセル縦列の各々
に於ける各ビットの状態をテストし、１個以上の欠陥ビ
ットを有する第１の組のメモリセル縦列のアドレスを不
揮発性メモリラッチ内にストアし、爾後に於いては前記
１個以上の欠陥ビットを有するメモリセル縦列の第１・
の組のアドレスを受けた場合に前記第１の組のメモリセ
ル縦列をディスエーブルさせると共にメモリセルの予備
の組を置換させる蓼を特徴とするものである。
を有し、且つ少くとも一組の予備のメモリセル縦列を有
する半導体メモリ回路をテストする方法を提供するもの
であって、前記複数個の組のメモリセル縦列の各々のア
ドレスを順次選択し、且つ前記縦列の組がアドレスされ
ている期間中に前記複数個の組のメモリセル縦列の各々
に於ける各ビットの状態をテストし、１個以上の欠陥ビ
ットを有する第１の組のメモリセル縦列のアドレスを不
揮発性メモリラッチ内にストアし、爾後に於いては前記
１個以上の欠陥ビットを有するメモリセル縦列の第１・
の組のアドレスを受けた場合に前記第１の組のメモリセ
ル縦列をディスエーブルさせると共にメモリセルの予備
の組を置換させる蓼を特徴とするものである。
本発明の別の特徴によれば、メモリ回路を提供するもの
であって、前記メモリ回路が、複数個の組のメモリセル
縦列を有し、前記メモリ回路内に含まれて少くとも１個
の予備の組のメモリセル縦列を有し、前記複数個の組の
縦列の内で少くとも１個の欠陥ビットを具有する欠陥性
の組のアドレスをプログラムする手段とを有しており、
前記欠陥性の組の縦列が通常使用される場合には何時で
も前記予備の組の縦列がデータの書込み又は読出しの為
に選択される事を特徴とするものである。
であって、前記メモリ回路が、複数個の組のメモリセル
縦列を有し、前記メモリ回路内に含まれて少くとも１個
の予備の組のメモリセル縦列を有し、前記複数個の組の
縦列の内で少くとも１個の欠陥ビットを具有する欠陥性
の組のアドレスをプログラムする手段とを有しており、
前記欠陥性の組の縦列が通常使用される場合には何時で
も前記予備の組の縦列がデータの書込み又は読出しの為
に選択される事を特徴とするものである。
以下、添付の図面を参考に、本発明の具体的実施のＭ＊
について詳細に説明する。第１ＷＪは、本発明に基づい
て構成されたデコーダを図示している。Ｉ！１図に示し
たデコーダはＮチャンネル多゛膜−酸化物一半導体（Ｎ
ＭＯ３，）１６Ｋ （１Ｋ−１０２４ビツト）不揮発性
メモリに使用するものである。
について詳細に説明する。第１ＷＪは、本発明に基づい
て構成されたデコーダを図示している。Ｉ！１図に示し
たデコーダはＮチャンネル多゛膜−酸化物一半導体（Ｎ
ＭＯ３，）１６Ｋ （１Ｋ−１０２４ビツト）不揮発性
メモリに使用するものである。
１６にメモリは構造的に８１［の縦列からなる１６個の
組に分割されており、全体として１２８縦列を有してい
る。各縦列は８１ｊのビットを有している。
組に分割されており、全体として１２８縦列を有してい
る。各縦列は８１ｊのビットを有している。
４個のアドレスビットＡｏ乃至Ａ３は、第１図に於いて
Ｘ−Ｘ線のｔｉ側の領域として図示した従来のＮＯＲゲ
ート・デコーダを使用して１６１［ｉ！の組（グループ
又はブロック）の内から一つを選択する。増幅器１４−
１乃至１４−１６（−１図）からの１６ａｌの組選択出
力信号の各々は、第２図に示した８個の伝達ゲートの対
応する組を動作ぎゼる（例えば１番目の組の伝達ゲート
２１−１乃至２１−８は増幅器１４−１からのリード線
２２−１上の信号によって動作される〉。これらの８個
の伝達ゲートは、選択された組の８個のビット線（例え
ば、１番目のブロックのビット線２５−１Ａ）を８ビツ
トのデータバス２３へ接続させ番。
Ｘ−Ｘ線のｔｉ側の領域として図示した従来のＮＯＲゲ
ート・デコーダを使用して１６１［ｉ！の組（グループ
又はブロック）の内から一つを選択する。増幅器１４−
１乃至１４−１６（−１図）からの１６ａｌの組選択出
力信号の各々は、第２図に示した８個の伝達ゲートの対
応する組を動作ぎゼる（例えば１番目の組の伝達ゲート
２１−１乃至２１−８は増幅器１４−１からのリード線
２２−１上の信号によって動作される〉。これらの８個
の伝達ゲートは、選択された組の８個のビット線（例え
ば、１番目のブロックのビット線２５−１Ａ）を８ビツ
トのデータバス２３へ接続させ番。
これらのビット線はデータバス２３内に於ける８個のビ
ット線へ１対１の対応性を持って接続されているセンス
増幅器Ｒ１乃至Ｒ８を駆動する。センス増幅器２４−１
乃至２４−８は、入・出力（Ｉｌｏ）バッフ？（不図示
）へ接続されており読出しの為に選択されたブロック内
に於ける選択された８ビツトワードの対応するビットの
状態に対応する出力信号を発生する。書込み及び検知は
センス増幅器Ｒ１乃至Ｒ８によって行なわれる。
ット線へ１対１の対応性を持って接続されているセンス
増幅器Ｒ１乃至Ｒ８を駆動する。センス増幅器２４−１
乃至２４−８は、入・出力（Ｉｌｏ）バッフ？（不図示
）へ接続されており読出しの為に選択されたブロック内
に於ける選択された８ビツトワードの対応するビットの
状態に対応する出力信号を発生する。書込み及び検知は
センス増幅器Ｒ１乃至Ｒ８によって行なわれる。
予備の１１２６は予備組選択パス２２−１７上の信号に
よって後述する方法によって選択される。
よって後述する方法によって選択される。
Ｍ１図に戻って説明すると、信号Ａｏ乃至Ａ３はこれら
の信号Ａｏ乃至Ａ３が供給されるリード線上の個別的の
信号に応答して所定のＮＯＲゲートが個別的に動作され
る様に接続されているＮ。
の信号Ａｏ乃至Ａ３が供給されるリード線上の個別的の
信号に応答して所定のＮＯＲゲートが個別的に動作され
る様に接続されているＮ。
Ｒゲート１３−１乃至１３−１６にのみ供給されるもの
ではなく、ＮＡＮＤゲート１５−７乃至１５−４及び１
６−１及び１６−４へも供給されるものである。信号Ａ
ｏ乃至Ａ３は、インバータ１１−１乃至１１〜４を介し
て伝達されると共に、インバータ１２−１乃至１２−４
を介して伝達されてＮＡＮＯゲート１６−１乃至１６−
４の一方の入力端に供給される。一方、信号Ａｏ乃至Ａ
３はインバータ１１−１乃至１１−４を介して夫々ＮＡ
ＮＤゲート１５−１乃至１５−４の一方の入力端に直接
的に供給される。ＮＡＮＤゲート１５−１乃至１５−４
及び１６−１乃至１６−４は、予備組選択回路の一部を
構成する。これらのＮＡＮＯゲートは後述する如き方法
によって伝達されるストア信号によって動作される不揮
発性ラッチ１Ｂ−１乃至１８−４によってプログラムさ
れる。
ではなく、ＮＡＮＤゲート１５−７乃至１５−４及び１
６−１及び１６−４へも供給されるものである。信号Ａ
ｏ乃至Ａ３は、インバータ１１−１乃至１１〜４を介し
て伝達されると共に、インバータ１２−１乃至１２−４
を介して伝達されてＮＡＮＯゲート１６−１乃至１６−
４の一方の入力端に供給される。一方、信号Ａｏ乃至Ａ
３はインバータ１１−１乃至１１−４を介して夫々ＮＡ
ＮＤゲート１５−１乃至１５−４の一方の入力端に直接
的に供給される。ＮＡＮＤゲート１５−１乃至１５−４
及び１６−１乃至１６−４は、予備組選択回路の一部を
構成する。これらのＮＡＮＯゲートは後述する如き方法
によって伝達されるストア信号によって動作される不揮
発性ラッチ１Ｂ−１乃至１８−４によってプログラムさ
れる。
ＮＡＮＤゲート１５−１乃至１５−４及び１６−１乃至
１６−４の出力端に接続されているノード１は、通常、
デコードされたアドレスが不揮発性ラッチにストアされ
ている訂正アドレスとは異なったものである場合には低
電圧レベルにある。従って、ノード１上の通常の信号は
通常のデコード動作に影響を与える事は無い。しかしな
がら、デコードされたアドレスが訂正アドレスと同じで
ある場合には、予備の組２６（第２図参照）が選択され
、その他の全ての組２５−１乃至２５−１６は、ノード
１（第１図参照）が高状態になる事によってアドレスと
は関係なく無条件的に非選択状態とされる。ノード１が
高状態となると、ＮＯＲゲート１３−１乃至１３−１６
は全てディスエーブルされ（ｆｌ！７ち、出力信号が低
状態とされるン、従って予備の組２６（第２図）が読出
し又は書込みを行なう為に選択され、一方その他の全て
の組はアドレスとは関係なく無条件的に非選択状態とさ
れる。従って、欠陥の存在する組はそれを個別的にアド
レスする事無しに隔離される事となる。
１６−４の出力端に接続されているノード１は、通常、
デコードされたアドレスが不揮発性ラッチにストアされ
ている訂正アドレスとは異なったものである場合には低
電圧レベルにある。従って、ノード１上の通常の信号は
通常のデコード動作に影響を与える事は無い。しかしな
がら、デコードされたアドレスが訂正アドレスと同じで
ある場合には、予備の組２６（第２図参照）が選択され
、その他の全ての組２５−１乃至２５−１６は、ノード
１（第１図参照）が高状態になる事によってアドレスと
は関係なく無条件的に非選択状態とされる。ノード１が
高状態となると、ＮＯＲゲート１３−１乃至１３−１６
は全てディスエーブルされ（ｆｌ！７ち、出力信号が低
状態とされるン、従って予備の組２６（第２図）が読出
し又は書込みを行なう為に選択され、一方その他の全て
の組はアドレスとは関係なく無条件的に非選択状態とさ
れる。従って、欠陥の存在する組はそれを個別的にアド
レスする事無しに隔離される事となる。
第１図に示したＮＡＮＤゲート１５−１乃至１５−４及
び１６−１乃至１６−４を更に詳細に第３Ａｌｔ！！ｌ
及びＪＩＩ３Ｂ図に示しである。これらのＮＡＮＤゲー
ト（１３Ａ図にはその一方のみが示しである）の各々は
開放ドレイン型であり、月っ各ＮＡＮＤゲートからの出
力信号はノード１（第１図及び第３Ａ図）に於いてその
他のＮＡＮＤゲート１５−１乃至１５−４及び１６−１
乃至１６−４からの出力信号と“ＯＲ”結合されている
。ノード１はトランジスタＴ１によって電源電圧Ｖｃｃ
の高レベルヘブルアップされている。ＮＡＮＯゲート１
５−１乃至１５−４及び１６−１乃至１６−４の内のあ
る１個のＮＡＮＤゲートに対する二つの入力端へ供給さ
れる入力信号が共に高状態である場合に、これらのＮＡ
ＮＤゲートからの１個以上のものからの出力信号が低状
態である場合に、ノード１は低であり、従ってノード１
は第３Ｂ図に示した如く接地レベルへ落とされる。２１
ｉのＮＡＮＤゲートが各アドレスビットＡＮと関係ずけ
られている。活性アドレスの１個のビットＡＮを訂正ア
ドレスの対応するビットＡＮＲと比較する論理要素を第
３Ａ図に示しである。ＮＡＮＤゲートＢ１及びＢ２への
入力Ａは常に相補的である。
び１６−１乃至１６−４を更に詳細に第３Ａｌｔ！！ｌ
及びＪＩＩ３Ｂ図に示しである。これらのＮＡＮＤゲー
ト（１３Ａ図にはその一方のみが示しである）の各々は
開放ドレイン型であり、月っ各ＮＡＮＤゲートからの出
力信号はノード１（第１図及び第３Ａ図）に於いてその
他のＮＡＮＤゲート１５−１乃至１５−４及び１６−１
乃至１６−４からの出力信号と“ＯＲ”結合されている
。ノード１はトランジスタＴ１によって電源電圧Ｖｃｃ
の高レベルヘブルアップされている。ＮＡＮＯゲート１
５−１乃至１５−４及び１６−１乃至１６−４の内のあ
る１個のＮＡＮＤゲートに対する二つの入力端へ供給さ
れる入力信号が共に高状態である場合に、これらのＮＡ
ＮＤゲートからの１個以上のものからの出力信号が低状
態である場合に、ノード１は低であり、従ってノード１
は第３Ｂ図に示した如く接地レベルへ落とされる。２１
ｉのＮＡＮＤゲートが各アドレスビットＡＮと関係ずけ
られている。活性アドレスの１個のビットＡＮを訂正ア
ドレスの対応するビットＡＮＲと比較する論理要素を第
３Ａ図に示しである。ＮＡＮＤゲートＢ１及びＢ２への
入力Ａは常に相補的である。
ＡＮがラッチ１７にストアされているＡＮＲと同じであ
る場合には、８個の全てのゲート１５−１乃至１５−４
及び１６−１乃至１６−４への入力信号Ａ及びＢは相補
的であり、これら８個のゲートの各々からの出力信号は
高レベル状態のままである。ＡＮとＡＮＲとが異なる場
合（通常の場”合）、Ｂ１又はＢ２のどちらかが両方の
入力端に於いて論理１を有し、従ってノード１は低状態
に落される。これにより、予備の組２６（第２図）は非
選択状態とされ、Ｐ＋乃至Ｐ＋６に対応するＮＯＲゲー
ト１３−１乃至１３−１６の５１目の入力リードを低状
態にセットする。従って、これらのゲートは従来のレコ
ーダとして機能すべくイネーブルされ、従って組１乃至
１６の内の所望の１個を選択する。
る場合には、８個の全てのゲート１５−１乃至１５−４
及び１６−１乃至１６−４への入力信号Ａ及びＢは相補
的であり、これら８個のゲートの各々からの出力信号は
高レベル状態のままである。ＡＮとＡＮＲとが異なる場
合（通常の場”合）、Ｂ１又はＢ２のどちらかが両方の
入力端に於いて論理１を有し、従ってノード１は低状態
に落される。これにより、予備の組２６（第２図）は非
選択状態とされ、Ｐ＋乃至Ｐ＋６に対応するＮＯＲゲー
ト１３−１乃至１３−１６の５１目の入力リードを低状
態にセットする。従って、これらのゲートは従来のレコ
ーダとして機能すべくイネーブルされ、従って組１乃至
１６の内の所望の１個を選択する。
不揮発性ラッチ１８−１乃至１８−４（５１！１図）に
於けるデータはアドレス線Ａｏ乃至Ａ３によって供給さ
れ、従来のエラー検知回路（不図示）によってストアバ
ス２７上に論理高信号が与えられる場合に不揮発性ラッ
チ１８−１乃至１８−４にう、ツチされて永久的にスト
アされる。ラッチ１８−１乃至１８−４は公知の構成を
有するものであって、ここに於いては詳細な説明を行な
わない。
於けるデータはアドレス線Ａｏ乃至Ａ３によって供給さ
れ、従来のエラー検知回路（不図示）によってストアバ
ス２７上に論理高信号が与えられる場合に不揮発性ラッ
チ１８−１乃至１８−４にう、ツチされて永久的にスト
アされる。ラッチ１８−１乃至１８−４は公知の構成を
有するものであって、ここに於いては詳細な説明を行な
わない。
ラッチ１８−１乃至１８−４は、好適には、寿命期間中
全ての動作条件下に於いて予備の組によって置き換えら
れるべき縦列の組のアドレスを維持する事の可能な不揮
発性メモリ要素を有するものである。
全ての動作条件下に於いて予備の組によって置き換えら
れるべき縦列の組のアドレスを維持する事の可能な不揮
発性メモリ要素を有するものである。
エラー検知回路（不図示）は、フェアチアイルド カメ
ラ アンド インストルメント コーポレーションによ
って製造販売されているＳ ｅｎｔｒｙ（商標名）テス
トシステムの様なコンピュータテストシステムを有する
事が可能である。本発明回路がウェハの形態又はパッケ
ージしたデバイスとしての形態に於いてテストを行なう
場合に、エラー検知回路が成る組の中にストアされてい
るデータが正確にストアされているものか否かを決定す
る。正確にストアされていない場合には、エラー検知回
路がストアバス２７上に論理高の信号を供給し、従って
欠陥性の縦列を有する組のアドレスＡｏ乃至Ａ３をラッ
チ１８−１乃至１８−４内へ永久的にストアさせる。
ラ アンド インストルメント コーポレーションによ
って製造販売されているＳ ｅｎｔｒｙ（商標名）テス
トシステムの様なコンピュータテストシステムを有する
事が可能である。本発明回路がウェハの形態又はパッケ
ージしたデバイスとしての形態に於いてテストを行なう
場合に、エラー検知回路が成る組の中にストアされてい
るデータが正確にストアされているものか否かを決定す
る。正確にストアされていない場合には、エラー検知回
路がストアバス２７上に論理高の信号を供給し、従って
欠陥性の縦列を有する組のアドレスＡｏ乃至Ａ３をラッ
チ１８−１乃至１８−４内へ永久的にストアさせる。
テストを行なう前に於いては不揮発性ラッチ１８−１乃
至１８−４内にストアされるべきアドレスは不知である
ので、ラッチ１８−１乃至１８−４はテストが開始され
る前に於いては予めゼロ又はその他の任意の値に全てセ
ットされている。従つで、初期的には、ラッチ１８−１
乃至１８−４が予め全てゼロにセットされている場合に
は、予備の組は１番面の組と置き換えられている。次い
で、メモリ内の全てのメモリセルに関する全てのアドレ
スの組合せに付いてのテストが行なわれる。
至１８−４内にストアされるべきアドレスは不知である
ので、ラッチ１８−１乃至１８−４はテストが開始され
る前に於いては予めゼロ又はその他の任意の値に全てセ
ットされている。従つで、初期的には、ラッチ１８−１
乃至１８−４が予め全てゼロにセットされている場合に
は、予備の組は１番面の組と置き換えられている。次い
で、メモリ内の全てのメモリセルに関する全てのアドレ
スの組合せに付いてのテストが行なわれる。
１個の欠陥出力ビットが発見されると、このビットを具
有する縦列の組のアドレスＡｏ乃至Ａ３がテスト装置か
ら不揮発性ラッチ内へ供給される。
有する縦列の組のアドレスＡｏ乃至Ａ３がテスト装置か
ら不揮発性ラッチ内へ供給される。
未だテストが行なわれていない１番目の組は、アドレス
００００ （アドレスリード線Ａｏ乃至Ａ３に印加され
る）によってアドレスされ、且つテストされる。
００００ （アドレスリード線Ａｏ乃至Ａ３に印加され
る）によってアドレスされ、且つテストされる。
本発明の特徴としては、予備の組は常に使用さ−れ、且
つ１６１１の通常の組の内でラッチ１８−１乃至１８−
４内にアドレスがプログラムされている１個の組は使用
される事が無いと言う事である。
つ１６１１の通常の組の内でラッチ１８−１乃至１８−
４内にアドレスがプログラムされている１個の組は使用
される事が無いと言う事である。
テストされるか又はアクセスされるべき組のアドレスは
、通常のアドレス入力リード線Ａｏ乃至Ａ３を介して導
入される。不揮発性ラッチ１８−１乃至１８−４内にこ
のアドレスをストアさせる為の命令は、二段階のレベル
（典型的にはＴＴＬレベル信号）のみを通常量は付ける
適当な入力ビンに三段階レベルの信号を使用する事によ
って導入させる事が可能であり、従ってストアバス２７
へ印加されるべき“ストア〈記憶）″信号を受ける為に
のみ使用する為の付加的な外部接続の必要性を取除いて
いる。三段階レベルの入力信号を使用する事は公知であ
り、アドレス入力信号Ａ４乃至Ａ １０は組１乃至１６
を選択するものではなく組１乃至１６内に於ける横列を
選択するだけであるから、１６個の組２５−１乃至２５
−１６及び予備の組２６の何れかの組に於いて、１０２
４個のビットをアクセスする為に使用されるアドレス入
力信号Ａ４乃至Ａｌｅ（不図示）の何れも三段階レベル
のストア信号を受ける為に使用するのに適している。従
って、１個又はそれ以上の欠陥ビットを有し、Ａｏ乃至
Ａ３によってアドレスされるメモリ内のブロック全体が
隔離されるので、高レベルストア信号（例えば１０Ｖ以
上）が１又はＯのアドレスレベルとして解釈されるかど
うかと言う事は問題ではない。
、通常のアドレス入力リード線Ａｏ乃至Ａ３を介して導
入される。不揮発性ラッチ１８−１乃至１８−４内にこ
のアドレスをストアさせる為の命令は、二段階のレベル
（典型的にはＴＴＬレベル信号）のみを通常量は付ける
適当な入力ビンに三段階レベルの信号を使用する事によ
って導入させる事が可能であり、従ってストアバス２７
へ印加されるべき“ストア〈記憶）″信号を受ける為に
のみ使用する為の付加的な外部接続の必要性を取除いて
いる。三段階レベルの入力信号を使用する事は公知であ
り、アドレス入力信号Ａ４乃至Ａ １０は組１乃至１６
を選択するものではなく組１乃至１６内に於ける横列を
選択するだけであるから、１６個の組２５−１乃至２５
−１６及び予備の組２６の何れかの組に於いて、１０２
４個のビットをアクセスする為に使用されるアドレス入
力信号Ａ４乃至Ａｌｅ（不図示）の何れも三段階レベル
のストア信号を受ける為に使用するのに適している。従
って、１個又はそれ以上の欠陥ビットを有し、Ａｏ乃至
Ａ３によってアドレスされるメモリ内のブロック全体が
隔離されるので、高レベルストア信号（例えば１０Ｖ以
上）が１又はＯのアドレスレベルとして解釈されるかど
うかと言う事は問題ではない。
予備の組が欠陥ビットを有する様な場合にその使用、を
回避する為には、不揮発性ラッチ１７によってディスエ
ーブル状態とさせれば良く、該ラッチ１７はトランジス
タＴ２をオンさせてノード１を永久的に低状態とさせる
。
回避する為には、不揮発性ラッチ１７によってディスエ
ーブル状態とさせれば良く、該ラッチ１７はトランジス
タＴ２をオンさせてノード１を永久的に低状態とさせる
。
ＮＡＮＤゲート１５−１乃至１５−４及び１６−１乃至
１６−４及び訂正アドレスラッチ１８−１乃至１８−４
及び分離（隔離）ラッチ１７の様なプログラム可能なコ
ンパレータから成る一つ又はそれ以上の付加的な組を付
加する事によって付加的な予備の組を選択する構成とす
る事が可能である。この様な付加的な予備の１個又はそ
れ以上の組を選択する場合には、例えば横列アドレスビ
ン上の三段階レベル信号によって行なう事が可能である
。
１６−４及び訂正アドレスラッチ１８−１乃至１８−４
及び分離（隔離）ラッチ１７の様なプログラム可能なコ
ンパレータから成る一つ又はそれ以上の付加的な組を付
加する事によって付加的な予備の組を選択する構成とす
る事が可能である。この様な付加的な予備の１個又はそ
れ以上の組を選択する場合には、例えば横列アドレスビ
ン上の三段階レベル信号によって行なう事が可能である
。
本発明の構成に於いては従来技術と比べ幾つかの利点を
有するものである。欠陥箇所の分離は、ウェハ又はパッ
ケージしたデバイスに対して通常テストを行なう期間中
に行なうものである。そのために付加的な装置を必要と
する事が無く、付加的な取り扱いを必要とする事も無い
。更に、欠陥箇所を有する縦列を新しい縦列に置換する
事はテスト期間中に行なわれる。この為に、チップ上の
横列アドレス入力端へ特別の信号が入力され、欠陥性の
縦列を予備の縦列と置き換える。スタンダードなビン構
成が維持されており、従って半導体業界に於いて２７１
６．２８１６．２７３２．２７６４．等及びそれらの電
気的に変更可能なものに於ける公知のメモリ装置に関連
したスタンダードな回路構成を使用する事によって実際
的な方法で予備の組を構成している。この様な方法で構
成された製品は訂正乃至は補修可能なものであって、１
個又はそれ以上の欠陥箇所を有する縦列の組に対して予
備の組を置き換える事が可能なものであり、その様な置
き換えによってアクセス時間に著しい影響を与えるもの
ではない。本発明の構成に於いては縦列の選択は多少遅
延されるものではあるが、通常、横列のデコード動作が
完了するまでは縦列の選択が完了される必要性は無く、
且つ本発明によって置換された縦列の予備の組の１合に
於いても横列のデコード動作には縦列選択の場合よりも
実質的に長時間を要するものである。本発明によれば、
チップ面積を僅かに増加するだけで歩留りを飛躍的に向
上させる事が可能である。更に、本発明にょッＴ ＲＯ
Ｍ 、 Ｐ ＲＯＭ 、 Ｅ Ｐ ＲＯＭ 、 Ｅ Ｅ
Ｐ ＲＯＭ、及びその他の不揮発性メモリ回路を製造
する場合には、何等工程を付加する事無しに本発明の欠
陥分離回路と共に使用される不揮発性要素を製造する事
が可能でおる。チップ面積が多少増加する事によって生
じる製造コストの増加は本発明の構造を使用する事によ
って得られる歩留りの向上によって相殺される以上の効
果を得る事が可能である。
有するものである。欠陥箇所の分離は、ウェハ又はパッ
ケージしたデバイスに対して通常テストを行なう期間中
に行なうものである。そのために付加的な装置を必要と
する事が無く、付加的な取り扱いを必要とする事も無い
。更に、欠陥箇所を有する縦列を新しい縦列に置換する
事はテスト期間中に行なわれる。この為に、チップ上の
横列アドレス入力端へ特別の信号が入力され、欠陥性の
縦列を予備の縦列と置き換える。スタンダードなビン構
成が維持されており、従って半導体業界に於いて２７１
６．２８１６．２７３２．２７６４．等及びそれらの電
気的に変更可能なものに於ける公知のメモリ装置に関連
したスタンダードな回路構成を使用する事によって実際
的な方法で予備の組を構成している。この様な方法で構
成された製品は訂正乃至は補修可能なものであって、１
個又はそれ以上の欠陥箇所を有する縦列の組に対して予
備の組を置き換える事が可能なものであり、その様な置
き換えによってアクセス時間に著しい影響を与えるもの
ではない。本発明の構成に於いては縦列の選択は多少遅
延されるものではあるが、通常、横列のデコード動作が
完了するまでは縦列の選択が完了される必要性は無く、
且つ本発明によって置換された縦列の予備の組の１合に
於いても横列のデコード動作には縦列選択の場合よりも
実質的に長時間を要するものである。本発明によれば、
チップ面積を僅かに増加するだけで歩留りを飛躍的に向
上させる事が可能である。更に、本発明にょッＴ ＲＯ
Ｍ 、 Ｐ ＲＯＭ 、 Ｅ Ｐ ＲＯＭ 、 Ｅ Ｅ
Ｐ ＲＯＭ、及びその他の不揮発性メモリ回路を製造
する場合には、何等工程を付加する事無しに本発明の欠
陥分離回路と共に使用される不揮発性要素を製造する事
が可能でおる。チップ面積が多少増加する事によって生
じる製造コストの増加は本発明の構造を使用する事によ
って得られる歩留りの向上によって相殺される以上の効
果を得る事が可能である。
以上、本発明の具体的構成に付いて詳細に説明したが、
本発明はこれら具体例に限定されるべきものではなく、
本発゛明の技術的範囲を逸説する事無しに種々の変形が
可能である事は勿論である。
本発明はこれら具体例に限定されるべきものではなく、
本発゛明の技術的範囲を逸説する事無しに種々の変形が
可能である事は勿論である。
第１図は本発明に基づいて欠陥性のセルを有する縦列の
組に対して予備のセル縦列の組を置換する為のスタンダ
ードなデコーダを修整した状態を示した回路図、第２図
は第１図の回路に関連して動作されるビット線組選択構
造を示した回路図、第３Ａ図及び第３Ｂ図は第１図に示
したデコーダの一部を示した各説明図、である。 （符号の説明） １： ノード １４： 増幅器 ２１： 伝達ゲート ２３： データバス ２４： センス増゛幅器 ２５： セル縦列の組 ２５−ＩＡ： １番目の組のピット線２６： セル縦
列の予備の組 ２７： ストアバス 手続補正書 昭和５７年 ９月２７日 特許庁長官 若 杉 和 夫 殿 １、事件の表示 昭和５７年 特 許 願 第 １
４５５７７ 号２、発明の名称 欠陥分離用デコーダ ３、補正をする者 事件との関係 特訂出願人 ４、代理人 ５、補正命令の日付 自１発 ６、補正により増加する発明の数 な し７、補正の
対象 委 任 状、 図 面８、補正の内容
別紙の通り
組に対して予備のセル縦列の組を置換する為のスタンダ
ードなデコーダを修整した状態を示した回路図、第２図
は第１図の回路に関連して動作されるビット線組選択構
造を示した回路図、第３Ａ図及び第３Ｂ図は第１図に示
したデコーダの一部を示した各説明図、である。 （符号の説明） １： ノード １４： 増幅器 ２１： 伝達ゲート ２３： データバス ２４： センス増゛幅器 ２５： セル縦列の組 ２５−ＩＡ： １番目の組のピット線２６： セル縦
列の予備の組 ２７： ストアバス 手続補正書 昭和５７年 ９月２７日 特許庁長官 若 杉 和 夫 殿 １、事件の表示 昭和５７年 特 許 願 第 １
４５５７７ 号２、発明の名称 欠陥分離用デコーダ ３、補正をする者 事件との関係 特訂出願人 ４、代理人 ５、補正命令の日付 自１発 ６、補正により増加する発明の数 な し７、補正の
対象 委 任 状、 図 面８、補正の内容
別紙の通り
Claims (1)
- 【特許請求の範囲】 １、複数個の組のメモリセル縦列と少くとも１１！の予
備の組のメモリセル縦列とを具備した半導体メモリ回路
をテストする方法に於いて、前記複数個の組のメモリセ
ル縦列の各々のアドレスを順次選択し且つ前記複数個の
組のメモリセル縦列の各々がアドレスされている期間中
にその中に於ける各ビットの状態をテストし、１個又は
それ以上の欠陥ビットを有するメモリセル縦列の第１の
組のアドレスを不揮発性メモリラッチ内ヘスドアし、爾
後前記１個以上の欠陥ビットを有するメモリセル縦列の
第１の組のアドレスを受は取った場合にその組をディス
エーブルさせると共に予備の組のメモリセルをＩ換させ
る事を特徴とする方法。 ２、複数個の組のメモリセル縦列を有するメモリ回路に
於いて、前記メモリ回路上に設けた少くとも１個の予備
の組のメモリセル縦列を有し、少くとも１個の欠陥ビッ
トを包含する前記縦列の組の欠陥性の組のアドレスをプ
ログラムする手段を有し、前℃欠陥性の組が通常使用さ
れる場合に前記予備の組を選択してデータを書込み乃至
読出しする事を特徴とするメモリ回路。 ３、上記第２項に於いて、前記プログラムを行なう手段
が、データの書込み又は請出しを行なう為に複数個の縦
列の組の内の１個の組を選択する手段を有し、前記選択
された組のアドレスが前記欠陥性の組のアドレスと対応
する場合に前記選択手段をディスエーブルする手段を有
し、且つ予備の組をアクセスする手段を有する事を特徴
とするメモリ回路。 ４、上記第３項に於いて、前記ディスエーブルさせる手
段と前記アクセスする手段とが、前記欠陥性の組のアド
レスを不揮発性の形でストアする手段を有し、且つ前記
欠陥性の組のアドレスに応答して前記選択手段をディス
エーブルしその代りに前記予備の組をアドレスする手段
を有する事を特徴とするメモリ回路。 ５、上記第４項に於いて、前記欠陥性の組の、アドレス
をストアする手段が前記欠陥性の組のアドレスを包含す
る複数個の不揮発性ラッチを有する事を特徴とするメモ
リ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US29541881A | 1981-08-24 | 1981-08-24 | |
| US295418 | 1981-08-24 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5841500A true JPS5841500A (ja) | 1983-03-10 |
Family
ID=23137624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57145577A Pending JPS5841500A (ja) | 1981-08-24 | 1982-08-24 | 欠陥分離用デコ−ダ |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0074305A3 (ja) |
| JP (1) | JPS5841500A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60103469A (ja) * | 1983-11-09 | 1985-06-07 | Toshiba Corp | 半導体記憶装置の冗長部 |
| JPS62173700A (ja) * | 1986-01-28 | 1987-07-30 | Fujitsu Ltd | 半導体記憶装置 |
| JPH02276098A (ja) * | 1989-01-10 | 1990-11-09 | Matsushita Electron Corp | 半導体メモリ装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR890001847B1 (ko) * | 1986-05-07 | 1989-05-25 | 삼성전자 주식회사 | 반도체 메모리 장치의 리던던시 회로 |
| KR910005601B1 (ko) * | 1989-05-24 | 1991-07-31 | 삼성전자주식회사 | 리던던트 블럭을 가지는 반도체 메모리장치 |
| SE502777C2 (sv) * | 1993-04-29 | 1996-01-08 | Ellemtel Utvecklings Ab | Felisolering av delar hos ett tele- och datakommunikationssystem |
| DE69412230T2 (de) * | 1994-02-17 | 1999-04-08 | Sgs-Thomson Microelectronics S.R.L., Agrate Brianza, Mailand/Milano | Verfahren zur Programmierung von Redundanzregistern in einer Spaltenredundanzschaltung für einen Halbleiterspeicherbaustein |
| JP2002319296A (ja) * | 2001-04-19 | 2002-10-31 | Nec Corp | 半導体装置及びシステム及び方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5721799B2 (ja) * | 1975-02-01 | 1982-05-10 | ||
| US4093985A (en) * | 1976-11-05 | 1978-06-06 | North Electric Company | Memory sparing arrangement |
-
1982
- 1982-08-24 JP JP57145577A patent/JPS5841500A/ja active Pending
- 1982-08-24 EP EP82401569A patent/EP0074305A3/en not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60103469A (ja) * | 1983-11-09 | 1985-06-07 | Toshiba Corp | 半導体記憶装置の冗長部 |
| JPS62173700A (ja) * | 1986-01-28 | 1987-07-30 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0467279B2 (ja) * | 1986-01-28 | 1992-10-27 | Fujitsu Ltd | |
| JPH02276098A (ja) * | 1989-01-10 | 1990-11-09 | Matsushita Electron Corp | 半導体メモリ装置 |
| JPH0454319B2 (ja) * | 1989-01-10 | 1992-08-31 | Matsushita Electronics Corp |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0074305A3 (en) | 1985-08-14 |
| EP0074305A2 (en) | 1983-03-16 |
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