KR20080112614A - 리던던시 메모리 셀 억세스 회로, 이를 포함하는 반도체메모리 장치, 및 반도체 메모리 장치의 테스트 방법 - Google Patents

리던던시 메모리 셀 억세스 회로, 이를 포함하는 반도체메모리 장치, 및 반도체 메모리 장치의 테스트 방법 Download PDF

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Abstract

리던던시 메모리 셀 억세스 회로, 이를 포함하는 반도체 메모리 장치 및 반도체 메모리 장치의 테스트 방법이 제공된다. 반도체 메모리 장치는, 결함 메모리 셀을 대체하기 위한 리던던시 메모리 셀을 포함하는 리던던시 메모리 셀 어레이 및 테스트 동작시 제1 테스트 모드 신호에 인에이블되어 언프로그램드(unprogrammed) 퓨즈 신호에 대응하는 리던던시 메모리 셀을 억세스하고, 제2 테스트 모드 신호에 인에이블되어 노말 어드레스 신호에 대응하는 리던던시 메모리 셀을 억세스하는 리던던시 셀 억세스 회로를 포함한다.
Figure P1020070061219
반도체 메모리 장치, 리던던시 메모리 셀, 퓨즈

Description

리던던시 메모리 셀 억세스 회로, 이를 포함하는 반도체 메모리 장치, 및 반도체 메모리 장치의 테스트 방법{Redundancy memory cell access circuit, semiconductor memory device comprising the same and test method of semiconductor memory device}
도 1은 본 발명의 일 실시예에 따른 리던던시 메모리 셀 억세스 회로, 이를 포함하는 반도체 메모리 장치 및 반도체 메모리 장치의 테스트 방법을 설명하기 위한 개략적인 블록도이다.
도 2a는 도 1의 제1 경로를 설명하기 위한 블록도이다.
도 2b는 도 1의 제2 경로를 설명하기 위한 블록도이다.
도 2c는 도 1의 제3 경로를 설명하기 위한 블록도이다.
도 3은 본 발명의 일 실시예에 따른 리던던시 메모리 셀 억세스 회로, 이를 포함하는 반도체 메모리 장치 및 반도체 메모리 장치의 테스트 방법을 설명하기 위한 개념도이다.
도 4는 도 2c의 제2 리던던시 메모리 셀 제어부를 설명하기 위한 예시적인 회로도이다.
도 5는 도 2c의 억세스 회로를 설명하기 위한 예시적인 회로도이다.
도 6은 도 2a의 마스터 퓨즈부 및 신호 제공부를 설명하기 위한 예시적인 회 로도이다.
도 7은 2a 및 도 2b의 도 어드레스 퓨즈부 및 비교부를 설명하기 위한 예시적인 회로도이다.
도 8은 본 발명의 다른 실시예에 따른 리던던시 메모리 셀 억세스 회로 및 이를 포함하는 반도체 메모리 장치를 설명하기 위한 블록도이다.
(도면의 주요부분에 대한 부호의 설명)
10, 11: 반도체 메모리 장치 100: 노말 메모리 셀 어레이
150: 리던던시 메모리 셀 어레이 200: 컬럼 디코더
300: 로우 디코더 350: 모드 설정 레지스터
400: 리던던시 메모리 셀 억세스 회로 500: 마스터 퓨즈부
600: 신호 제공부
700: 제1 리던던시 메모리 셀 제어부 800: 억세스 회로
900: 제2 리던던시 메모리 셀 제어부
본 발명은 리던던시 메모리 셀 억세스 회로, 이를 포함하는 반도체 메모리 장치 및 반도체 메모리 장치의 테스트 방법에 관한 것이다.
반도체 메모리 장치 내의 다수의 메모리 셀들 중 결함 메모리 셀이 있는 경우에는, 결함 메모리 셀을 리던던시(redundancy) 메모리 셀로 대체시킴으로써 반도 체 메모리 장치의 수율을 높인다.
이러한 반도체 메모리 장치의 경우, 결함 메모리 셀을 리던던시 메모리 셀로 대체시키 전에, 결함 메모리 셀을 대체하는 리던던시 메모리 셀을 테스트하여야 한다. 또한 결함 메모리 셀을 리던던시 메모리 셀로 대체하는데 이용되는 퓨즈 회로도 테스트할 필요가 있다.
본 발명이 이루고자 하는 기술적 과제는, 수율을 높일 수 있는 리던던시 메모리 셀 억세스 회로를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 수율을 높일 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는, 테스트 시간을 줄일 수 있는 반도체 메모리 장치의 테스트 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따른 리던던시 메모리 셀 억세스 회로는, 테스트 동작시 테스트 모드 신호를 제공하고, 정상 동작시 정상 모드 신호를 제공하는 신호 제공부와, 상기 테스트 모드 신호에 인에이블되어 언프로그램드(unprogrammed) 퓨즈 신호와 노말 어드레스 신호를 비교하고, 그 결과 에 따라 리던던시 인에이블 신호를 제공하는 리던던시 메모리 셀 제어부 및 상기 리던던시 인에이블 신호를 제공받아 상기 언프로그램드 퓨즈 신호에 대응하는 리던던시 메모리 셀을 억세스하는 억세스 회로를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따른 반도체 메모리 장치는, 결함 메모리 셀을 대체하기 위한 리던던시 메모리 셀을 포함하는 리던던시 메모리 셀 어레이 및 테스트 동작시 제1 테스트 모드 신호에 인에이블되어 언프로그램드(unprogrammed) 퓨즈 신호에 대응하는 상기 리던던시 메모리 셀을 억세스하고, 제2 테스트 모드 신호에 인에이블되어 노말 어드레스 신호에 대응하는 상기 리던던시 메모리 셀을 억세스하는 리던던시 셀 억세스 회로를 포함한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따른 반도체 메모리 장치의 테스트 방법은, 리던던시 메모리 셀과, 상기 리던던시 메모리 셀과 커플링된 어드레스 퓨즈부를 포함하는 반도체 메모리 장치의 테스트 방법에 있어서, 노말 어드레스 신호를 이용하여 상기 리던던시 메모리 셀에 제1 데이터를 기입하고, 제1 테스트 모드에서 상기 어드레스 퓨즈부의 언프로그램드 퓨즈 신호를 이용하여 상기 리던던시 메모리 셀로부터 제2 데이터를 독출하고, 상기 제1 데이터와 상기 제2 데이터를 비교하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태 로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
이하 도 1 내지 도 2c를 참조하여 본 발명의 일 실시예에 따른 리던던시 메모리 셀 억세스 회로, 이를 포함하는 반도체 메모리 장치 및 반도체 메모리 장치의 테스트 방법에 대하여 설명한다. 도 1은 본 발명의 일 실시예에 따른 리던던시 메모리 셀 억세스 회로, 이를 포함하는 반도체 메모리 장치 및 반도체 메모리 장치의 테스트 방법을 설명하기 위한 개략적인 블록도이고, 도 2a는 도 1의 제1 경로를 설명하기 위한 블록도이고, 도 2b는 도 1의 제2 경로를 설명하기 위한 블록도이고, 도 2c는 도 1의 제3 경로를 설명하기 위한 블록도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치(10)는, 노말 메모리 셀 어레이(100), 노말 메모리 셀(NMC)을 억세스하기 위한 로우 디코더(300)와 컬럼 디코더(200), 결함 메모리 셀을 대체하기 위한 리던던시 메모리 셀 어레이(150) 및 리던던시 메모리 셀(RMC)을 억세스하기 위한 리던던시 메모리 셀 억세스 회로(400)를 포함한다.
노말 메모리 셀 어레이(100)는 다수의 노말 워드 라인(WL)과, 이에 커플링된 노말 메모리 셀(NMC)을 포함한다. 로우 디코더(300)와 컬럼 디코더(200)는 각각 로우 어드레스 신호(RA)와 컬럼 어드레스 신호(CA)를 디코딩하여, 노말 메모리 셀(NMC)을 선택한다. 노말 로우 디코더(300)와 컬럼 디코더(200)에 의해 선택된 노말 메모리 셀(NMC)로/로부터 데이터가 기입/독출된다.
리던던시 메모리 셀 어레이(150)는 노말 메모리 셀 어레이(100)의 결함 메모리 셀을 대체하기 위한 다수의 리던던시 메모리 셀(RMC)을 포함한다. 도 1에는 결함 메모리 셀을 대체하기 위해 노말 워드 라인(WL)을 리던던시 워드 라인(RWL)으로 대체하는 반도체 메모리 장치(10)가 예시적으로 도시되어 있다. 따라서 리던던시 메모리 셀(RMC)은 리던던시 셀 억세스 회로(800)와 컬럼 디코더(200)에 의해 선택될 수 있다. 다만, 본 발명은 이에 한정되지 않고, 결함 메모리 셀을 대체하기 위해 노말 컬럼 라인(미도시)을 리던던시 컬럼 라인(미도시)으로 대체할 수 있다.
리던던시 메모리 셀 억세스 회로(800)는 마스터 퓨즈부(500), 신호 제공부(600), 제1 리던던시 메모리 셀 제어부(700), 제2 리던던시 메모리 셀 제어부(900) 및 억세스 회로(800)를 포함한다.
본 발명의 일 실시예에 따른 리던던시 메모리 셀 억세스 회로(800), 이를 포함하는 반도체 메모리 장치(10) 및 반도체 메모리 장치(10)의 테스트 방법에서, 리던던시 메모리 셀(RMC)을 억세스하는 방법은 리던던시 메모리 셀 억세스 회로(800)의 제1 경로를 이용하는 경우(도 2a 참조), 제2 경로를 이용하는 경우(도 2b 참조) 및 제3 경로를 이용하는 경우(도 2c 참조)가 있다. 제1 경로는 마스터 퓨즈부(500), 신호 제공부(600), 제1 리던던시 메모리 셀 제어부(700) 및 억세스 회로(800)를 이용하는 것이다. 제2 경로는 신호 제공부(600), 제1 리던던시 메모리 셀 제어부(700) 및 억세스 회로(800)를 이용하는 것이다. 제3 경로는 제2 리던던시 메모리 셀 제어부(900) 및 억세스 회로(800)를 이용하는 것이다. 여기서 제1 리던던시 메모리 셀 제어부(700)는 비교부(710)와 어드레스 퓨즈부(720)를 포함할 수 있다.
각 경로에 대해 좀더 구체적으로 설명한다.
먼저 제2 경로는, 테스트 동작시 마스터 퓨즈부(500)와 제1 리던던시 메모리 셀 제어부(700) 내부의 어드레스 퓨즈부(미도시)의 페일(fail) 여부 및 리던던시 메모리 셀(RMC)의 페일 여부를 동시에 테스트 할 수 있는 경로이다. 즉, 도 2b에 도시된 바와같이, 제2 경로는 제1 테스트 모드 신호(MODE_T1)에 인에이블되어 언프로그램드(unprogrammed) 퓨즈 신호(FA)에 대응하는 리던던시 메모리 셀(RMC)을 억세스하는 경로이다. 여기서 언프로그램드(unprogrammed) 퓨즈 신호(FA)는 어드레스 퓨즈부(720)가 프로그램되지 않은 상태에서 출력하는 신호를 말한다. 또한 제1 테스트 모드 신호(MODE_T1)는 모드 설정 레지스터(미도시)로부터 제공되는 신호일 수 있다. 제1 리던던시 메모리 셀 제어부(700)가 제1 테스트 모드 신호(MODE_T1)에 의해 인에이블되면, 후술되는 제2 리던던시 메모리 셀 제어부(900)는 제2 테스트 모드 신호(MODE_T2)에 의해 디스에이블될 수 있다. 본 발명의 실시예에 따른 반도체 메모리 장치(10)의 테스트 방법에 의하면 제2 경로를 통해 데이터가 독출된다. 이에 대한 상세한 설명은 후술된다.
제3 경로는, 테스트 동작시 마스터 퓨즈부(500)와 어드레스 퓨즈부(미도시)와 관계없이, 리던던시 메모리 셀을 억세스하는 경로이다. 즉, 도 2c에 도시된 바와같이, 제3 경로는 제2 테스트 모드 신호(MODE_T2)에 인에이블되어 로우 어드레스 신호(RA)에 대응하는 리던던시 메모리 셀(RMC)을 억세스 하는 경로이다. 여기서 리던던시 워드 라인(RWL)의 수에 따라 로우 어드레스 신호(RA) 대신에 로우 어드레스 신호(RA)가 디코딩된 신호가 입력될 수 있다. 예컨데 노말 메모리 셀(NMC)을 포함하는 한 개의 메모리 블록당 한 개의 리던던시 워드 라인(RWL)이 구비되는 경우, 제2 리던던시 메모리 셀 제어부(900)는 로우 어드레스 신호(RA) 대신에 블록 선택 신호를 입력받을 수 있다. 여기서 제2 테스트 모드 신호(MODE_T2)는 모드 설정 레지스터(미도시)로부터 제공되는 신호일 수 있다. 또한, 제2 리던던시 메모리 셀 제어부(900)가 제2 테스트 모드 신호(MODE_T2)에 의해 인에이블되면, 제1 리던던시 메모리 셀 제어부(700)는 제1 테스트 모드 신호(MODE_T1)에 의해 디스에이블될 수 있다. 본 발명의 실시예에 따른 반도체 메모리 장치(10)의 테스트 방법에 의하면 제3 경로를 통해 데이터가 리던던시 메모리 셀에 기입된다. 이에 대한 상세한 설명은 후술된다.
제1 경로는, 제2 경로 및 제3 경로를 이용하여 테스트 동작을 마친 후 정상 동작시 리던던시 메모리 셀(RMC)을 억세스하는 경로이다. 즉, 제2 경로 및 제3 경로를 이용한 테스트를 통하여, 리던던시 메모리 셀(RMC) 및 리던던시 메모리 셀 억세스 회로(800)에 페일이 없다고 판단된 후, 결함 메모리 셀이 존재하면, 결함 메모리 셀을 대체하는 리던던시 메모리 셀(RMC)을 억세스하는 경로이다. 여기서 마스터 퓨즈부(500)와 어드레스 퓨즈부(720)는 프로그램되고, 프로그램된 퓨즈 신호(FA)와 결함 메모리 셀의 로우 어드레스 신호(RA)가 일치하면, 억세스 회로(800)는 리던던시 워드 라인(RWL)을 억세스한다.
이하에서 도 1 내지 도 7을 참조하여 반도체 메모리 장치(10)의 테스트 방법을 상세히 설명한다. 도 3은 본 발명의 일 실시예에 따른 리던던시 메모리 셀 억세 스 회로, 이를 포함하는 반도체 메모리 장치 및 반도체 메모리 장치의 테스트 방법을 설명하기 위한 개념도이다. 도 4는 도 2c의 제2 리던던시 메모리 셀 제어부의 예시적인 회로도이고, 도 5는 도 2c의 억세스 회로의 예시적인 회로도이고, 도 6은 도 2a의 마스터 퓨즈부 및 신호 제공부를 설명하기 위한 예시적인 회로도이고, 도 7은 2a 및 도 2b의 도 어드레스 퓨즈부 및 비교부를 설명하기 위한 예시적인 회로도이다. 이하에서 설명의 편의상 이하에서 노말 메모리 셀을 포함하는 한 개의 메모리 블록에 대응하여 한 개의 리던던시 워드 라인이 구비되고, 따라서 제2 리던던시 메모리 셀 제어부는 로우 어드레스 신호 대신에 블록 선택 신호를 제공받는 경우를 예로 들어 설명한다.
먼저 도 3을 참조하면, 제3 경로를 이용하여 리던던시 메모리 셀(RMC)에 억세스하여 데이터를 기입한다. 여기서 데이터는 테스트를 위해 패턴화된 데이터일 수 있다.
도 2c 및 도 3 내지 도 5를 참조하여 좀더 구체적으로 설명하면, 제2 리던던시 메모리 셀 제어부(900)는 도 4에 도시된 바와 같이 앤드 연산자(AND)를 포함할 수 있다. 예컨데 하이 레벨의 제2 테스트 모드 신호(MODE_T2)가 제공되고, 하이 레벨의 블록 선택 신호(PBLS)가 제공되면, 제2 리던던시 메모리 셀 제어부(900)는 하이 레벨의 제2 리던던시 인에이블 신호(ENB2)를 억세스 회로(800)로 제공한다. 상술한 바와 같이, 하나의 메모리 블록에 대응하는 리던던시 워드 라인(RWL)이 하나인 경우, 로우 어드레스(RA) 대신에 1비트의 블록 선택 신호(PBLS)가 제공되며, 리던던시 워드 라인(RWL)이 그 이상인 경우에는 각각을 선택하기 위해 로우 어드레스 신호(RA)가 디코딩된 다수의 비트의 신호가 제공될 수도 있다.
억세스 회로(800)는 도 5에 도시된 바와 같이 오아 연산자(OR)를 포함하여, 하이 레벨의 제2 리던던시 인에이블 신호(ENB2)를 입력받아 리던던시 워드 라인(RWL)을 억세스한다. 이때, 억세스 회로(800)는 디스에이블 신호(DIS)를 로우 디코더(300)에 제공하며, 로우 디코더(300)는 디스에이블 신호(DIS)를 입력받아 디스에이블된다. 따라서 리던던시 메모리 셀(RMC)에 데이터가 기입된다.
다음으로, 도 3을 참조하면 제2 경로를 이용하여 리던던시 메모리 셀(RMC)에 억세스하여 데이터를 독출한다. 이때, 마스터 퓨즈부(500) 및 어드레스 퓨즈부(720)는 프로그램되어 있지 않다.
도 2b, 도 3 및 도 5 내지 도 7을 참조하여 좀더 구체적으로 설명한다. 마스터 퓨즈부(500)는, 도 6에 도시된 바와 같이, 마스터 퓨즈(MF)와 인버터(INV1, INV2, INV3)를 포함한다. 여기서 마스터 퓨즈(MF)는 안티 퓨즈일 수 있다. 안티 퓨즈는 일반적으로 저항성 퓨즈 소자로써, 프로그램되지 않은 상태에서는 높은 저항을 가지며 프로그래밍 이후에는 낮은 저항을 가지게 된다. 안티 퓨즈 소자는 일반적으로 이산화규소(SiO2), 실리콘 나이트라이드(silicon nitride), 탄탈륨 옥사이드(tantalum oxide) 또는 ONO(silicon dioxide - silicon nitride - silicon dioxide)와 같은 유전체가 두 개의 도전체 사이에 끼어 있는 복합체 등과 같은 매우 얇은 유전체 물질로 구성될 수 있다. 안티 퓨즈는 충분한 시간 동안 안티 퓨즈 단자들을 통해 고전압을 인가하여 양 도전체 사이의 유전체를 파괴하는 방식으로 프로그래밍한다. 즉, 마스터 퓨즈(MF)는 프로그램되기 전, 즉 테스트 동작시 높은 저항을 갖는다. 하이 레벨로 천이되었다가 다시 로우 레벨로 복귀하는 리던던시 초기화 신호(VCCHB)가 입력되면, 마스터 퓨즈부(500)는 테스트 동작시 로우 레벨의 정상 모드 신호(MODE_N)를 출력한다.
다만, 마스터 퓨즈(MF)가 페일인 경우, 마스터 퓨즈(MF)는 프로그램되기 전에 낮은 저항을 갖을 수 있고, 마스터 퓨즈부(500)는 테스트 동작시 하이 레벨의 정상 모드 신호(MODE_N)를 출력할 수 있다.
신호 제공부(600)는 테스트 동작시 제1 테스트 모드 신호(MODE_T1)를 제공하고, 정상 동작시 정상 모드 신호(MODE_N)를 제공한다. 예컨데 신호 제공부(600)는, 테스트 동작시 로우 레벨의 정상 모드 신호(MODE_N)와 하이 레벨의 제2 테스트 모드 신호(MODE_T2)를 입력받아, 하이 레벨의 제2 테스트 모드 신호(MODE_T2)를 제공한다. 이러한 신호 제공부(600)는, 도 6에 도시된 바와 같이, 익스클루시브 오아(exclusive OR)(XOR1) 연산자를 포함할 수 있다.
다만, 마스터 퓨즈(MF)가 페일인 경우 마스터 퓨즈부(500)는 테스트 동작시 하이 레벨의 정상 모드 신호(MODE_N)를 출력할 수 있고, 신호 제공부(600)의 출력은 로우 레벨이 될 수 있다.
어드레스 퓨즈부(720)는 테스트 동작시 프로그램되지 않고 언프로그램드 퓨즈 신호(FA)를 제공한다. 여기서 언프로그램드 퓨즈 신호(FA)는 리던던시 워드 라인(RWL)의 어드레스가 된다. 도 7에 도시된 바와 같이 어드레스 퓨즈부(720)는 언프로그램드 퓨즈 신호(FA)의 각 비트 신호를 출력하는 다수의 서브 어드레스 퓨즈부(720_1~720_13)를 포함한다. 예컨데 로우 어드레스(RA)가 13비트인 경우, 언프로 그램드 퓨즈 신호(FA)도 13비트이고, 서브 어드레스 퓨즈부(720_1~720_13)도 13개일 수 있다.
예를 들어, 제1 서브 어드레스 퓨즈부(720_1)는 제1 퓨즈(F1)와 인버터(INV1, INV2, INV3)를 포함하여, 프로그램 전, 즉 테스트 동작시 로우 레벨의 언프로그램드 퓨즈 신호(FA)의 최하위 비트 신호(FA0)를 출력한다. 제2 서브 어드레스 퓨즈부(720)는 제2 퓨즈(F2)와 인버터(INV1, INV2, INV3, INV4)를 포함하여, 하이 레벨의 비트 신호(FA1)를 출력한다. 제13 서브 어드레스 퓨즈부(720)는 제13 퓨즈(F13)와 인버터(INV1, INV2, INV3, INV4)를 포함하여, 로우 레벨의 최상위 비트 신호(FA12)를 출력한다.
비교부(710)는 언프로그램드 퓨즈 신호(FA)의 각 비트 신호(FA0~FA12)과 로우 어드레스(RA)의 각 비트 신호(RA0~RA12)들을 비교한다. 그 결과, 언프로그램드 퓨즈 신호(FA)와 로우 어드레스(RA)가 일치하면 하이 레벨의 제1 리던던시 인에이블 신호(ENB1)를 제공하고, 일치하지 않으면 로우 레벨의 제1 리던던시 인에이블 신호(ENB1)를 제공한다. 좀더 구체적으로 설명하면, 비교부(710)의 각 익스클루시브 오아 연산자(XOR)는 언프로그램드 퓨즈 신호(FA)의 각 비트 신호(FA0~FA12)과 로우 어드레스(RA)의 각 비트 신호(RA0~RA12)들을 비교하여, 일치하면 로우 레벨의 신호를 노아 연산자(NOR)로 제공한다. 신호 제공부(600)로부터 제공된 하이 레벨의 제1 테스트 모드 신호(MODE_T1)는 인버터(INV5)를 통해 로우 레벨로 반전되어 노아 연산자(NOR)로 제공된다. 따라서 노아 연산자(NOR)는 하이 레벨의 제1 리던던시 인에이블 신호(ENB1)를 출력한다.
비교부(710)가 하이 레벨의 제1 리던던시 인에이블 신호(ENB1)를 출력하면, 도 5에 도시된 억세스 회로(800)는 리던던시 워드 라인(RWL)을 억세스하고, 디스에이블 신호(DIS)를 로우 디코더(300)에 제공한다. 따라서 로우 디코더(300)는 디스에이블되고, 리던던시 메모리 셀(RMC)에 기입된 데이터가 독출된다.
다음으로 기입된 데이터와 독출된 데이터를 비교한다. 기입된 데이터와 독출된 데이터가 일치하면, 리던던시 메모리 셀(RMC), 리던던시 메모리 셀 억세스 회로(400)는 페일이 아닌것으로 판단된다. 기입된 데이터와 독출된 데이터가 일치하지 않으면, 리던던시 메모리 셀(RMC)은 사용될 수 없는 것으로 판단된다.
기입된 데이터와 독출된 데이터가 일치하지 않는 경우, 마스터 퓨즈(MF)가 페일일 수 있다. 마스터 퓨즈(MF)가 페일이면, 상술한 바와 같이, 마스터 퓨즈(MF)가 프로그램되기 전, 즉 테스트 동작시 마스터 퓨즈부(500)는 하이 레벨의 정상 모드 신호(MODE_N)를 제공하게 되고, 따라서 신호 제공부(600)는 하이 레벨의 정상 모드 신호(MODE_N)와 하이 레벨의 제1 테스트 모드 신호(MODE_T1)를 입력받아 로우 레벨의 신호를 출력한다. 신호 제공부(600)의 출력이 로우 레벨이면, 비교부(710)는, 로우 어드레스(RA)와 언프로그램드 퓨즈 신호(FA)가 일치하여도 로우 레벨의 제1 리던던시 인에이블 신호(ENB1)를 출력한다(도 7 참조). 억세스 회로(800)는 로우 레벨의 제1 리던던시 인에이블 신호(ENB1)를 입력받아 리던던시 메모리 셀을 억세스하지 않고, 로우 디코더(300)를 디스에이블시키지 않는다. 따라서 리던던시 메모리 셀(RMC)이 억세스되지 않고, 노말 메모리 셀(NMC)이 억세스된다. 즉, 마스터 퓨즈부(500)가 페일이면, 리던던시 메모리 셀(RMC)을 억세스할수 없게 되어, 리던 던시 메모리 셀(RMC)을 사용할 수 없다. 여기서 리던던시 메모리 셀(RMC)에 기입한 데이터가 노말 메모리 셀에 기입된 경우에는, 리던던시 메모리 셀이 억세스되지 않고, 노말 메모리 셀(NMC)이 억세스되어도 기입된 데이터와 출력된 데이터가 일치하게 되므로, 데이터를 독출하기 전에 노말 메모리 셀(NMC)에, 리던던시 메모리 셀(RMC)에 기입한 데이터와 다른 데이터를 기입하는 것이 바람직하다.
또는 기입된 데이터와 독출된 데이터가 일치하지 않는 경우, 어드레스 퓨즈부(720)가 페일일 수 있다. 예컨데, 리던던시 워드 라인(RWL)의 어드레스를 13비트로서 1000000000010으로 정하고, 이에 따라 언프로그램드 퓨즈 신호(FA)가 리던던시 워드 라인(RWL)의 어드레스와 일치하도록 어드레스 퓨즈부(720)를 제조하였는데, 퓨즈의 결함으로 언프로그램드 퓨즈 신호(FA)가 1000000000011로 될 수 있다. 이러한 경우, 로우 어드레스(RA)가 1000000000010이면, 로우 어드레스(RA)와 언프로그램드 퓨즈 신호(FA)가 일치하지 않으므로, 비교부(710)는 로우 레벨의 제1 리던던시 인에이블 신호(ENB1)를 출력하고, 억세스 회로(800)는 리던던시 워드 라인(RWL)을 억세스 하지 않고, 로우 디코더(300)를 디스에이블시키지 않는다. 따라서, 리던던시 메모리 셀(RMC)이 억세스되지 않고, 로우 어드레스(RA)가 1000000000010인 노말 메모리 셀(NMC)이 억세스될 수 있다. 즉, 어드레스 퓨즈부(720)가 페일이면, 리던던시 메모리 셀(RMC)을 억세스할수 없게 되어, 리던던시 메모리 셀(RMC)을 사용할 수 없다.
또는 기입된 데이터와 독출된 데이터가 일치하지 않는 경우 리던던시 메모리 셀(RMC)이 페일일 수 있다. 마스터 퓨즈와 어드레스 퓨즈부(720)가 페일이 아니면 리던던시 메모리 셀(RMC)이 억세스되지만, 리던던시 메모리 셀(RMC)이 페일인 경우, 기입된 데이터와 독출된 데이터가 다르게 된다.
정리해서 설명하면, 기입된 데이터와 독출된 데이터가 다르다는 것은, 마스터 퓨즈부(500), 어드레스 퓨즈부(720) 및 리던던시 메모리 셀(RMC) 중 적어도 어느 하나가 페일임을 의미한다. 이러한 경우, 리던던시 메모리 셀(RMC)을 사용할 수 없게 된다.
기입된 데이터와 독출된 데이터가 일치하면, 리던던시 메모리 셀, 리던던시 메모리 셀 억세스 회로(400)에 페일이 없는 것이고어, 리던던시 메모리 셀(RMC)이 사용 가능한 것으로 판단된다, 즉, 어드레스 퓨즈부(720)는 결함 메모리 셀의 어드레스로 프로그래밍되고, 마스터 퓨즈부(500)도 프로그래밍 된다.
이러한 본 발명의 리던던시 메모리 셀 억세스 회로(400), 이를 포함하는 반도체 메모리 장치(10) 및 반도체 메모리 장치(10)의 테스트 방법에 의하면, 마스터 퓨즈부(500) 및 어드레스 퓨즈부(720)의 페일 여부를 테스트할 수 있다. 마스터 퓨즈부(500) 및 어드레스 퓨즈부(720)의 페일 여부를 테스트한 후에, 페일이 아닌 경우에만 마스터 퓨즈부(500) 및 어드레스 퓨즈부(720)를 프로그래밍하므로, 프로그래밍 시간을 최소화할 수 있다. 또한, 리던던시 메모리 셀(RMC)의 페일 여부를 테스트하는 동시에 마스터 퓨즈부(500) 및 어드레스 퓨즈부(720)의 페일 여부를 테스트할 수 있으므로, 마스터 퓨즈부(500) 및 어드레스 퓨즈부(720)의 페일 여부를 테스트하는데 별도의 시간이 추가되지 않는다.
다음으로 도 1 및 도 2a를 참조하여, 마스터 퓨즈부(500) 및 어드레스 퓨즈 부(720)의 프로그래밍 후, 반도체 메모리 장치(10)의 정상 동작을 설명한다.
마스터 퓨즈부(500) 및 어드레스 퓨즈부(720)가 프로그래밍되므로, 마스터 퓨즈부(500)는 정상 동작시 하이 레벨의 정상 모드 신호(MODE_N)를 출력하고, 어드레스 퓨즈부(720)는 프로그램된 퓨즈 신호(FA)를 출력한다. 프로그램된 퓨즈 신호(FA)는 결함 메모리 셀의 어드레스와 동일하다.
신호 제공부(600)는 하이 레벨의 정상 모드 신호(MODE_N)를 비교부(710)로 제공한다. 비교부(710)는 프로그램된 퓨즈 신호(FA)와 동일한 로우 어드레스(RA)가 입력되는 경우에만 하이 레벨의 제1 리던던시 인에이블 신호(ENB1)를 제공한다. 억세스 회로(800)는 하이 레벨의 제1 리던던시 인에이블 신호(ENB1)를 제공받아, 로우 디코더(300)를 디스에이블 시키고 리던던시 워드 라인(RWL)을 억세스한다. 따라서 결함 메모리 셀이 리던던시 메모리 셀(RMC)로 대체된다.
도 8을 참조하여 본 발명의 다른 실시예에 따른 리던던시 메모리 셀 억세스 회로 및 이를 포함하는 반도체 메모리 장치를 설명한다. 도 8은 본 발명의 다른 실시예에 따른 리던던시 메모리 셀 억세스 회로 및 이를 포함하는 반도체 메모리 장치를 설명하기 위한 블록도이다. 도 1에 도시된 구성 요소와 동일한 기능을 하는 구성 요소에 대해서는 동일한 도면 부호를 사용하고, 해당 구성 요소에 대한 상세한 설명은 설명의 편의상 생략한다.
도 8을 참조하면, 이전 실시예와 달리, 마스터 퓨즈부(500)를 포함하지 않고, 정상 모드 신호(MODE_N)는 모드 설정 레지스터(350)로부터 제공될 수 있다.
즉, 테스트 동작시 모드 설정 레지스터(350)는 로우 레벨의 정상 모드 신 호(MODE_N), 로우 레벨의 제1 테스트 모드 신호(MODE_T1) 및 하이 레벨의 제2 테스트 모드 신호(MODE_T2)를 제공한다. 하이 레벨의 제2 테스트 모드 신호(MODE_T2)가 제공되면, 제2 리던던시 메모리 셀 제어부(900) 및 억세스 회로(800)을 통해 리던던시 메모리 셀(RMC)에 데이터가 기입된다.
다음으로, 모드 설정 레지스터(350)는 로우 레벨의 정상 모드 신호(MODE_N), 하이 레벨의 제1 테스트 모드 신호(MODE_T1) 및 로우 레벨의 제2 테스트 모드 신호(MODE_T2)를 제공한다. 하이 레벨의 제1 테스트 모드 신호(MODE_T1)가 제공되면 신호 제공부(600), 제1 리던던시 메모리 셀 제어부(700) 및 억세스 회로(800)을 통해 데이터가 독출된다. 리던던시 메모리 셀(RMC)과 제1 리던던시 메모리 셀 제어부(700) 내의 어드레스 퓨즈부(720)가 페일이 아니라고 판단되고, 결함 메모리 셀이 존재하면, 제1 리던던시 메모리 셀 제어부(700) 내의 어드레스 퓨즈부(720)는 결함 메모리 셀의 어드레스로 프로그램된다.
정상 동작시 결함 메모리 셀을 리던던시 메모리 셀(RMC)로 대체하기 위해, 모드 설정 레지스터(350)는 하이 레벨의 정상 모드 신호(MODE_N), 로우 레벨의 제1 테스트 모드 신호(MODE_T1) 및 로우 레벨의 제2 테스트 모드 신호(MODE_T2)를 제공한다.
다만, 결함 메모리 셀이 존재하지 않는 경우, 모드 설정 레지스터(350)는 로우 레벨의 정상 모드 신호(MODE_N), 로우 레벨의 제1 테스트 모드 신호(MODE_T1) 및 로우 레벨의 제2 테스트 모드 신호(MODE_T2)를 제공할 수 있다.
또는 다른 변형례로, 신호 제공부(600)도 생략될 수 있다. 즉, 모드 설정 레 지스터(350)가 직접 제1 리던던시 메모리 셀 제어부(700)에 제1 테스트 모드 신호(MODE_T1) 및 정상 모드 신호(MODE_N)를 제공하고, 제2 리던던시 메모리 셀 제어부(900)에 직접 제2 테스트 모드 신호(MODE_T2)를 제공할 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 리던던시 메모리 셀 억세스 회로, 이를 포함하는 반도체 메모리 장치 및 반도체 메모리 장치의 테스트 방법에 의하면, 테스트 시간을 줄이고, 수율을 높일 수 있다.

Claims (20)

  1. 결함 메모리 셀을 대체하기 위한 리던던시 메모리 셀을 포함하는 리던던시 메모리 셀 어레이; 및
    테스트 동작시 제1 테스트 모드 신호에 인에이블되어 언프로그램드(unprogrammed) 퓨즈 신호에 대응하는 상기 리던던시 메모리 셀을 억세스하고, 제2 테스트 모드 신호에 인에이블되어 노말 어드레스 신호에 대응하는 상기 리던던시 메모리 셀을 억세스하는 리던던시 메모리 셀 억세스 회로를 포함하는 반도체 메모리 장치.
  2. 제 1항에 있어서, 상기 리던던시 메모리 셀 억세스 회로는
    상기 제1 테스트 모드 신호에 인에이블되어 상기 언프로그램드 퓨즈 신호와 상기 노말 어드레스 신호를 비교하고, 그 결과에 따라 제1 리던던시 인에이블 신호를 제공하는 제1 리던던시 메모리 셀 제어부와,
    상기 제2 테스트 모드 신호에 인에이블되어 상기 노말 어드레스 신호에 대응하는 제2 리던던시 인에이블 신호를 제공하는 제2 리던던시 메모리 셀 제어부와,
    상기 제1 리던던시 인에이블 신호 또는 제2 리던던시 인에이블 신호를 제공받아 상기 리던던시 메모리 셀을 억세스하는 억세스 회로를 포함하는 반도체 메모리 장치.
  3. 제 2항에 있어서, 상기 제1 리던던시 메모리 셀 제어부는
    상기 테스트 동작시 상기 언프로그램드 퓨즈 신호를 제공하는 어드레스 퓨즈부와,
    상기 언프로그램드 퓨즈 신호 및 상기 노말 어드레스 신호가 일치하면 상기 제1 리던던시 인에이블 신호를 제공하는 비교부를 포함하는 반도체 메모리 장치.
  4. 제 3항에 있어서, 상기 리던던시 메모리 셀 억세스 회로는
    상기 결함 메모리 셀이 존재하는 경우 프로그램되어 정상 동작시 정상 모드 신호를 출력하는 마스터 퓨즈부와,
    상기 정상 동작시 상기 정상 모드 신호를 상기 제1 리던던시 메모리 셀 제어부에 제공하고, 상기 테스트 동작시 상기 제1 테스트 모드 신호를 상기 제1 리던던시 메모리 셀 제어부에 제공하는 신호 제공부를 더 포함하는 반도체 메모리 장치.
  5. 제 4항에 있어서,
    상기 결함 메모리 셀이 존재하는 경우 상기 어드레스 퓨즈부는 프로그램되고,
    정상 동작시 상기 프로그램된 어드레스 퓨즈부는 상기 정상 모드 신호에 응답하여 프로그램된 퓨즈 신호를 제공하고,
    상기 비교부는 상기 프로그램드 퓨즈 신호 및 상기 노말 어드레스 신호가 일치하면 상기 제1 리던던시 인에이블 신호를 제공하는 반도체 메모리 장치.
  6. 제 4항에 있어서,
    상기 신호 제공부는 익스클루시브 오아(exclusive OR) 연산자를 포함하는 반도체 메모리 장치.
  7. 제 4항에 있어서,
    상기 마스터 퓨즈 및 상기 어드레스 퓨즈부는 상기 테스트 동작시 프로그램되지 않은 반도체 메모리 장치.
  8. 제 1항에 있어서,
    상기 제1 테스트 모드 신호 및 제2 테스트 신호는 모드 설정 레지스터로부터 제공되는 반도체 메모리 장치.
  9. 제 1항에 있어서,
    상기 제1 리던던시 메모리 셀 제어부 및 상기 제2 리던던시 메모리 셀 제어부 중 어느 하나가 인에이블되면 다른 하나는 디스에이블되는 반도체 메모리 장치.
  10. 테스트 동작시 테스트 모드 신호를 제공하고, 정상 동작시 정상 모드 신호를 제공하는 신호 제공부;
    상기 테스트 모드 신호에 인에이블되어 언프로그램드(unprogrammed) 퓨즈 신 호와 노말 어드레스 신호를 비교하고, 그 결과에 따라 리던던시 인에이블 신호를 제공하는 리던던시 메모리 셀 제어부; 및
    상기 리던던시 인에이블 신호를 제공받아 상기 언프로그램드 퓨즈 신호에 대응하는 리던던시 메모리 셀을 억세스하는 억세스 회로를 포함하는 포함하는 리던던시 메모리 셀 억세스 회로.
  11. 제 10항에 있어서, 상기 리던던시 메모리 셀 제어부는
    상기 테스트 동작시 상기 언프로그램드 퓨즈 신호를 제공하는 어드레스 퓨즈부와,
    상기 언프로그램드 퓨즈 신호 및 상기 노말 어드레스 신호가 일치하면 상기 리던던시 인에이블 신호를 제공하는 비교부를 포함하는 리던던시 메모리 셀 억세스 회로.
  12. 제 11항에 있어서,
    결함 메모리 셀이 존재하는 경우, 상기 어드레스 퓨즈부는 프로그램되고,
    정상 동작시 상기 프로그램된 어드레스 퓨즈부는 상기 정상 모드 신호에 응답하여 프로그램된 퓨즈 신호를 제공하고,
    상기 비교부는 상기 프로그램된 어드레스 신호 및 상기 노말 어드레스 신호가 일치하면 상기 리던던시 인에이블 신호를 제공하는 리던던시 메모리 셀 억세스 회로.
  13. 제 10항에 있어서,
    결함 메모리 셀이 존재하는 경우 경우 프로그램되어 상기 정상 동작시 상기 정상 모드 신호를 출력하는 마스터 퓨즈부를 더 포함하는 리던던시 메모리 셀 억세스 회로.
  14. 제 10항에 있어서,
    상기 신호 제공부는 익스클루시브 오아(exclusive OR) 연산자를 포함하는 리던던시 메모리 셀 억세스 회로.
  15. 제 10항에 있어서,
    상기 테스트 모드 신호는 모드 설정 레지스터로부터 제공되는 리던던시 메모리 셀 억세스 회로.
  16. 리던던시 메모리 셀과, 상기 리던던시 메모리 셀과 커플링된 어드레스 퓨즈부를 포함하는 반도체 메모리 장치의 테스트 방법에 있어서,
    노말 어드레스 신호를 이용하여 상기 리던던시 메모리 셀에 제1 데이터를 기입하고,
    제1 테스트 모드에서 상기 어드레스 퓨즈부의 언프로그램드 퓨즈 신호를 이용하여 상기 리던던시 메모리 셀로부터 제2 데이터를 독출하고,
    상기 제1 데이터와 상기 제2 데이터를 비교하는 것을 포함하는 반도체 메모리 장치의 테스트 방법.
  17. 제 16항에 있어서, 상기 제2 데이터를 독출하는 것은
    상기 언프로그램드 퓨즈 신호와 노말 어드레스 신호를 비교하고,
    그 결과에 따라 리던던시 인에이블 신호를 제공하고,
    상기 리던던시 인에이블 신호를 제공받아 상기 리던던시 메모리 셀을 억세스하는 것을 포함하는 반도체 메모리 장치의 테스트 방법.
  18. 제 16항에 있어서,
    상기 제1 데이터를 기입하는 것은 제2 테스트 모드에서 노말 어드레스 신호에 대응하는 상기 리던던시 메모리 셀을 억세스하는 것을 포함하는 반도체 메모리 장치의 테스트 방법.
  19. 제 16항에 있어서,
    상기 제1 데이터를 기입하는 것은 노말 셀 어레이에 상기 제1 데이터와 다른 제3 데이터를 기입하는 것을 포함하는 반도체 메모리 장치의 테스트 방법.
  20. 제 16항에 있어서,
    상기 제1 데이터와 상기 제2 데이터가 일치하면, 상기 어드레스 퓨즈부에 결 함 메모리 셀에 대응되는 어드레스를 프로그램하는 것을 더 포함하는반도체 메모리 장치의 테스트 방법.
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* Cited by examiner, † Cited by third party
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US9003255B2 (en) 2011-07-01 2015-04-07 Stmicroelectronics International N.V. Automatic test-pattern generation for memory-shadow-logic testing

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2773271B2 (ja) * 1989-07-26 1998-07-09 日本電気株式会社 半導体記憶装置
US5404331A (en) * 1993-07-30 1995-04-04 Sgs-Thomson Microelectronics, Inc. Redundancy element check in IC memory without programming substitution of redundant elements
US5530674A (en) * 1994-04-29 1996-06-25 Sgs-Thomson Microelectronics, Inc. Structure capable of simultaneously testing redundant and non-redundant memory elements during stress testing of an integrated circuit memory device
US5570317A (en) * 1994-07-19 1996-10-29 Intel Corporation Memory circuit with stress circuitry for detecting defects
JP4141520B2 (ja) * 1997-11-14 2008-08-27 株式会社ルネサステクノロジ 同期型半導体記憶装置
KR100331264B1 (ko) * 1999-03-23 2002-04-06 박종섭 메모리소자의 리던던시 셀 테스트 방법 및 그 회로
KR20000074506A (ko) * 1999-05-21 2000-12-15 윤종용 반도체 메모리 장치 및 그 테스트 방법
KR100331281B1 (ko) * 1999-10-20 2002-04-06 박종섭 메모리장치의 리던던시 셀 리페어 회로
US7137049B2 (en) * 2003-04-29 2006-11-14 Infineon Technologies Ag Method and apparatus for masking known fails during memory tests readouts

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