KR20000074506A - 반도체 메모리 장치 및 그 테스트 방법 - Google Patents

반도체 메모리 장치 및 그 테스트 방법 Download PDF

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KR20000074506A
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Abstract

본 발명은 반도체 메모리 장치 및 그 테스트 방법을 공개한다. 본 발명의 장치는 메모리 셀 어레이, 소정 로우 어드레스에 응답하여 인에이블되는 리페어 확인신호를 발생시키는 리페어 확인신호 발생부와, 상기 리페어 확인신호의 인에이블에 응답하여 리페어된 노말 워드라인 및 그와 대체된 리던던시 워드라인이 모두 액세스되지 않도록 하는 각종 제어신호를 발생시켜 상기 워드라인들에 공급하는 워드라인 제어부와, 상기 리페어 확인신호의 인에이블에 응답하여 리페어된 노말 비트라인과 대체된 리던던시 비트라인이 액세스되지 않도록 하는 각종 제어신호를 발생시켜 상기 비트라인들에 공급하는 비트라인 제어부를 구비하고 있다. 본 발명의 방법은 불량 메인 셀들과 대체된 리던던시 셀들이 액세스되지 않도록 한 상태에서 전체 메인 셀들을 테스트하여 불량 메인 셀들을 검출하고, 상기 불량 메인 셀들의 각 어드레스들을 실제 메모리 셀 배열에 맞추어 오류 비트 맵 형식으로 디스플레이하고, 상기 오류 비트 맵 상에 로우성 또는 칼럼성으로 표시된 오류 어드레스들을 실제 리페어하고자 한 불량 메인 셀들의 워드라인 또는 비트라인의 어드레스들과 비교하여 리페어가 정확하게 이루어졌는가를 검증함으로써 반도체 메모리 장치의 리페어 후 리페어된 메인 셀들이 리던던시 셀들과 정확하게 대체되었는가를 용이하게 검증할 수 있다.

Description

반도체 메모리 장치 및 그 테스트 방법 {A semiconductor memory device and a test method thereof}
본 발명은 반도체 메모리 장치 및 그 테스트 방법에 관한 것으로서, 특히 반도체 메모리 장치의 리페어 검증과 각종 오류 분석을 용이하게 하는 반도체 메모리 장치 및 그 테스트 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 패키지 상태로 만들기 전 웨이퍼 상태에서 각종 테스트 공정, 리페어 공정 등을 거치게 된다.
상기 테스트 공정은 웨이퍼 상태의 반도체 메모리 장치에 대해 소정의 전기적인 특성 테스트를 수행하여 불량 메인 셀(main cell)들을 검출하고, 불량 메인 셀들에 대한 정보(어드레스 등)를 발생시키는 공정이다.
상기 리페어 공정은 테스트 공정에서 발생되는 불량 메인 셀들에 대한 정보를 이용하여 불량 메인 셀들을 리던던시 셀(redundancy cell)들로 대체하여 리페어하는 공정이다. 여기서, 불량 메인 셀들은 보통 로우(row) 또는 칼럼(column) 단위로 대체된다. 즉, 불량 메인 셀에 연결된 노말 워드라인이나 노말 비트라인을 소정 리던던시 워드라인이나 리던던시 비트라인으로 대체한다. 보다 구체적으로 불량 메인 셀의 노말 워드라인이나 노말 비트라인의 어드레스에 맞추어 소정 리던던시 워드라인이나 리던던시 비트라인에 대응되는 퓨즈들을 적절하게 커팅(퓨즈 프로그래밍)하면 이후 불량 메인 셀의 노말 워드라인이나 노말 비트라인 대신 리던던시 워드라인이나 리던던시 비트라인이 액세스되어 결국 소정 리던던시 셀이 불량 메인 셀을 대신하게 된다.
한편, 상기 리페어 공정에서는 퓨즈들의 좌표가 실제와 다르거나 퓨즈 프로그램이 틀려 불량 메인 셀들이 리던던시 셀들로 제대로 대체되지 않는 오류가 종종 발생하는데, 종래에는 이런 오류들을 정확하게 파악할 수 없는 등 리페어 검증이 매우 어려운 문제점이 있었다.
또한, 종래에는 메인 셀들과 리던던시 셀들을 함께 테스트할 때 리던던시 셀들의 설계 오류나 테스트 오류 등으로 인해 리던던시 셀 대신 메인 셀이 액세스되어도 이런 오류들을 정확하게 분석할 수 없는 문제점이 있었다.
본 발명의 제 1 목적은 리페어된 메인 셀들의 어드레스가 오류 비트 맵 상에 표시되도록 함으로써 반도체 메모리 장치의 리페어 검증을 용이하게 하는 반도체 메모리 장치의 테스트 방법을 제공하는데 있다.
본 발명의 제 2 목적은 리던던시 셀들을 테스트할 때 리던던시 셀들의 어드레스가 오류 비트 맵 상에 표시되도록 함으로써 반도체 메모리 장치의 각종 오류 분석을 용이하게 하는 반도체 메모리 장치의 테스트 방법을 제공하는데 있다.
본 발명의 제 3 목적은 상기 제 1 및 제 2 목적을 달성하기 위한 반도체 메모리 장치를 제공하는데 있다.
상기한 목적을 달성하기 위하여 본 발명에 의한 반도체 메모리 장치는 복수개의 노말 워드라인들 및 리던던시 워드라인들과; 복수개의 노말 비트라인들 및 리던던시 비트라인들과; 상기 워드라인들 및 비트라인들 사이에 연결되어 데이터를 저장하는 복수개의 메모리 셀들로 구성되고, 상기 메모리 셀들이 복수개의 블록들로 구분된 메모리 셀 어레이와; 소정 로우 어드레스에 응답하여 인에이블되는 리페어 확인신호를 발생시키는 리페어 확인신호 발생부와; 상기 리페어 확인신호의 인에이블에 응답하여 리페어된 노말 워드라인 및 그와 대체된 리던던시 워드라인이 모두 액세스되지 않도록 하는 각종 제어신호를 발생시켜 상기 워드라인들에 공급하는 워드라인 제어부와; 상기 리페어 확인신호의 인에이블에 응답하여 리페어된 노말 비트라인과 대체된 리던던시 비트라인이 액세스되지 않도록 하는 각종 제어신호를 발생시켜 상기 비트라인들에 공급하는 비트라인 제어부를 구비한 것을 특징으로 한다.
본 발명에 의한 반도체 메모리 장치의 테스트 방법은 반도체 메모리 장치의 전체 메인 셀들을 테스트하여 불량 메인 셀들을 검출하는 단계와, 상기 불량 메인 셀들을 워드라인이나 비트라인 단위로 리던던시 셀들과 대체하여 리페어하는 단계와, 상기 불량 메인 셀들과 대체된 리던던시 셀들이 액세스되지 않도록 한 상태에서 전체 메인 셀들을 테스트하여 불량 메인 셀들을 검출하는 단계와, 상기 불량 메인 셀들의 각 어드레스들을 실제 메모리 셀 배열에 맞추어 오류 비트 맵 형식으로 디스플레이하는 단계와, 상기 오류 비트 맵 상에 로우성 또는 칼럼성으로 표시된 오류 어드레스들을 실제 리페어하고자 한 불량 메인 셀들의 워드라인 또는 비트라인의 어드레스들과 비교하여 리페어가 정확하게 이루어졌는가를 검증하는 단계를 구비한 것을 특징으로 한다.
또한, 본 발명에 의한 반도체 메모리 장치의 테스트 방법은 상기 반도체 메모리 장치의 전체 리던던시 셀들이 액세스되지 않도록 한 상태에서 메인 셀들과 리던던시 셀들을 함께 테스트하여 불량 메모리 셀들을 검출하는 단계와, 상기 불량 메모리 셀들의 각 어드레스들을 실제 메모리 셀 배열에 맞추어 오류 비트 맵 형식으로 디스플레이하는 단계와, 상기 오류 비트 맵 상에 표시된 오류 어드레스들을 상기 리던던시 셀들의 어드레스들과 비교하여 상기 리던던시 셀들이 정상인가를 검증하는 단계를 더 구비하는 것이 바람직하다.
도 1은 일반적인 256M 용량의 메모리 셀 어레이 구조도,
도 2는 도 1에 도시된 1개 뱅크의 세부 구조도,
도 3은 종래 기술에 의한 반도체 메모리 장치의 일부 구성 블록도,
도 4는 도 3에 도시된 워드라인 제어부에 구비된 리던던시 로우 인에이블 신호 발생회로의 일부 회로도,
도 5는 도 3에 도시된 워드라인 제어부에 구비된 블록 선택신호 발생회로의 일부 회로도,
도 6은 도 3에 도시된 워드라인 제어부에 구비된 리던던시 워드라인 인에이블 신호 발생회로의 일부 회로도,
도 7은 도 3에 도시된 비트라인 제어부에 구비된 리던던시 칼럼 인에이블 신호 발생회로의 일부 회로도,
도 8은 본 발명의 일 실시예에 의한 반도체 메모리 장치의 일부 구성도,
도 9는 도 8에 도시된 리페어 확인신호 발생부의 상세 회로도,
도 1O은 도 8에 도시된 워드라인 제어부에 구비된 블록 선택신호 발생회로의 일부 회로도,
도 11은 도 8에 도시된 워드라인 제어부에 구비된 리던던시 워드라인 인에이블 신호 발생회로의 일부 회로도,
도 12는 도 8에 도시된 비트라인 제어부에 구비된 리던던시 칼럼 인에이블 신호 발생회로의 일부 회로도이다.
본 발명의 설명에 앞서 종래 기술에 의한 반도체 메모리 장치 및 그 테스트 방법을 설명한다.
도 1은 일반적인 256M 용량의 메모리 셀 어레이 구조도이고, 도 2는 도 1에 도시된 1개 뱅크의 세부 구조도이다.
일반적으로 메모리 셀 어레이는 복수개의 노말 워드라인들 및 리던던시 워드라인들과 복수개의 노말 비트라인들 및 리던던시 비트라인들 사이에 연결되어 데이터를 저장하는 복수개의 메모리 셀들로 구성된다. 구체적으로, 256M 용량의 메모리 셀 어레이는 도 1에 도시된 바와 같이 4개의 뱅크들(제 1 내지 제 4 뱅크)로 분리되어 있고, 상기 뱅크들 각각은 도 2에 도시된 바와 같이 16개의 블록들(제 1 내지 제 16 블록)로 분리되어 있다. 여기서, 1개 뱅크의 용량은 8K×1K×8 = 64M 이고, 1개 뱅크에는 블록 당 2개씩 총 16×2 = 32개의 리던던시 워드라인들(SR1[0], SR1[1]∼SR16[0], SR16[1])과 8개의 리던던시 비트라인들(SC1∼SC8)이 위치하여 리던던시 셀들과 연결되어 있다. 아울러, 1개 뱅크에 포함된 메모리 셀들 중 1개 메모리 셀을 선택하기 위해서는 13개의 로우 어드레스(DRA0∼DRA12)와 10개의 칼럼 어드레스(CA0∼CA9)가 사용되고, 4개 뱅크들 중 하나를 선택하기 위해서는 2개의 로우 어드레스(DRA13, DRA14)가 사용된다.
도 3은 종래 기술에 의한 반도체 메모리 장치의 일부 구성 블록도이다.
종래 기술에 의한 반도체 메모리 장치는 도 3에 도시된 바와 같이 메모리 셀 어레이(10)와, 워드라인 제어부(20)와, 비트라인 제어부(30)를 구비하고 있다.
상기 메모리 셀 어레이(10)는 도 1 및 도 2에 도시된 256M 용량의 메모리 셀 어레이와 동일한 구조를 가진다.
상기 워드라인 제어부(20)는 리페어 공정에서 리페어된 노말 워드라인이 액세스될 때 상기 리페어된 노말 워드라인 대신 그와 대체된 리던던시 워드라인이 액세스되도록 하는 각종 제어신호를 발생시켜 워드라인들에 공급한다. 이런 기능을 수행하기 위하여 워드라인 제어부(20)는 리던던시 로우 인에이블 신호 발생회로와, 블록 선택신호 발생회로와, 리던던시 워드라인 인에이블 신호 발생회로를 구비하고 있다.
상기 워드라인 제어부(20)의 리던던시 로우 인에이블 신호 발생회로는 리페어된 노말 워드라인의 로우 어드레스(이하, 리페어 로우 어드레스라 함)에 응답하여 선택적으로 인에이블되는 리던던시 로우 인에이블 신호들을 발생시킨다.
상기 워드라인 제어부(20)의 블록 선택신호 발생회로는 리던던시 로우 인에이블 신호들의 인에이블에 응답하여 선택적으로 인에이블되어 리페어된 노말 워드라인이 위치한 블록의 메모리 셀들은 액세스되지 않도록 하고 상기 리페어된 노말 워드라인과 대체된 리던던시 워드라인이 위치한 블록의 리던던시 셀들은 액세스되도록 하는 블록 선택신호들과 노말 워드라인 인에이블 신호를 발생시키고, 상기 리던던시 로우 인에이블 신호들의 인에이블에 응답하여 선택적으로 인에이블되는 디코더 프리차지 신호들을 발생시킨다.
상기 워드라인 제어부(20)의 리던던시 워드라인 인에이블 신호 발생회로는 리던던시 로우 인에이블 신호들과 디코더 프리차지 신호들의 인에이블에 응답하여 선택적으로 인에이블되어 리페어된 노말 워드라인과 대체된 리던던시 워드라인이 액세스되도록 하는 리던던시 워드라인 인에이블 신호들을 발생시킨다.
상기 비트라인 제어부(30)는 리페어 공정에서 리페어된 노말 비트라인이 액세스될 때 상기 리페어된 노말 비트라인 대신 그와 대체된 리던던시 비트라인이 액세스되도록 하는 각종 제어신호를 발생시켜 비트라인들에 공급한다. 이런 기능을 수행하기 위하여 비트라인 제어부(30)는 리던던시 칼럼 인에이블 신호 발생회로를 구비하고 있다.
상기 비트라인 제어부(30)의 리던던시 칼럼 인에이블 신호 발생회로는 리페어된 노말 비트라인의 칼럼 어드레스(이하, 리페어 칼럼 어드레스라 함)에 응답하여 선택적으로 인에이블되어 상기 리페어된 노말 비트라인과 대체된 리던던시 비트라인이 액세스되도록 하는 리던던시 칼럼 인에이블 신호들을 발생시킨다.
다음에서는 도 4 내지 도 7을 참조하여 종래 기술의 워드라인 제어부(20)와 비트라인 제어부(30)의 회로 구성을 상세하게 설명한다.
도 4는 도 3에 도시된 워드라인 제어부에 구비된 리던던시 로우 인에이블 신호 발생회로의 일부 회로도이다. 상기 리던던시 로우 인에이블 신호 발생회로는 동일한 뱅크에 위치한 32개의 리던던시 워드라인들(도 2에 도시된 SR1[0], SR1[1] ∼ SR16[0], SR16[1]) 각각에 대응되는 리던던시 로우 인에이블 신호들(PREN1[0], PREN1[1] ∼ PREN16[0], PREN16[1])을 발생시키는 회로로서, 도 4에는 일례로 i번째 블록에 위치한 2개의 리던던시 워드라인 중 첫 번째 리던던시 워드라인에 대응되는 리던던시 로우 인에이블 신호(PRENi[0])를 발생시키는 회로를 도시하였다.
보다 구체적으로, 도 4에 도시된 회로는 게이트와 소스가 공통으로 연결된 8개의 NMOS 트랜지스터들(N1∼N8)과, 게이트와 소스가 공통으로 연결된 4개의 NMOS 트랜지스터들(N9∼N12)과, 게이트와 소스가 공통으로 연결된 4개의 NMOS 트랜지스터들(N13∼N16)과, 상기 8개 NMOS 트랜지스터들(N1∼N8)의 드레인과 3개의 로우 어드레스들(DRA234)이 입력되는 입력단 사이에 연결된 8개의 퓨즈들(F1∼F8)과, 상기 4개 NMOS 트랜지스터들(N9∼N12)의 드레인과 2개의 로우 어드레스들(DRA56)이 입력되는 입력단 사이에 연결된 4개의 퓨즈들(F9∼F12)과, 상기 4개 NMOS 트랜지스터들(N13∼N16)의 드레인과 2개의 로우 어드레스들(DRA78)이 입력되는 입력단 사이에 연결된 4개의 퓨즈들(F13∼F16)과, 게이트가 공통으로 연결되고 2개의 로우 어드레스들(DRA910)이 입력되는 입력단에 드레인이 연결된 4개의 NMOS 트랜지스터들(N17 ∼N20)과, 게이트가 공통으로 연결되고 2개의 로우 어드레스들(DRA1112)이 입력되는 입력단에 드레인이 연결된 4개의 NMOS 트랜지스터들(N21∼N24)과, 상기 4개 NMOS 트랜지스터들(N17∼N20)의 소스에 일대일 대응으로 연결된 4개의 퓨즈들(F17 ∼F20)과, 상기 4개 NMOS 트랜지스터들(N21∼N24)의 소스에 일대일 대응으로 연결된 4개의 퓨즈들(F21∼F24)과, 상기 8개의 NMOS 트랜지스터들(N1∼N8)의 공통 소스와 접지 사이에 드레인과 소스가 연결된 NMOS 트랜지스터(N25)와, 상기 4개의 NMOS 트랜지스터들(N9∼N12)의 공통 소스와 접지 사이에 드레인과 소스가 연결된 NMOS 트랜지스터(N26)와, 상기 4개의 NMOS 트랜지스터들(N13∼N16)의 공통 소스와 접지 사이에 드레인과 소스가 연결된 NMOS 트랜지스터(N27)와, 상기 4개의 NMOS 트랜지스터들(N17∼N20)에 연결된 퓨즈들(F17∼F20)과 접지 사이에 드레인과 소스가 연결된 NMOS 트랜지스터(N28)와, 상기 4개의 NMOS 트랜지스터들(N21∼N24)에 연결된 퓨즈들(F21∼F24)과 접지 사이에 드레인과 소스가 연결된 NMOS 트랜지스터(N29)와, 상기 3개 NMOS 트랜지스터들(N25∼N27)의 드레인 전위를 반전 논리곱 연산하는 NAND 게이트(NAND1)와, 상기 2개 NMOS 트랜지스터들(N28, N29)의 드레인 전위를 반전 논리곱 연산하는 NAND 게이트(NAND2)와, 상기 2개 NAND 게이트들(NAND1, NAND2)의 출력을 논리합 연산하는 OR 게이트(OR1)와, 블록의 선택을 위한 4개의 반전 로우 어드레스들(DRA9B∼12B)과 반전 리던던시 로우 테스트 신호(PRTRB)를 논리합 연산하는 OR 게이트(OR2)와, 상기 2개 OR 게이트들(OR1, OR2)의 출력을 반전 논리곱 연산하여 리던던시 로우 인에이블 신호(PRENi[0])를 발생시키는 NAND 게이트(NAND3)로 구성되어 있다.
상기에서 24개 NMOS 트랜지스터들(N1∼N24)의 게이트에는 전원(power)이 인가될 때 "하이" 레벨이 되는 신호(A)가 입력되고, 5개 NMOS 트랜지스터들(N25∼N29)의 게이트에는 전원이 인가될 때 "로우" 레벨이 되는 신호(B)가 입력된다.
상기와 같이 구성된 회로는 11개의 로우 어드레스들(DRA2∼12)에 응답하여 리페어된 노말 워드라인과 대체된 리던던시 워드라인이 액세스되도록 한다. 예를 들어, 로우 어드레스 "10(십진수)"에 해당되는 노말 워드라인을 i번째 블록에 위치한 2개의 리던던시 워드라인들 중 첫 번째 리던던시 워드라인으로 대체시키기 위해서는 먼저 24개의 퓨즈들(F1∼F24)을 적절하게 커팅한다. 즉, 로우 어드레스 "10(십진수)"을 2진수로 표시하면 "00000001010(DRA12111098765432)"가 되므로 DRA1211[0:00], DRA109[0:00], DRA87[0:00], DRA65[1:01], DRA432[2:010]에 각각 해당되는 퓨즈들만 남기고 나머지 퓨즈들은 모두 커팅한다. 이 상태에서 리페어 로우 어드레스 "10(십진수)"이 입력되면 2개의 NAND 게이트들(NAND1, NAND2)의 입력이 모두 "하이" 레벨이 되어 결국 OR 게이트(OR1)의 출력은 "로우" 레벨이 된다. 이때, 24개 NMOS 트랜지스터들(N1∼N24)은 모두 온되어 있고, 5개의 NMOS 트랜지스터들(N25∼N29)은 모두 오프되어 있다. 아울러, OR 게이트(OR1)의 출력이 "로우" 레벨이 되면 NAND 게이트(NAND3)의 출력에 해당되는 리던던시 로우 인에이블 신호(PRENi[0])는 OR 게이트(OR2)의 출력 레벨에 관계없이 "하이" 레벨로 인에이블된다. 그리고, 리던던시 셀 테스트시 반전 리던던시 로우 테스트 신호(PRTRB)가 "로우" 레벨이 되면 "로우" 레벨의 반전 로우 어드레스들(DRA9B∼12B)과 "로우" 레벨의 반전 리던던시 로우 테스트 신호(PRTRB)에 의해 OR 게이트(OR2)의 출력이 "로우" 레벨이 되어 이 때도 리던던시 로우 인에이블 신호(PRENi[0])는 "하이" 레벨로 인에이블된다.
도 5는 도 3에 도시된 워드라인 제어부에 구비된 블록 선택신호 발생회로의 일부 회로도이다. 상기 블록 선택신호 발생회로는 동일한 뱅크에 포함된 16개의 블록들 각각에 대응되는 블록 선택신호들(PBLS1∼PBLS16)과 디코더 프리차지 신호들(PDPX1∼PDPX16)과 노말 워드라인 인에이블 신호(PNWR)를 발생시키는 회로로서, 도 5에는 일례로 i번째 블록에 대응되는 블록 선택신호(PBLSi)와 디코더 프리차지 신호(PDPXi)를 발생시키는 회로를 도시하였다.
보다 구체적으로, 도 5에 도시된 회로는 반전 리던던시 로우 테스트 신호(PRTRB)와 노드 ①의 전위를 반전 논리곱 연산하는 NAND 게이트(NAND11)와, 상기 NAND 게이트(NAND11)의 출력과 반전 웨이퍼 번인 인에이블 신호(PWBEB)를 논리곱 연산하는 AND 게이트(AND11)와, 4개의 로우 어드레스들(DRA910, DRA1112)을 반전 논리곱 연산하는 NAND 게이트(NAND12)와, 상기 AND 게이트(AND11)의 출력과 NAND 게이트(NAND12)의 출력을 반전 논리합 연산하여 노말 워드라인 인에이블 신호(PNWR)를 발생시키는 NOR 게이트와(NOR11), 상기 NAND 게이트(NAND12)의 출력을 반전시키는 인버터(I11)와, 상기 인버터(I11)의 출력을 반전시키는 인버터(I12)와, 노드 ①의 전위를 반전시키는 인버터(I13)와, 상기 2개 인버터들(I12, I13)의 출력을 반전 논리합 연산하는 NOR 게이트(NOR12)와, 2개의 리던던시 로우 인에이블 신호들(PRENi[0], PRENi[1])이 하나씩 게이트로 입력되고 노드 ①과 접지 사이에 드레인과 소스가 각각 연결된 2개의 NMOS 트랜지스터들(N31, N32)과, 2개의 리던던시 로우 인에이블 신호들(PRENi[0], PRENi[1])을 반전 논리합 연산하는 NOR 게이트(NOR13)와, 상기 NOR 게이트(NOR13)의 출력을 반전시키는 인버터(I14)와, 상기 NOR 게이트(NOR12)의 출력과 인버터(I14)의 출력을 반전 논리합 연산하는 NOR 게이트(NOR14)와, 상기 NOR 게이트(NOR14)의 출력을 반전시켜 블록 선택신호(PBLSi)를 발생시키는 인버터(I15)와, 상기 NAND 게이트(NAND12)의 출력과 인버터(I13)의 출력을 논리합 연산하는 OR 게이트(OR11)와, 상기 NOR 게이트(NOR13)의 출력과 OR 게이트(OR11)의 출력을 반전 논리곱 연산하여 디코더 프리차지 신호(PDPXi)를 발생시키는 NAND 게이트(NAND13)와, 상기 NAND 게이트(NAND13)의 출력을 반전시켜 반전 디코더 프리차지 신호(PDPXiB)를 발생시키는 인버터(I16)로 구성되어 있다.
상기에서 노드 ①에는 메인 셀의 액세스시 "하이" 레벨이 되는 리던던시 로우 인에이블 신호(PRREBL)가 인가되고 있다. 또한, 상기 반전 리던던시 로우 테스트 신호(PRTRB)는 리던던시 로우 테스트 모드시 "로우" 레벨이 되는 신호이고, 반전 웨이퍼 번인 인에이블 신호(PWBEB)는 웨이퍼 번인 테스트 모드시 "로우" 레벨이 되는 신호이다.
상기와 같이 구성된 회로는 2개의 리던던시 로우 인에이블 신호들(PRENi[0], PRENi[1]) 중 하나가 "하이" 레벨로 인에이블되면 2개의 NMOS 트랜지스터들(N31, N32) 중 게이트로 "하이" 레벨이 인가된 NMOS 트랜지스터가 온되어 노드 ①의 전위가 "로우" 레벨이 되고, NOR 게이트(NOR13)의 출력이 "로우" 레벨이 된다. 상기 NOR 게이트(NOR13)의 "로우" 레벨 출력은 NAND 게이트(NAND13)에 입력되는 동시에 인버터(I14)에 의해 반전된 다음 NOR 게이트(NOR14)에 입력된다. 그 결과, NAND 게이트(NAND13)의 출력에 해당되는 디코더 프리차지 신호(PDPXi)는 OR 게이트(OR11)의 출력 레벨에 관계없이 "하이" 레벨이 되고, 인버터(I16)의 출력에 해당되는 반전 디코더 프리차지 신호(PDPXiB)는 "로우" 레벨이 된다. 아울러, NOR 게이트(NOR14)의 출력은 NOR 게이트(NOR12)의 출력에 관계없이 "로우" 레벨이 되어, 결국 인버터(I15)의 출력에 해당되는 블록 선택신호(PBLSi)는 "하이" 레벨이 되고, i번째 블록의 디코더 프리차지 신호(PDPXi)는 "하이" 레벨이 된다. 또한, 노드 ①의 "로우" 레벨 전위에 의해 NAND 게이트(NAND11)의 출력은 "하이" 레벨이 되고, NAND 게이트(NAND11)의 "하이" 레벨 출력과 반전 웨이퍼 번인 인에이블 신호(PWBEB)의 "하이" 레벨에 의해 AND 게이트(AND11)의 출력은 "하이" 레벨이 되고, AND 게이트(AND11)의 "하이" 레벨 출력에 의해 NOR 게이트(NOR11)의 출력에 해당되는 노말 워드라인 인에이블 신호(PNWR)는 "로우" 레벨이 된다. 결과적으로, i번째 블록에 위치한 2개의 리던던시 워드라인들 중 하나의 액세스를 위해서는 i번째 블록에 대응되는 블록 선택신호(PBLSi)가 인에이블되고, 노말 워드라인 인에이블 신호(PNWR)가 디스에이블되며, i번째 블록에 대응되는 디코더 프리차지 신호(PDPXi)가 인에이블되어야 한다. 한편, 리페어된 노말 워드라인이 위치한 블록에 대응되는 블록 선택신호는 "로우" 레벨이 되어 해당 블록에 포함된 메모리 셀들이 액세스되지 않도록 한다. 보다 구체적으로, 2개 리던던시 로우 인에이블 신호들(PRENi[0], PRENi[1])의 "로우" 레벨에 의해 NOR 게이트(NOR13)의 출력이 "하이" 레벨이 되고 인버터(I14)의 출력은 "로우" 레벨이 된다. 그와 동시에 NAND 게이트(NAND12)의 "하이" 레벨 출력에 의해 NOR 게이트(NOR12)의 출력이 "로우" 레벨이 된다. 따라서, NOR 게이트(NOR14)의 출력은 "하이" 레벨이 되고, 인버터(I15)의 출력에 해당되는 블록 선택신호는 "로우" 레벨이 된다.
도 6은 도 3에 도시된 워드라인 제어부에 구비된 리던던시 워드라인 인에이블 신호 발생회로의 일부 회로도이다. 상기 리던던시 워드라인 인에이블 신호 발생회로는 동일한 뱅크에 위치한 32개의 리던던시 워드라인들(도 2에 도시된 SR1[0], SR1[1] ∼ SR16[0], SR16[1])에 대응되는 리던던시 워드라인 인에이블 신호들(PSWE1∼PSWE16)을 발생시키는 회로로서, 도 6에는 일례로 i번째 블록에 위치한 리던던시 워드라인에 대응되는 리던던시 워드라인 인에이블 신호(PSWEi)를 발생시키는 회로를 도시하였다.
도 6에 도시된 회로는 디코더 프리차지 신호(PDPXi)가 게이트로 입력되고 소스가 전원에 연결된 PMOS 트랜지스터(P41)와, 상기 PMOS 트랜지스터(P41)의 드레인과 접지 사이에 드레인과 소스가 연결되고 게이트에 리던던시 로우 인에이블 신호(PRENi[0])가 입력되는 NMOS 트랜지스터(N41)와, 상기 PMOS 트랜지스터(P41)와 NMOS 트랜지스터(N41)의 드레인 사이 전위를 반전시켜 리던던시 워드라인 인에이블 신호(PSWEi)로 출력하는 인버터(I21)와, 상기 인버터(I21)의 출력이 게이트로 입력되고 소스가 전원에 연결되며 드레인이 PMOS 트랜지스터(P41)와 NMOS 트랜지스터(N41)의 드레인 사이에 연결된 PMOS 트랜지스터(P42)로 구성되어 있다.
상기와 같이 구성된 회로는 i번째 블록에 위치한 노말 워드라인들의 액세스시에는 "로우" 레벨로 입력되는 디코더 프리차지 신호(PDPXi)와 "로우" 레벨로 입력되는 리던던시 로우 인에이블 신호(PRENi[0])에 의해 2개의 PMOS 트랜지스터들(P41, P42)이 온되고 NMOS 트랜지스터(N41)는 오프되어 인버터(I21)의 출력에 해당되는 리던던시 워드라인 인에이블 신호(PSWEi)는 "로우" 레벨이 된다. 반대로, i번째 블록에 위치한 리던던시 워드라인들의 액세스시에는 "하이" 레벨로 입력되는 디코더 프리차지 신호(PDPXi)와 "하이" 레벨로 입력되는 리던던시 로우 인에이블 신호(PRENi[0])에 의해 2개의 PMOS 트랜지스터들(P41, P42)은 오프되고 NMOS 트랜지스터(N41)는 온되어 인버터(I21)의 출력에 해당되는 리던던시 워드라인 인에이블 신호(PSWEi)는 "하이" 레벨이 된다.
도 7은 도 3에 도시된 비트라인 제어부에 구비된 리던던시 칼럼 인에이블 신호 발생회로의 일부 회로도이다. 상기 리던던시 칼럼 인에이블 신호 발생회로는 동일한 뱅크에 위치한 8개의 리던던시 비트라인(도 2에 도시된 SC1∼SC8)에 각각 대응되는 리던던시 칼럼 인에이블 신호들(CREN1∼CREN8)을 발생시키는 회로로서, 도 7에는 일례로 j번째 리던던시 비트라인에 대응되는 리던던시 칼럼 인에이블 신호(CRENj)를 발생시키는 회로를 도시하였다.
도 7에 도시된 회로는 20개의 비반전 및 반전 칼럼 어드레스들(CA0B, CA0 ∼ CA9B, CA9)이 게이트로 하나씩 입력되고 소스가 공통으로 연결된 20개의 NMOS 트랜지스터들(N51∼N70)과, 상기 20개의 NMOS 트랜지스터들(N51∼N70)에 각각 하나씩 연결된 20개의 퓨즈들(F51∼F70)과, 리던던시 칼럼 인에이블 신호(CREN)가 게이트로 입력되고 드레인이 상기 20개 퓨즈들(F51∼F70)에 연결된 PMOS 트랜지스터(P51)와, 상기 PMOS 트랜지스터(P51)의 소스와 전원 사이에 연결된 퓨즈(F71)와, 상기 20개의 퓨즈들(F51∼F70)에 직렬로 연결되어 상기 퓨즈(F71)와 PMOS 트랜지스터(P51)를 통해 공급되는 전원 전압을 래치하는 2개의 인버터들(I31, I32)과, 상기 공통 리던던시 칼럼 인에이블 신호(CREN)가 게이트로 입력되고 상기 20개 NMOS 트랜지스터들(N51∼N70)과 접지 사이에 드레인과 소스가 연결된 NMOS 트랜지스터(N71)와, 상기 리던던시 칼럼 인에이블 신호(CREN)를 반전시키는 인버터(I33)와, 리던던시 칼럼 테스트 신호(PRTC)와 8개의 리던던시 비트라인들 중 하나를 선택하기 위한 신호들(CRk, CRl, CRm)을 반전 논리곱 연산하는 NAND 게이트(NAND31)와, 상기 인버터(I33)의 출력과 리던던시 칼럼 테스트 신호(PRTC)를 반전 논리합 연산하는 NOR 게이트(NOR31)와, 상기 인버터(I33)의 출력과 NAND 게이트(NAND31)의 출력을 반전 논리합 연산하는 NOR 게이트(NOR32)와, 상기 NOR 게이트(NOR32)의 출력이 게이트로 입력되고 전원에 소스가 연결된 PMOS 트랜지스터(P52)와, 상기 PMOS 트랜지스터(P52)의 드레인에 소스가 연결되고 상기 20개 퓨즈들(F51∼F70)에 게이트가 연결된 PMOS 트랜지스터(P53)와, 상기 NOR 게이트(NOR31)의 출력이 게이트로 입력되고 상기 PMOS 트랜지스터(P53)의 드레인에 드레인이 연결된 NMOS 트랜지스터(N72)와, 상기 NMOS 트랜지스터(N72)의 소스에 드레인이 연결되고 상기 20개 퓨즈들(F51∼F70)에 게이트가 연결된 NMOS 트랜지스터(N73)와, 상기 PMOS 트랜지스터(P53)와 병렬로 연결되고 상기 NOR 게이트(NOR31)의 출력이 게이트로 입력되는 PMOS 트랜지스터(P54)와, 상기 PMOS 트랜지스터(P54)와 병렬로 연결되고 전원 전압이 게이트로 입력되는 PMOS 트랜지스터(P55)와, 상기 PMOS 트랜지스터(P54)의 드레인과 접지 사이에 드레인과 소스가 연결되고 상기 NOR 게이트(NOR32)의 출력이 게이트로 입력되는 NMOS 트랜지스터(M74)와, 상기 PMOS 트랜지스터(P53)와 NMOS 트랜지스터(N72) 사이 및 PMOS 트랜지스터(P54)와 NMOS 트랜지스터(N74) 사이의 전위를 반전시켜 리던던시 칼럼 인에이블 신호(CRENj)를 발생시키는 인버터(I34)로 구성되어 있다.
상기와 같이 구성된 회로는 20개의 퓨즈들(F51∼F70) 중 리페어 칼럼 어드레스에 대응되는 퓨즈만 남기고 나머지 퓨즈들을 커팅하면 이후 리페어 칼럼 어드레스들(CA0B, CA0 ∼ CA9B, CA9)이 입력될 때 j번째 리던던시 비트라인의 액세스가 가능하도록 리던던시 칼럼 인에이블 신호(CRENj)를 인에이블시킨다. 보다 구체적으로, 초기에 리던던시 칼럼 인에이블 신호(CREN)가 "로우" 레벨일 때 PMOS 트랜지스터(P51)가 온되어 20개의 퓨즈들(F51∼F70)에는 퓨즈(F71)와 PMOS 트랜지스터(P51)를 통해 전원 전압이 공급되고, 이 전원 전압은 2개의 인버터들(I31, I32)에 의해 래치되어 20개의 퓨즈들(F51∼F70)에는 계속 "하이" 레벨이 공급된다. 이런 상태에서 리던던시 칼럼 인에이블 신호(CREN)가 "하이" 레벨이 되고 리페어 칼럼 어드레스들(CA0B, CA0 ∼ CA9B, CA9)이 입력되면 PMOS 트랜지스터(P51)는 오프되고, NMOS 트랜지스터(N71)는 온되며, PMOS 트랜지스터(P52)와 NMOS 트랜지스터(N73)의 게이트에는 "하이" 레벨이 입력된다. 또한, NOR 게이트(NOR31)는 인버터(I33)의 "로우" 레벨 출력과 "로우" 레벨의 리던던시 칼럼 테스트 신호(PRTC)를 반전 논리합 연산하여 PMOS 트랜지스터(P54)와 NMOS 트랜지스터(N72)의 게이트에 "하이" 레벨을 출력하고, NAND 게이트(NAND31)는 "로우" 레벨의 리던던시 칼럼 테스트 신호(PRTC)에 의해 "하이" 레벨을 출력하고, NOR 게이트(NOR32)는 인버터(I33)의 "로우" 레벨 출력과 NAND 게이트(NAND31)의 "하이" 레벨 출력을 반전 논리합 연산하여 PMOS 트랜지스터(P52)와 NMOS 트랜지스터(N74)의 게이트에 "로우" 레벨을 출력한다. 그 결과, PMOS 트랜지스터(P52)와 2개의 NMOS 트랜지스터들(N72, N73)은 온되고, 3개의 PMOS 트랜지스터들(P53, P54, P55)과 NMOS 트랜지스터(M74)는 오프되어 인버터(I34)에는 접지 전위("로우" 레벨)가 인가되고 결국 인버터(I34)의 출력인 j번째 리던던시 칼럼 인에이블 신호(CRENj)는 "하이" 레벨이 되어 j번째 리던던시 비트라인의 액세스가 가능해진다. 아울러, 리던던시 셀 테스트시 리던던시 칼럼 테스트 신호(PRTC)가 "하이" 레벨이 되면 NAND 게이트(NAND31)의 출력이 "로우" 레벨이 되고, NAND 게이트(NAND31)의 "로우" 레벨 출력과 인버터(I33)의 "로우" 레벨 출력에 의해 NOR 게이트(NOR32)의 출력이 "하이" 레벨이 되면 NMOS 트랜지스터(N74)가 온되어 인버터의 출력(I34)에 해당되는 리던던시 칼럼 인에이블 신호(CRENj)는 "하이" 레벨로 인에이블된다.
상기와 같이 구성된 종래 기술에 의한 반도체 메모리 장치의 테스트 방법은 다음과 같다.
먼저, 리페어 공정 후 메모리 테스터(도면상 도시되지 않음)가 반도체 메모리 장치에 테스트 패턴(메인 셀들에 기입할 데이터와 어드레스와 각종 제어신호)을 공급하면 반도체 메모리 장치가 테스트 패턴에 따라 전체 메인 셀들에 데이터를 기입하고 독출하는 동작을 수행한다. 이때, 상기 반도체 메모리 장치는 리페어된 메인 셀에 기입될 데이터를 해당 메인 셀과 대체된 리던던시 셀에 대신 기입하기 위하여 리던던시 셀을 액세스한다.
그 후, 메모리 테스터는 반도체 메모리 장치에서 독출되는 데이터와 반도체 메모리 장치에 공급한 테스트 패턴의 데이터를 비교하여 불량 메인 셀들을 검출하고, 상기 불량 메인 셀들의 각 어드레스들을 실제 메모리 셀 배열에 맞추어 오류 비트 맵 형식으로 디스플레이한다. 이때, 불량 메인 셀들을 대신하여 리던던시 셀들이 액세스되기 때문에 오류 비트 맵 상에는 로우성 또는 칼럼성 오류가 표시되지 않는다.
그러나, 종래에는 리페어 공정에서 불량 메인 셀들과 대체된 리던던시 셀들의 로우 또는 칼럼 어드레스가 오류 비트 맵 상에 표시되지 않기 때문에 리페어 공정에서 퓨즈들의 좌표가 실제와 다르거나 퓨즈 프로그램이 틀려 불량 메인 셀들이 리던던시 셀들로 제대로 대체되지 않은 경우 해당 오류를 정확하게 파악할 수 없는 등 리페어 검증을 하기가 어려운 문제점이 있었다.
또한, 종래에는 반전 리던던시 로우 테스트 신호(PRTRB)와 리던던시 칼럼 테스트 신호(PRTC)를 인에이블시켜 메인 셀들과 리던던시 셀들에 대한 테스트를 함께 수행하면 리던던시 셀들의 설계 오류나 테스트 오류 등으로 인해 리던던시 셀 대신 메인 셀이 액세스되는 경우가 종종 발생하는데, 이 경우 리던던시 셀이 액세스되는지 메인 셀이 액세스되는지를 정확하게 분석할 수 없는 문제점이 있었다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 8은 본 발명의 일 실시예에 의한 반도체 메모리 장치의 일부 구성도이다.
본 발명의 일 실시예에 의한 반도체 메모리 장치는 도 8에 도시된 바와 같이 메모리 셀 어레이(10)와, 리페어 확인신호 발생부(110)와, 워드라인 제어부(120)와, 비트라인 제어부(130)를 구비하고 있다.
상기 메모리 셀 어레이(10)는 도 1 및 도 2에 도시된 256M 용량의 메모리 셀 어레이와 동일한 구조를 가진다.
상기 리페어 확인신호 발생부(110)는 소정 로우 어드레스(MRA14B)의 디스에이블에 응답하여 인에이블되는 리페어 확인신호(REPCONF)를 발생시킨다.
상기 워드라인 제어부(120)는 리페어 확인신호(REPCONF)의 인에이블에 응답하여 리페어된 노말 워드라인 및 그와 대체된 리던던시 워드라인이 모두 액세스되지 않도록 하는 각종 제어신호를 발생시켜 워드라인들에 공급한다. 보다 구체적으로, 상기 워드라인 제어부(120)는 리페어 확인신호(REPCONF)가 인에이블되면 리페어된 노말 워드라인 및 그와 대체된 리던던시 워드라인이 모두 액세스되지 않도록 하고, 리페어 확인신호(REPCONF)가 디스에이블되면 종래 기술의 워드라인 제어부(20)와 동일한 기능을 수행한다. 상기한 기능을 수행하기 위하여 워드라인 제어부(120)는 리던던시 로우 인에이블 신호 발생회로와, 블록 선택신호 발생회로와, 리던던시 워드라인 인에이블 신호 발생회로를 구비하고 있다.
상기 워드라인 제어부(120)의 리던던시 로우 인에이블 신호 발생회로는 리페어 로우 어드레스에 응답하여 선택적으로 인에이블되는 리던던시 로우 인에이블 신호들을 발생시킨다. 상기 리던던시 로우 인에이블 신호 발생회로는 종래 기술의 워드라인 제어부(20)에 구비된 리던던시 로우 인에이블 신호 발생회로와 동일한 회로 구성을 가진다.
상기 워드라인 제어부(120)의 블록 선택신호 발생회로는 리던던시 로우 인에이블 신호들과 리페어 확인신호(REPCONF)의 인에이블에 응답하여 선택적으로 디스에이블되어 리페어된 노말 워드라인 및 그와 대체된 리던던시 워드라인이 위치한 블록들의 메모리 셀들이 모두 액세스되지 않도록 하는 블록 선택신호들과 노말 워드라인 인에이블 신호를 발생시키고, 상기 리던던시 로우 인에이블 신호들과 리페어 확인신호(REPCONF)의 인에이블에 응답하여 선택적으로 디스에이블되는 디코더 프리차지 신호들을 발생시킨다. 아울러, 상기 블록 선택신호 발생회로는 리페어 확인신호(REPCONF)가 디스에이블되면 종래 기술의 워드라인 제어부(20)에 구비된 블록 선택신호 발생회로와 동일한 기능을 수행한다.
상기 워드라인 제어부(120)의 리던던시 워드라인 인에이블 신호 발생회로는 반전 리페어 확인신호(REPCONFB)와 디코더 프리차지 신호들의 디스에이블에 응답하여 선택적으로 디스에이블되어 리페어된 노말 워드라인과 대체된 리던던시 워드라인이 액세스되지 않도록 하는 리던던시 워드라인 인에이블 신호들을 발생시킨다. 아울러, 상기 리던던시 워드라인 인에이블 신호 발생회로는 리페어 확인신호(REPCONF)가 디스에이블되면 종래 기술의 워드라인 제어부(20)에 구비된 리던던시 워드라인 인에이블 신호 발생회로와 동일한 기능을 수행한다.
상기 비트라인 제어부(130)는 리페어 확인신호(REPCONF)의 인에이블에 응답하여 리페어 노말 비트라인과 대체된 리던던시 비트라인이 액세스되지 않도록 하는 각종 제어신호를 발생시켜 비트라인들에 공급한다. 보다 구체적으로, 상기 비트라인 제어부(130)는 리페어 확인신호(REPCONF)가 인에이블되면 리페어 노말 비트라인과 대체된 리던던시 비트라인이 액세스되지 않도록 하고, 리페어 확인신호(REPCONF)가 디스에이블되면 종래 기술의 비트라인 제어부(30)와 동일한 기능을 수행한다. 상기한 기능을 수행하기 위하여 비트라인 제어부(130)는 리던던시 칼럼 인에이블 신호 발생회로를 구비하고 있다.
상기 비트라인 제어부(130)의 리던던시 칼럼 인에이블 신호 발생회로는 리페어 칼럼 어드레스와 리페어 확인신호(REPCONF)의 인에이블에 응답하여 선택적으로 디스에이블되어 리페어된 노말 비트라인과 대체된 리던던시 비트라인이 액세스되지 않도록 하는 리던던시 칼럼 인에이블 신호들을 발생시킨다. 아울러, 상기 리던던시 칼럼 인에이블 신호 발생회로는 리페어 확인신호(REPCONF)가 디스에이블되면 종래 기술의 비트라인 제어부(30)에 구비된 리던던시 칼럼 인에이블 신호 발생회로와 동일한 기능을 수행한다.
다음으로 도 9 내지 도 12를 참조하여 리페어 확인신호 발생부(110)와 워드라인 제어부(120)와 비트라인 제어부(130)의 회로 구성을 상세하게 설명한다.
도 9는 도 8에 도시된 리페어 확인신호 발생부의 상세 회로도이다.
상기 리페어 확인신호 발생부(110)는 도 9에 도시된 바와 같이 MRS(Mode Register Set) 타임 세트신호(PMRSPD)가 게이트로 입력되고 로우 어드레스(MRA14B)가 드레인으로 입력되며 노드 ②에 소스가 연결된 NMOS 트랜지스터(N81)와, 상기 MRS 타임 세트신호(PMRSPD)를 반전시키는 인버터(I41)와, 상기 인버터(I41)의 출력이 게이트로 입력되고 로우 어드레스(MRA14B)가 소스로 입력되며 상기 노드 ②에 드레인이 연결된 PMOS 트랜지스터(P81)와, 전원 딜레이 신호(PVCCH)가 게이트로 입력되고 전원에 소스가 연결되며 상기 노드 ②에 드레인이 연결된 PMOS 트랜지스터(P82)와, 상기 노드 ②의 전위를 반전시키는 인버터(I42)와, 상기 인버터(I42)의 출력을 반전시켜 상기 노드 ②에 피드백함으로써 상기 인버터(I42)와 함께 상기 노드 ②의 전위를 래치하는 인버터(I43)와, 상기 인버터(I42)의 출력을 반전시키는 인버터(I44)와, 상기 인버터(I44)의 출력이 드레인으로 입력되고 테스트 모드 세트신호(TMSET)가 게이트로 입력되며 노드 ③에 소스가 연결된 NMOS 트랜지스터(N82)와, 상기 테스트 모드 세트신호(TMSET)를 반전시키는 인버터(I45)와, 상기 인버터(I45)의 출력이 게이트로 입력되고 상기 인버터(I44)의 출력이 드레인으로 입력되며 상기 노드 ③에 소스가 연결된 PMOS 트랜지스터(P83)와, 상기 노드 ③의 전위를 반전시키는 인버터(I46)와, 상기 인버터(I46)의 출력을 반전시켜 상기 노드 ③에 피드백함으로써 상기 인버터(I46)와 함께 상기 노드 ③의 전위를 래치하는 인버터(I47)와, 상기 인버터(I46)의 출력을 반전시키는 인버터(I48)와, 상기 인버터(I48)의 출력을 반전시켜 리페어 확인신호(REPCONF)를 발생시키는 인버터(I49)를 구비하고 있다.
상기에서 MRS 타임 세트신호(PMRSPD)와 테스트 모드 세트신호(TMSET)는 테스트 모드 세팅시 인에이블되는 신호들이고, 전원 딜레이 신호(PVCCH)는 전원 인가시 인에이블되는 신호이다.
상기와 같이 구성된 리페어 확인신호 발생부(110)는 테스트 모드 세팅시 MRS 타임 세트신호(PMRSPD)와 테스트 모드 세트신호(TMSET)가 인에이블된 상태에서 로우 어드레스(MRA14B)가 디스에이블되면 2개의 인버터들(I42, I43)에 의해 노드 ②의 전위가 "로우" 레벨로 래치되고, 2개의 인버터들(I46, I47)에 의해 노드 ③의 전위 역시 "로우" 레벨로 래치된다. 그 결과, 인버터(I49)의 출력에 해당되는 리페어 확인신호(REPCONF)는 "하이" 레벨이 된다. 반면, MRS 타임 세트신호(PMRSPD)와 테스트 모드 세트신호(TMSET)가 인에이블된 상태에서 로우 어드레스(MRA14B)가 계속 "하이" 레벨로 입력되면 노드 ②와 노드 ③의 전위가 "하이" 레벨로 래치되므로 리페어 확인신호(REPCONF)도 계속 "로우" 레벨로 유지된다.
도 1O은 도 8에 도시된 워드라인 제어부에 구비된 블록 선택신호 발생회로의 일부 회로도이다. 상기 블록 선택신호 발생회로는 동일한 뱅크에 포함된 16개의 블록들 각각에 대응되는 블록 선택신호들(PBLS1∼PBLS16)과 디코더 프리차지 신호들(PDPX1∼PDPX16)과 노말 워드라인 인에이블 신호(PNWR)를 발생시키는 회로로서, 도 10에는 일례로 i번째 블록에 대응되는 블록 선택신호(PBLSi)와 디코더 프리차지 신호(PDPXi)를 발생시키는 회로를 도시하였다.
상기 도 10에 도시된 회로는 반전 리던던시 로우 테스트 신호(PRTRB)와 노드 ①의 전위를 반전 논리곱 연산하는 NAND 게이트(NAND11)와, 상기 NAND 게이트(NAND11)의 출력과 반전 웨이퍼 번인 인에이블 신호(PWBEB)를 논리곱 연산하는 AND 게이트(AND11)와, 4개의 로우 어드레스들(DRA910, DRA1112)을 반전 논리곱 연산하는 NAND 게이트(NAND12)와, 상기 AND 게이트(AND11)의 출력과 NAND 게이트(NAND12)의 출력을 반전 논리합 연산하여 노말 워드라인 인에이블 신호(PNWR)를 발생시키는 NOR 게이트와(NOR11), 상기 NAND 게이트(NAND12)의 출력을 반전시키는 인버터(I11)와, 상기 인버터(I11)의 출력을 반전시키는 인버터(I12)와, 상기 노드 ①의 전위를 반전시키는 인버터(I13)와, 상기 2개 인버터들(I12, I13)의 출력을 반전 논리합 연산하는 NOR 게이트(NOR12)와, 2개 리던던시 로우 인에이블 신호들(PRENi[0], PRENi[1])이 하나씩 게이트로 입력되고 상기 노드 ①과 접지 사이에 드레인과 소스가 각각 연결된 2개의 NMOS 트랜지스터들(N31, N32)과, 2개 리던던시 로우 인에이블 신호들(PRENi[0], PRENi[1])을 반전 논리합 연산하는 NOR 게이트(NOR13)와, 상기 NOR 게이트(NOR13)의 출력과 리페어 확인신호(REPCONF)를 반전 논리합 연산하는 NOR 게이트(NOR15')와, 상기 2개 NOR 게이트들(NOR12, NOR15')의 출력을 반전 논리합 연산하는 NOR 게이트(NOR14')와, 상기 NOR 게이트(NOR14')의 출력을 반전시켜 블록 선택신호(PBLSi)를 발생시키는 인버터(I15')와, 상기 NOR 게이트(NOR15')의 출력을 반전시키는 인버터(I14')와, 상기 NAND 게이트(NAND12)의 출력과 인버터(I13)의 출력을 논리합 연산하는 OR 게이트(OR11)와, 상기 인버터(I14')의 출력과 OR 게이트(OR11)의 출력을 반전 논리곱 연산하여 디코더 프리차지 신호(PDPXi)를 발생시키는 NAND 게이트(NAND13')와, 상기 NAND 게이트(NAND13')의 출력을 반전시켜 반전 디코더 프리차지 신호(PDPXiB)를 발생시키는 인버터(I16')로 구성되어 있다.
상기에서 노드 ①에는 메인 셀의 액세스시 "하이" 레벨이 되는 리던던시 로우 인에이블 신호(PRREBL)가 인가되고 있다. 또한, 상기 반전 리던던시 로우 테스트 신호(PRTRB)는 리던던시 로우 테스트 모드시 "로우" 레벨이 되는 신호이고, 반전 웨이퍼 번인 인에이블 신호(PWBEB)는 웨이퍼 번인 테스트 모드시 "로우" 레벨이 되는 신호이다.
상기와 같이 구성된 회로는 리페어 확인신호(REPCONF)가 인에이블되면 NOR 게이트(NOR15')의 출력이 "로우" 레벨이 되어 NOR 게이트(NOR14')의 1개 입력이 "로우" 레벨이 되고, NAND 게이트(NAND13')의 1개 입력이 "하이" 레벨이 된다. 그 상태에서 2개의 리던던시 로우 인에이블 신호들(PRENi[0], PRENi[1]) 중 하나가 인에이블되면 2개의 NMOS 트랜지스터들(N31, N32) 중 하나가 온되어 노드 ①의 전위는 "로우" 레벨이 되고, 인버터(I13)의 출력은 "하이" 레벨이 된다. 또한, i번째 블록이 선택되는 경우 로우 어드레스(DRA910, DRA1112)는 모두 "하이" 레벨로 입력되어 NAND 게이트(NAND12)의 출력은 "로우" 레벨이 되므로 NOR 게이트(NOR12)의 출력은 "로우" 레벨이 된다. 따라서, NOR 게이트(NOR14')의 출력은 "하이" 레벨이 되고 인버터(I15')의 출력에 해당되는 블록 선택신호(PBLSi)는 디스에이블된다. 아울러, OR 게이트(OR11)의 출력은 "하이" 레벨이 되어 NAND 게이트(NAND13')의 출력에 해당되는 디코더 프리차지 신호(PDPXi)는 "로우" 레벨이 되고, 인버터(I16')의 출력에 해당되는 반전 디코더 프리차지 신호(PDPXiB)는 "하이" 레벨이 된다. 아울러, 노말 워드라인 인에이블 신호(PNWR)를 발생시키는 회로 구성은 도 5에 도시된 종래 기술의 회로 구성과 동일하므로 소정 리던던시 워드라인의 선택시 노말 워드라인 인에이블 신호(PNWR)는 "로우" 레벨이 되어 전체 노말 워드라인들이 액세스되지 않도록 한다.
도 11은 도 8에 도시된 워드라인 제어부에 구비된 리던던시 워드라인 인에이블 신호 발생회로의 일부 회로도이다. 상기 리던던시 워드라인 인에이블 신호 발생회로는 동일한 뱅크에 위치한 32개의 리던던시 워드라인들(도 2에 도시된 SR1[0], SR1[1] ∼ SR16[0], SR16[1])에 대응되는 리던던시 워드라인 인에이블 신호들(PSWE1∼PSWE16)을 발생시키는 회로로서, 도 11에는 일례로 i번째 블록에 위치한 리던던시 워드라인에 대응되는 리던던시 워드라인 인에이블 신호(PSWEi)를 발생시키는 회로를 도시하였다.
상기 도 11에 도시된 회로는 도 6에 도시된 종래 기술의 회로 구성에서 NMOS 트랜지스터(N41)의 소스와 접지 사이에 드레인과 소스가 연결되고 반전 리페어 확인신호(REPCONFB)가 게이트로 입력되는 NMOS 트랜지스터(N42)를 더 포함한 구성을 가진다.
상기와 같이 구성된 회로는 반전 리페어 확인신호(REPCONFB)와 디코더 프리차지 신호(PDPXi)가 모두 "로우" 레벨로 입력되면 2개의 PMOS 트랜지스터들(P41, P42)은 온되고 NMOS 트랜지스터(N42)는 오프되므로, i번째 블록에 위치한 2개의 리던던시 워드라인들 중 첫 번째 리던던시 워드라인에 대응되는 리던던시 로우 인에이블 신호(PRENi[0])가 "하이" 레벨이 되어 NMOS 트랜지스터(N41)가 온되어도 인버터(I21)의 출력에 해당되는 리던던시 워드라인 인에이블 신호(PSWEi)는 디스에이블되고 결국 i번째 블록에 위치한 리던던시 워드라인은 액세스되지 않는다.
도 12는 도 8에 도시된 비트라인 제어부에 구비된 리던던시 칼럼 인에이블 신호 발생회로의 일부 회로도이다. 상기 리던던시 칼럼 인에이블 신호 발생회로는 동일한 뱅크에 위치한 8개의 리던던시 비트라인(도 2에 도시된 SC1∼SC8)에 각각 대응되는 리던던시 칼럼 인에이블 신호들(CREN1∼CREN8)을 발생시키는 회로로서, 도 12에는 일례로 j번째 리던던시 비트라인에 대응되는 리던던시 칼럼 인에이블 신호(CRENj)를 발생시키는 회로를 도시하였다.
상기 도 12에 도시된 회로는 도 7에 도시된 종래 기술의 회로 구성에서 인버터(I34)가 제거되는 대신 그 위치에 NOR 게이트(NOR33)가 연결되고, 종래 인버터(I34)의 입력과 함께 리페어 확인신호(REPCONF)가 NOR 게이트(NOR33)에 입력되는 구성을 가진다.
상기와 같이 구성된 회로는 20개의 퓨즈들(F51∼F70) 중 리페어 칼럼 어드레스에 대응되는 퓨즈만 남기고 나머지 퓨즈들을 커팅하면 이후 리페어 칼럼 어드레스들(CA0B, CA0 ∼ CA9B, CA9)이 입력될 때 종래 기술에서 설명된 바와 같이 NOR 게이트(NOR33)에 종래 인버터(도 7에 도시된 I34)의 입력 즉, 접지 전위("로우" 레벨)가 인가된다. 이때, NOR 게이트(NOR33)에 리페어 확인신호(REPCONF)가 "하이" 레벨로 입력되는 경우 리던던시 칼럼 인에이블 신호(CRENj)는 "로우" 레벨이 되고 결국 j번째 리던던시 비트라인의 액세스가 방지된다.
상기와 같이 구성된 본 발명의 일 실시예에 의한 반도체 메모리 장치의 테스트 방법은 다음과 같다.
먼저, 메모리 테스터(도면상 도시되지 않음)가 리페어 공정 후 반도체 메모리 장치에 입력되는 로우 어드레스(MRA14B)를 디스에이블시키면 리페어 확인신호(REPCONF)가 인에이블된다. 상기 리페어 확인신호(REPCONF)를 인에이블시킨 후 메모리 테스터는 반도체 메모리 장치에 테스트 패턴(메인 셀들에 기입할 데이터와 어드레스와 각종 제어신호)을 공급한다. 상기 반도체 메모리 장치는 메모리 테스터로부터 공급받은 테스트 패턴에 따라 전체 메인 셀들에 데이터를 기입하고 독출하는 동작을 수행한다. 이때, 상기 반도체 메모리 장치는 리페어된 메인 셀에 기입될 데이터를 해당 메인 셀과 대체된 리던던시 셀에 대신 기입하기 위하여 리던던시 셀을 액세스해야 하는데, 리페어 확인신호(REPCONF)가 "하이" 레벨이므로 리던던시 셀을 액세스하지 않는다. 따라서, 리페어된 메인 셀들에 대해서는 데이터의 기입과 독출이 제대로 수행되지 않는다.
그 후, 메모리 테스터는 반도체 메모리 장치에서 독출되는 데이터와 반도체 메모리 장치에 공급한 테스트 패턴의 데이터를 비교하여 불량 메인 셀들을 검출하고, 상기 불량 메인 셀들의 각 어드레스들을 실제 메모리 셀 배열에 맞추어 오류 비트 맵 형식으로 디스플레이한다. 이때, 반도체 메모리 장치의 리페어된 메인 셀들은 모두 불량 메인 셀로 검출되므로 오류 비트 맵 상에는 리페어된 메인 셀들에 대한 로우 어드레스 또는 칼럼 어드레스가 로우성 오류 또는 칼럼성 오류로 표시된다. 따라서, 상기 오류 비트 맵 상에 로우성 또는 칼럼성으로 표시된 오류 어드레스들을 실제 리페어하고자 한 불량 메인 셀들의 워드라인 또는 비트라인의 어드레스들과 비교해 보면 리페어가 정확하게 이루어졌는가를 용이하게 검증할 수 있다.
예를 들어, 리페어 로우 어드레스는 "10"인데 오류 비트 맵 상에는 어드레스 "1034"의 위치에 로우성 오류가 표시된 경우 다음 표 1에 나타낸 어드레스 "10"에 해당하는 퓨즈의 좌표와 표 2에 나타낸 어드레스 "1034"에 해당하는 퓨즈의 좌표를 비교해 보면 DRA1112[0]의 퓨즈 좌표가 DRA1112[2]로 잘못 세팅되어 있음을 쉽게 찾을 수 있다. 따라서, 이러한 방법으로 리페어 검증을 수행하면 설계적인 문제나 리페어 프로그램의 문제를 쉽고 빠르게 찾을 수 있다.
DRA1211[0] DRA109[0] DRA87[0] DRA65[1] DRA432[2]
0 0 0 0 0 0 0 1 0 1 0
DRA1211[2] DRA109[0] DRA87[0] DRA65[1] DRA432[2]
1 0 0 0 0 0 0 1 0 1 0
또한, 리페어 확인신호(REPCONF)를 인에이블시킨 후 리페어된 웨이퍼 또는 패키지 상태의 반도체 메모리 장치에 대해 테스트를 진행하여 오류 비트 맵을 형성하면 오류 비트 맵 상에 리페어된 메모리 셀들 전체에 대한 로우성 또는 칼럼성 오류가 표시된다. 따라서, 이러한 방법을 이용하면 웨이퍼 또는 패키지 상태에서 리페어된 메모리 셀들의 로우 및 칼럼 어드레스를 쉽게 확인할 수 있다.
아울러, 리페어 확인신호(REPCONF)를 인에이블시킨 후 반전 리던던시 로우 테스트 신호(PRTRB)와 리던던시 칼럼 테스트 신호(PRTC)를 인에이블시켜 메인 셀들과 리던던시 셀들에 대한 테스트를 함께 진행하면 모든 리던던시 셀들이 액세스되지 않아 결국 오류 비트 맵 상에는 모든 리던던시 셀들의 로우 및 칼럼 어드레스에 해당되는 위치에 로우성 및 칼럼성 오류가 표시되게 된다. 하지만, 설계 오류 또는 테스트 오류로 인해 리던던시 셀 대신 메인 셀이 액세스되는 경우 오류 비트 맵 상에는 메인 셀들이 대신 액세스된 리던던시 셀들에 대한 로우성 및 칼럼성 오류는 표시되지 않는다. 따라서, 리던던시 셀들의 로우 및 칼럼 어드레스와 오류 비트 맵 상에 표시된 로우성 및 칼럼성 오류 어드레스를 비교해 보면 리던던시 셀이 액세스되는지 메인 셀이 액세스되는지를 정확하게 분석할 수 있으므로 리던던시 셀들이 정상인가를 쉽게 검증할 수 있다.
이와 같이 본 발명은 반도체 메모리 장치의 리페어 후 리페어된 메인 셀들이 리던던시 셀들과 정확하게 대체되었는가를 용이하게 검증할 수 있고, 리던던시 셀들이 정상인가를 쉽게 검증할 수 있으며, 리페어된 웨이퍼 또는 패키지 상태에서 리페어된 메인 셀들의 로우 및 칼럼 어드레스를 확인할 수 있어 특성 분석이 용이해지는 효과가 있다.

Claims (5)

  1. 복수개의 노말 워드라인들 및 리던던시 워드라인들과;
    복수개의 노말 비트라인들 및 리던던시 비트라인들과;
    상기 워드라인들 및 비트라인들 사이에 연결되어 데이터를 저장하는 복수개의 메모리 셀들로 구성되고, 상기 메모리 셀들이 복수개의 블록들로 구분된 메모리 셀 어레이와;
    소정 로우 어드레스에 응답하여 인에이블되는 리페어 확인신호를 발생시키는 리페어 확인신호 발생부와;
    상기 리페어 확인신호의 인에이블에 응답하여 리페어된 노말 워드라인 및 그와 대체된 리던던시 워드라인이 모두 액세스되지 않도록 하는 각종 제어신호를 발생시켜 상기 워드라인들에 공급하는 워드라인 제어부와;
    상기 리페어 확인신호의 인에이블에 응답하여 리페어된 노말 비트라인과 대체된 리던던시 비트라인이 액세스되지 않도록 하는 각종 제어신호를 발생시켜 상기 비트라인들에 공급하는 비트라인 제어부를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 워드라인 제어부는
    상기 리페어된 노말 워드라인의 로우 어드레스에 응답하여 선택적으로 인에이블되는 리던던시 로우 인에이블 신호들을 발생시키는 리던던시 로우 인에이블 신호 발생회로와;
    상기 리던던시 로우 인에이블 신호들과 상기 리페어 확인신호의 인에이블에 응답하여 선택적으로 디스에이블되어 상기 리페어된 노말 워드라인 및 그와 대체된 리던던시 워드라인이 위치한 블록들의 메모리 셀들이 모두 액세스되지 않도록 하는 블록 선택신호들과 노말 워드라인 인에이블 신호를 발생시키고, 상기 리던던시 로우 인에이블 신호들과 상기 리페어 확인신호의 인에이블에 응답하여 선택적으로 디스에이블되는 디코더 프리차지 신호들을 발생시키는 블록 선택신호 발생회로와;
    상기 리페어 확인신호의 인에이블과 상기 디코더 프리차지 신호들의 디스에이블에 응답하여 선택적으로 디스에이블되어 상기 리페어된 노말 워드라인과 대체된 리던던시 워드라인이 액세스되지 않도록 하는 리던던시 워드라인 인에이블 신호들을 발생시키는 리던던시 워드라인 인에이블 신호 발생회로를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 비트라인 제어부는
    상기 리페어된 노말 비트라인의 칼럼 어드레스와 상기 리페어 확인신호의 인에이블에 응답하여 선택적으로 디스에이블되어 상기 리페어된 노말 비트라인과 대체된 리던던시 비트라인이 액세스되지 않도록 하는 리던던시 칼럼 인에이블 신호들을 발생시키는 리던던시 칼럼 인에이블 신호 발생회로를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  4. 반도체 메모리 장치의 전체 메인 셀들을 테스트하여 불량 메인 셀들을 검출하는 단계와,
    상기 불량 메인 셀들을 워드라인이나 비트라인 단위로 리던던시 셀들과 대체하여 리페어하는 단계와,
    상기 불량 메인 셀들과 대체된 리던던시 셀들이 액세스되지 않도록 한 상태에서 전체 메인 셀들을 테스트하여 불량 메인 셀들을 검출하는 단계와,
    상기 불량 메인 셀들의 각 어드레스들을 실제 메모리 셀 배열에 맞추어 오류 비트 맵 형식으로 디스플레이하는 단계와,
    상기 오류 비트 맵 상에 로우성 또는 칼럼성으로 표시된 오류 어드레스들을 실제 리페어하고자 한 불량 메인 셀들의 워드라인 또는 비트라인의 어드레스들과 비교하여 리페어가 정확하게 이루어졌는가를 검증하는 단계를 구비한 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  5. 제 4 항에 있어서,
    상기 반도체 메모리 장치의 전체 리던던시 셀들이 액세스되지 않도록 한 상태에서 메인 셀들과 리던던시 셀들을 함께 테스트하여 불량 메모리 셀들을 검출하는 단계와,
    상기 불량 메모리 셀들의 각 어드레스들을 실제 메모리 셀 배열에 맞추어 오류 비트 맵 형식으로 디스플레이하는 단계와,
    상기 오류 비트 맵 상에 표시된 오류 어드레스들을 상기 리던던시 셀들의 어드레스들과 비교하여 상기 리던던시 셀들이 정상인가를 검증하는 단계를 더 구비한 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
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KR100924579B1 (ko) * 2007-06-21 2009-11-02 삼성전자주식회사 리던던시 메모리 셀 억세스 회로, 이를 포함하는 반도체메모리 장치, 및 반도체 메모리 장치의 테스트 방법
KR100942971B1 (ko) * 2008-04-30 2010-02-17 주식회사 하이닉스반도체 반도체 메모리 장치의 리페어 어드레스 모니터링 회로

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