KR100610015B1 - 오픈 비트라인 셀 구조의 번인 테스트 스킴을 갖는 메모리장치 및 그 방법 - Google Patents

오픈 비트라인 셀 구조의 번인 테스트 스킴을 갖는 메모리장치 및 그 방법 Download PDF

Info

Publication number
KR100610015B1
KR100610015B1 KR1020040072406A KR20040072406A KR100610015B1 KR 100610015 B1 KR100610015 B1 KR 100610015B1 KR 1020040072406 A KR1020040072406 A KR 1020040072406A KR 20040072406 A KR20040072406 A KR 20040072406A KR 100610015 B1 KR100610015 B1 KR 100610015B1
Authority
KR
South Korea
Prior art keywords
burn
bit line
voltage
block
memory
Prior art date
Application number
KR1020040072406A
Other languages
English (en)
Other versions
KR20060023632A (ko
Inventor
박기원
문병식
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040072406A priority Critical patent/KR100610015B1/ko
Priority to US11/223,321 priority patent/US7245542B2/en
Publication of KR20060023632A publication Critical patent/KR20060023632A/ko
Application granted granted Critical
Publication of KR100610015B1 publication Critical patent/KR100610015B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12005—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1204—Bit line control

Abstract

오픈 비트라인 셀 구조의 번인 테스트 스킴을 갖는 메모리 장치 및 그 테스트 방법이 개시된다. 본 발명에 의한 메모리 장치는 제1,2 입력 단자를 갖는 센스앰프; 상기 센스앰프의 제1 입력단자와 연결되며 제1 방향으로 연장된 비트라인; 상기 센스앰프의 제2 입력단자와 연결되며 제2 방향으로 연장된 반전 비트라인; 및 프리차아지 동작 모드에서는 상기 비트라인과 상기 반전비트라인에 서로 동일한 전압을 인가하고, 번인 테스트 동작 모드에서는 상기 비트라인과 상기 반전비트라인에 서로 다른 레벨의 전압을 인가하는 전압 인가 수단을 구비한다. 본 발명과 같은 오픈 비트라인 셀 구조의 번인 스킴을 이용해 웨이퍼 번인 테스트를 수행함으로써 메모리 셀 및 비트라인들간의 불량등을 효과적으로 스크린 할 수 있다.

Description

오픈 비트라인 셀 구조의 번인 테스트 스킴을 갖는 메모리 장치 및 그 방법{Circuits for burn-in test in memory device having open bit-line cell structure and method thereof}
도1은 일반적인 접힌 비트 라인 셀 구조의 메모리 장치를 나타낸다.
도2는 일반적인 오픈 비트 라인 셀 구조의 메모리 장치를 나타낸다
도3은 본 발명의 일시예의 웨이퍼 번인 테스트 회로를 나타낸다.
도4는 본 발명의 다른 일 실시예의 웨이퍼 번인 테스트 스킴을 갖는 메모리 장치를 나타낸다.
도5는 도4에 따른 번인 블락 제어부의 상세 회로도이다.
도6은 도4에 따른 블록 디코더의 상세 회로도이다.
도7은 도4에 따른 번인 워드라인 제어부의 상세 회로도이다.
도8은 도4에 따른 내부 어드레스 발생부의 상세 회로도이다.
도9는 도4에 따른 워드라인 드라이버의 회로도이다.
본 발명은 번인 테스트 장치 및 그 방법에 관한 것으로, 특히 오픈 비트라인 셀 구조의 웨이퍼 번인 테스트 스킴을 갖는 메모리 장치 및 그 테스트 방법에 관한 것이다.
최근 반도체 메모리 장치의 불량 셀 스크린(weak cell screen) 방법으로써 웨이퍼 상태에서 진행하는 웨이퍼 번-인(이하 WBI이라 한다.) 테스트방법이 많이 사용된다. 일반적으로, WBI 테스트 방법은 높은 온도 조건에서 높은 동작 전압을 인가한 상태에서 진행한다. 또한 테스트 시간을 단축하기 위해 메모리 블록마다 다수개의 워드라인을 동시에 활성화 시켜 복수개의 메모리 셀에 데이터를 기입 하고 일정 시간 후에 데이터 센싱 동작을 수행한다. 이러한 방법으로 메모리 셀에 스트레스를 가하여 불량 셀을 스크린 한다.
도1은 일반적인 접힌(Folded) 비트라인 셀 구조를 나타낸다.
종래의 WBI 테스트의 기입 동작은 메모리 블록들(110,120)내의 워드 라인들중 홀수번째(WL0,WL2) 또는 짝수번째(WL1,WL3) 워드 라인들을 동시에 활성화 하는 것으로 시작된다. 그 후 외부 패드로 원하는 전압을 인가하여 전압 등화 수단(140)을 통해 인가된 전압(VBL)을 메모리 블록들의 셀에 동시에 기입 한다.
또한 WBI 테스트의 센싱 동작은 상기 기입 동작이 끝난 후 메모리 블록내의 모든 워드라인들을 동시에 활성화 한 후 센싱 인에이블 신호(PSE)를 센스앰프(130)에 인가한다. 상기 센스 앰프는 비트라인쌍들의 전압차를 증폭하여 센싱 동작을 실행하여 비트 라인쌍들의 브릿지등의 불량을 스크린 한다. 상기 WBI 테스트에 관한 내용은 국내 특허번호 281900과 미국 특허번호 6,259,638에 개시되어 있다.
도2는 일반적인 오픈 비트라인 셀 구조를 갖는 메모리 장치를 나타내는 것으로, 센스 앰프(230)의 양쪽 방향으로 각각 비트라인(BL)과 반전 비트라인(/BL)이 확장되어 있고, 상기 비트 라인들과 워드 라인들이 교차하는 영역에 메모리 셀이 형성된다.
도2의 메모리 장치의 WBI의 기입 방법을 도1의 접힌 비트라인구조와 동일하게 수행한다면, 예를 들면 메모리 블록(210,220) 내의 홀수번째(WL0,WL2) 워드라인을 동시에 활성화 한 후 전압 등화 수단(240)을 이용하여 외부에서 인가되는 전압(VBL)을 메모리 셀에 기입하면, 비트라인과 반전비트라인을 통해 홀수번째(WL0,WL2) 워드라인에 연결된 메모리 셀들에는 항상 동일한 전압(데이터)만 기입 된다.
상기 기입 동작 후 WBI 센싱 동작을 실행하기 위해 모든 워드라인을 활성화 시킨 후 센싱 인에이블 신호(PSE)를 인가하면 메모리 셀에 동일한 전압(데이터)이 기입되었기 때문에 비트라인과 반전 비트라인에 전압차가 발생되지 않아 센싱 동작이 진행되지 않는 문제점이 발생 한다. 즉, 센싱 동작이 수행되지 않음으로 인해 비트라인들의 브릿지등의 결함을 제대로 스크린 할 수 없는 문제점이 발생한다.
본 발명의 목적은 오픈 비트라인 셀 구조의 웨이퍼 번인 스킴을 갖는 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 상기와 같은 메모리 장치의 번인 테스트 방법을 제공함에 있다.
본 발명의 또 다른 목적은 오픈 비트라인 셀 구조를 갖는 메모리 장치에서도 접힌 비트라인 셀 구조를 갖는 메모리 장치에서 수행되는 웨이퍼 번인 센싱 동작을 수행할 수 있는 방법 및 그에 따른 메모리 장치를 제공함에 있다.
상기 기술적 과제를 해결하기위한 본 발명에 따른 반도체 장치는 두개의 입력 단자를 갖는 센스앰프, 상기 센스앰프의 하나의 입력단자와 연결되며 한쪽 방향으로 확장된 비트라인, 상기 센스앰프의 다른 하나의 입력단자와 연결되며 다른 한쪽 방향으로 확장된 반전 비트라인, 프리차지 동작 신호에 응답해서 상기 비트라인과 상기 반전 비트라인에 동일한 전압을 인가하고, 번인 테스트 동작 신호에 응답해서 상기 비트라인과 상기 반전 비트라인에 각각 다른 전압을 인가하는 전압인가 수단을 포함하는 것을 특징으로 한다.
상기 기술적 과제를 해결하기위한 본 발명에 따른 다른 메모리 장치는 오픈 비트 라인 구조의 셀로 구성된 제1, 제2 메모리 블록들, 번인 신호와 해당 메모리 블록 어드레스에 응답해서 해당 메모리 블록의 제1 또는 제2 번인 블록 인에이블 신호를 출력하는 웨이퍼 번인 블록 선택 제어부, 상기 번인 신호와 외부 어드레스에 응답해서 내부 로우 어드레스를 출력하는 내부 어드레스 발생부, 상기 내부 로우 어드레스와 상기 해당 메모리 블록의 번인 블록 인에이블 신호에 응답해서 해당 메모리 블록의 워드라인을 인에이블 시키는 로우 디코더를 구비하는 것을 특징으로 한다.
상기 다른 기술적 과제를 해결하기 위한 본 발명에 따른 메모리 장치의 웨이퍼 번인 테스트 방법은 번인 신호를 인가하는 단계,메모리 블록 어드레스와 워드라인 선택 어드레스를 인가 하는 단계,상기 번인 신호와 상기 메모리 블록 어드레스에 응답해서 번인 블록 인에이블 신호를 발생하는 단계, 상기 번인 신호와 상기 어드레스에 응답해서 내부 어드레스를 생성하는 단계, 상기 번인 블록 인에이블 신호와 상기 내부 어드레스에 응답해서 해당 메모리 블록의 워드라인을 구동하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명한다.
도3은 본 발명의 일 실시 예에 따른 번인 테스트 회로를 나타낸다. 도3을 참조하면, 도2와 비교해서 전압 인가수단(340)을 제외하고는 동일하다. 전압 인가 수단은 외부 전원 연결단자(VBL), 트랜지스터들(N10,N11,N12,N13)과 인버터들(I1,I2)로 구성된다.
트랜지스터(N10)의 제1단자는 비트라인(BL_0), 제2단자는 전압 인가단자(VBL)에, 게이트는 등화 제어신호(PEQ)에 연결된다. 트랜지스터(N11)의 제1단자는 N10의 제2단자 및 전압 인가단자에 공통으로 연결되고 제2단자는 N12의 제1단자 및 게이트는 웨이퍼 번인 인에이블(PWBE)의 반전신호와 연결된다. 트랜지스터(N12)의 제1단자는 N11의 제2단자, 제2단자는 반전비트라인에 게이트는 등화제어신호(PEQ) 에 연결된다. 트랜지스터(N13))의 제1단자는 전압인가단자, 제2단자는 인버터(I1)에 게이트는 웨이퍼 번인 인에이블(PWBE) 신호와 연결된다. 인버터(I1)의 출력은 반전 비트라인(/BL_0)과 연결된다.
도3의 웨이퍼 번인 테스트 회로의 동작을 살펴본다.
정상 동작시에는 웨이퍼 번인 인에이블신호(PWBE)는 로직 로우이고 등화 제어신호(PEQ)는 메모리 장치의 프리차지 동작구간에 로직 하이이다. 상기 PEQ신호에 의해 트랜지스터(N10)는 턴온 되어 전압인가단자(VBL)에 인가된 전압을 비트라인에 전달한다. 트랜지스터(N11)는 상기 PWBE의 반전 신호에 의해 턴온 되고 트랜지스터(N12)는 상기 PEQ신호에 의해 턴온되어 상기 전압인가단자(VBL)에 인가된 전압을 반전 비트라인에 전달한다. 상기 전압인가단자에 인가되는 전압은 통상적으로 동작전압의 1/2정도의 전압크기를 갖는다.
한편 WBI 테스트의 기입 동작시에는 상기 PWBE는 로직 하이가 되고 등화 제어신호(PEQ)도 하이가 된다. 이 경우에 상기 트랜지스터(N10)는 PEQ신호 의 로직 하이에 의해 턴온되어 비트라인에 전압인가단자의 전압을 전달하나, 트랜지스터(N11)는 PWBE의 반전 신호 로직 로우에 의해 턴오프 되므로 반전 비트라인에는 인가전압이 전달되지 않는다. 트랜지스터(N13)는 PWBE 로직 하이에 의해 턴온 되어 인버터(I1)를 통해 상기 전압인가 단자의 전압의 반전된 전압을 반전 비트라인에 전달하게 된다. 웨이퍼 번인 테스트시 상기 전압인가단자로 인가되는 전압은 메모리 셀에 기입하고자 하는 데이터에 따라 동작전압 또는 접지전압이다.
즉, 오픈 비트라인 셀구조의 메모리 장치의 웨이퍼 번인 테스트시에 비트라 인과 연결된 메모리 셀과 반전 비트라인에 연결된 메모리 셀에 개별적으로 각각 다른 전압을 인가할 수 있어 웨이퍼 번인 센싱 작업이 가능해 진다.
도4는 본 발명의 다른 일시예의 웨이퍼 번인 스킴을 갖는 반도체 메모리 장치를 나타낸다.
도4를 참조하면, 본 발명의 웨이퍼 번인 스킴을 갖는 메모리장치는, 메모리 블록들(홀수/짝수 block, 410,420), 센스엠프 및 등화 수단들(430), 웨이퍼 번인 블록 선택 수단(440), 내부 어드레스 발생기(450), 워드라인 드라이버(412)들을 구비한다.
상기 메모리 블록들(410,420)은 오픈 비트라인 셀 구조를 가지며 홀수 또는 짝수 블록의 다수개의 메모리 블록들을 포함한다.
상기 센스앰프 및 등화 수단들(430)은 도2에서 도시된 것과 동일한 구조를 갖는다.
상기 웨이퍼 번인 블록 선택수단(440)은 번인 블록 제어부(441)와 블록 디코더(442)를 포함한다. 상기 번인 블록 제어부(441)는 웨이퍼 번인 인에이블 신호(PWBE)와 메모리 블록 어드레스들(BADD0,BADD1)에 응답하여 블록 제어 신호(PWBE_E,PWBE_O)들을 발생한다. 상기 블록 디코더(442)는 상기 블록 어드레스(BADD0)와 상기 블록 제어 신호(PWBE_E,PWBE_O)에 응답해서 블록 워드라인 인에이블 신호(BWLE_E,BLWE_O)들을 발생한다.
상기 내부 어드레스 발생기(450)는 번인 어드레스 제어부(451)와 로우 어드레스 디코더(452)를 포함한다. 상기 번인 어드레스 제어부(451)는 웨이퍼 번인 인 에이블 신호(PWBE)와 외부 어드레스들(A0~A3)에 응답해서 번인 어드레스(PWBE0~3)들을 생성한다. 상기 로우 어드레스 디코더(452)는 상기 웨이퍼 번인 인에이블 신호(PWBE)와 번인 어드레스(PWBE0~3)에 응답해서 내부 로우 어드레스(DRA_WL0~3)를 발생한다.
상기 워드라인 드라이버(412)는 상기 해당 메모리 블록의 블록 워드라인 인에이블 신호(BWLE_O,BWLE_E)와 상기 내부 로우 어드레스(DRA_WL0~3)에 응답해서 해당 워드라인을 활성화 한다.
도5와 도3에 도시된 번인 블록 제어부의 상세 회로도이다.
도5를 참조하면, 상기 번인 블록 제어부는 낸드게이트(ND1~6)들과 인버터(IN1~5)들을 포함하며, 도면에서와 같은 결선구조로 되어 있다. 웨이퍼 번인시에는 PWBE가 로직 하이로 되고 BADD0의 로직 상태에 따라 PWBE_O 또는 PWBE_E을 활성화 시킨다. 즉, 홀수 메모리 블록의 워드라인을 활성화 하기위해서는 PWBE가 로직 하이이고 BADD0가 로직 하이(ODD 블록 어드레스)이면 홀수 메모리 블록의 워드라인을 활성화하기위해 PWBE_O가 로직 하이로 인에이블 된다. 또한 PWBE가 로직 하이이고 BADD1이 로직 하이인 경우는 PWVE_O와 PWBE_E 모두 로직 하이로 인에이블 되어 모든 메모리 블락의 워드라인이 활성화 될 수 있도록 한다.
도6은 도3의 블록 디코더(442)를 나타낸 것으로 트랜스 미션 수단(PG1~3)과 래치들(L1,L2)과 인버터들(IN1~IN6)로 구성된다. 상기 블록 디코더는 메모리 장치의 정상동작 시에는 블록 디코더 인에이블(BDRAE)가 로직 하이로 되어 메모리 블록 어드레스(BADD0)를 입력받지만, 웨이퍼 번인 테스트 시에는 상기 DRAE가 로직 로우 로 되어 정상 어드레스는 차단되고 PWBE 신호에 응답해서 상기 블록 제어 신호(PWBE_E,PWBE_O)를 블록 워드라인 인에이블 신호(BWLE_E,BLWE_O)로서 발생한다.
도7은 도3의 번인 어드레스 제어부를 나타낸 것으로 낸드게이트들(ND1-ND4)와 인버터들(INV1-INV4)로 구성된다. 상기 번인 어드레스 제어부는 각각 웨이퍼 번인 인에이블(PWBE) 신호와 외부 어드레스들(A0~3)을 논리곱하여 번인 어드레스(PWBE0~3)를 발생한다.
도8은 도4의 로우 어드레스 디코더(452)의 상세 회로도이다. 상기 로우 어드레스 디코더는 트랜스 미션 수단(PG1-4, PG10-13)과 래치들(L1-L4) 및 인버터들로 구성되며 도면과 같은 결선 구조로 되어 있다. 상기 로우 어드레스 디코더는 메모리 장치의 정상 동작시에 디코더 인에이블(DRAE)가 로직 하이로 되어 정상 어드레스(RA01~RA0B1B)를 입력는 패스를 통해 로우 어드레스들(DRA_WL0~DRA_WL3)을 발생한다. 그러나 웨이퍼 번인시에는 상기 디코더 인에이블(DRAE)가 로직 로우로 되어 정상 어드레스 입력 패스는 차단되고 웨이퍼 번인 인에이블 신호(PWBE0와 상기 번인 어드레스(PWBE0~3)들에 응답해서 로우 어드레스들(DRA_WL0~DRA_WL3)을 발생한다.
도9는 도4의 워드라인 드라이버의 회로도이다.
상기 워드라인 드라이버는 상기 블록 워드라인 인에이블 신호(BWLE_E,BLWE_O)와 상기 로우 어드레스들(DRA_WL0~DRA_WL3)에 응답해서 해당 메모리 블록내의 대응되는 워드라인을 활성화 한다.
다음으로 도 4에 따른 반도체 메모리 장치의 웨이퍼 번인 테스트 방법을 도5 내지 도 9를 참고로 상세히 설명한다.
먼저, 홀수 메모리 블록(410)의 짝수 번째 워드라인(WL0,WL2)과 연결된 메모리 셀로의 웨이퍼 번인 기입동작을 설명한다.
웨이퍼 번인 인에이블 신호(PWBE)가 로직 하이로 외부 패드를 통해 셋팅된다. 홀수 메모리 블록의 짝수 번째 워드라인(WL0,WL2)을 활성화하기 위해 블록 어드레스(BADD0)에 로우, BADD1에 로우, 및 어드레스 A0와 A2에 각각 하이 전압을 인가한다. 상기 번인 블록 제어부(441)는 상기 웨이퍼 번인 인에이블 신호(PWBE)와 블록 어드레스(BADD0,BADD1)에 응답해서 해당 홀수 메모리 블록의 블록 제어신호(PWBE_O)를 로직 하이로 발생한다. 상기 블록 디코더(442)는 상기 웨이퍼 번인 인에이블 신호(PWBE)와 상기 블록 제어신호(PWBE_O)에 응답해서 홀수 메모리 블록 워드라인 인에이블 신호(BWLE_O)를 로직 하이로 발생한다.
상기 번인 어드레스 제어부(451)는 상기 웨이퍼 번인 인에이블 신호(PWBE)와 외부에서 인가된 어드레스들(A0,A2)에 응답해서 번인 어드레스 PWBE_0과 PWBE_2를 하이로 발생한다.
상기 로우 어드레스 디코더(452)는 상기 웨이퍼 번인 인에이블 신호(PWBE)와 상기 번인 어드레스 PWBE_0 및 PWBE_2에 응답해서 내부 로우 어드레스 DRA_WL0과 DRA_WL2를 로직 하이로 발생한다.
상기 워드라인 드라이버(412)는 상기 홀수 메모리 블록의 블록 제어신호(PWBE_O)와 상기 내부 로우 어드레스 DRA_WL0 및 DRA_WL2에 응답해서 워드라인 WL0와 WL2를 활성화 한다. 즉, 홀수 메모리 블록의 WL0과 WL2만 활성화 하고 짝수 메 모리 블록의 WL0와 WL2는 활성화하지 않는다.
상기 워드라인 WL0와 WL2가 활성화된 후 전압 등화 수단(240)의 전압 인가 단자에 메모리 셀로 기입하고자 하는 전압을 인가한다.
상기 인가되는 전압은 전압 등화 수단에 의해 비트라인과 반전 비트라인으로 전달된다. 홀수 메모리 블록의 WL0와 WL2만 활성화 되어 있으므로 홀수 메모리 블록의 WL0와 WL2에 연결된 메모리 셀에만 인가된 전압이 기입된다.
또한, 홀수 메모리 블록의 WL1과 WL3도 어드레스 A1과 A3에 각각 하이 전압을 인가한 후 상기와 같이 기입 동작을 실행 할 수 있다.
마찬가지로 짝수 메모리 블록의 워드라인에 연결된 메모리 셀에 데이터를 기입할 때에는 블록 어드레스 BADD0에 하이 전압을, A0, A1,A2 및 A3를 각각 하이 전압으로 인가한 후 상기와 같이 진행한다.
상기와 같이 메모리 블록에 데이터를 기입동작을 진행한 후 모든 메모리 블록의 모든 워드라인을 활성화하여 센싱 동작을 진행한다. 상기 센싱 동작은 블록 어드레스(BADD1)를 로직 하이로 인가하고 A0, A1,A2 및 A3를 각각 하이 전압으로 인가한 후 센싱 인에이블 신호(PSE)를 인에이블하여 센스앰프(230)를 동작 한다. 홀수 메모리 블록의 비트라인에 연결된 메모리 셀과 짝수 메모리 블록의 반전 비트라인에 연결된 메모리 셀이 서로 다른 전압(데이터)으로 기입되어 있기 때문에 센스앰프에서 증폭동작이 가능하게 된다.
상기와 같은 방법으로 오픈 비트라인 셀구조를 갖는 메모리 장치의 웨이퍼 번인 테스트시에 홀수 메모리 블록과 짝수 메모리 블록에 개별적으로 데이터를 인 가할 수 있으므로 오픈 비트라인 셀구조를 갖는 메모리 장치에서의 웨이퍼 번인 센싱동작이 가능하게 된다.
본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 것을 이해할 것이다. 따라서 본 발명의 기술적 보호 범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명과 같은 오픈 비트라인 셀 구조의 웨이퍼 번인 스킴을 이용해 웨이퍼 번인 테스트를 수행함으로써 메모리 셀 및 비트라인들간의 불량등이 효과적으로 스크린된다.

Claims (11)

  1. 제1,2 입력 단자를 갖는 센스앰프;
    상기 센스앰프의 제1 입력단자와 연결되며 제1 방향으로 연장된 비트라인;
    상기 센스앰프의 제2 입력단자와 연결되며 제2 방향으로 연장된 반전 비트라인; 및
    프리차아지 동작 모드에서는 상기 비트라인과 상기 반전비트라인에 서로 동일한 전압을 인가하고, 번인 테스트 동작 모드에서는 상기 비트라인과 상기 반전비트라인에 서로 다른 레벨의 전압을 인가하는 전압 인가 수단을 구비함을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서,
    상기 전압 인가 수단은,
    전압 인가 단자;
    인가되는 프리차지 동작 신호에 응답해서 상기 비트 라인을 상기 전압 인가 단자와 연결하는 제1 트랜지스터;
    인가되는 번인 테스트 동작 신호의 반전 신호에 응답하고 상기 제1 트랜지스터와 직렬로 연결되며 상기 전압 인가 단자와 공통 연결된 제2 트랜지스터;
    상기 제2 트랜지스터와 직렬로 연결되며 상기 프리차지 동작 신호 응답해서 상기 반전 비트 라인을 상기 전압인가 단자와 연결하는 제3 트랜지스터;
    상기 전압 인가 단자 연결되고 상기 번인 테스트 동작 신호에 응답하는 제4 트랜지스터; 및
    상기 제4트랜지스터의 출력을 반전하여 상기 반전 비트 라인에 상기 제1 전압과 다른 전압을 인가하는 인버터를 구비하는 것을 특징으로 하는 메모리 장치.
  3. (삭제)
  4. (삭제)
  5. (삭제)
  6. 센스 앰프들;
    상기 센스 앰프와 연결되며 한쪽 방향으로 형성된 비트라인;
    상기 센스 앰프와 연결되며 다른 한쪽 방향으로 형성된 반전 비트 라인;
    상기 비트라인과 워드라인이 교차하는 영역에 형성된 메모리 셀로 구성된 제1 메모리 블록;
    상기 반전 비트라인과 워드라인이 교차하는 영역에 형성된 메모리 셀로 구성된 제2 메모리 블록;
    번인 신호와 상기 제1 메모리 블록의 블록 어드레스에 응답하거나 상기 제2 메모리 블록의 블록 어드레스에 응답해서 제1 또는 제2 메모리 블록을 선택하는 블 록 디코더;
    상기 번인 신호와 외부 어드레스들에 응답해서 내부 로우 어드레스를 발생하는 로우 어드레스 발생부; 및
    상기 블록 디코더의 출력과 상기 내부 로우 어드레스 출력에 응답해서 해당 메모리 블록의 워드라인을 활성화 시키는 로우 디코더를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 번인 신호에 응답해서 비트라인과 반전비트라인에 동일한 전압을 인가하는 전압 인가 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 오픈 비트라인 셀 구조를 가지는 메모리 블록들을 구비한 반도체 메모리 장치에서의 번인 테스트 방법에 있어서:
    번인 신호를 상기 반도체 메모리 장치의 외부 패드를 통해 인가하는 단계;
    상기 메모리 블록들 중 제1 메모리 블록에 대한 제1 메모리 블록 어드레스와 워드라인 선택 어드레스를 인가하는 단계;
    상기 번인 신호와 상기 제1 메모리 블록 어드레스를 이용하여 제1 블록 인에이블 신호를 발생하는 단계;
    상기 번인 신호와 상기 어드레스를 이용하여 내부 어드레스를 생성하는 단계;
    상기 제1 블록 인에이블 신호와 상기 내부 어드레스를 이용하여 상기 제1 메모리 블록의 워드라인을 활성화하는 단계;
    전압 등화 수단을 통해 상기 제1 메모리 블록의 메모리 셀에 데이터를 기입하는 단계;
    상기 제1 메모리 블록과 인접한 제2 메모리 블록의 제2 메모리 블록 어드레스와 워드라인 선택 어드레스를 인가하는 단계;
    생성된 제2 블록 인에이블 신호와 내부 어드레스를 이용하여 상기 제2 메모리 블록의 워드라인을 활성화하는 단계;
    전압 등화 수단을 통해 상기 제2 메모리 블록의 메모리 셀에 데이터를 기입하는 단계; 및
    상기 제1,2 메모리 블록의 메모리 셀에 데이터의 기입이 완료된 후, 웨이퍼 번인 센싱을 위하여 상기 제1 메모리 블록과 상기 제2 메모리 블록의 워드라인을 활성화하고 센스 앰프를 통해 센싱동작이 수행되게 하는 단계를 포함하는 것을 특징으로 하는 번인 테스트 방법.
  9. (삭제)
  10. (삭제)
  11. (삭제)
KR1020040072406A 2004-09-10 2004-09-10 오픈 비트라인 셀 구조의 번인 테스트 스킴을 갖는 메모리장치 및 그 방법 KR100610015B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020040072406A KR100610015B1 (ko) 2004-09-10 2004-09-10 오픈 비트라인 셀 구조의 번인 테스트 스킴을 갖는 메모리장치 및 그 방법
US11/223,321 US7245542B2 (en) 2004-09-10 2005-09-08 Memory device having open bit line cell structure using burn-in testing scheme and method therefor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040072406A KR100610015B1 (ko) 2004-09-10 2004-09-10 오픈 비트라인 셀 구조의 번인 테스트 스킴을 갖는 메모리장치 및 그 방법

Publications (2)

Publication Number Publication Date
KR20060023632A KR20060023632A (ko) 2006-03-15
KR100610015B1 true KR100610015B1 (ko) 2006-08-09

Family

ID=36033745

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040072406A KR100610015B1 (ko) 2004-09-10 2004-09-10 오픈 비트라인 셀 구조의 번인 테스트 스킴을 갖는 메모리장치 및 그 방법

Country Status (2)

Country Link
US (1) US7245542B2 (ko)
KR (1) KR100610015B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100771853B1 (ko) * 2006-01-24 2007-11-01 삼성전자주식회사 번인 테스트시 동일 워드라인의 셀에 각각 다른 데이터를기록할 수 있는 반도체 메모리 장치
KR20080011917A (ko) 2006-08-01 2008-02-11 삼성전자주식회사 브리지 결함을 검출할 수 있는 반도체 메모리 장치 및반도체 메모리 장치의 브리지 결함 검출 방법
US7466614B2 (en) * 2006-10-10 2008-12-16 Taiwan Semiconductor Manufacturing Co. Sense amplifier for non-volatile memory
KR101006431B1 (ko) * 2008-10-14 2011-01-06 주식회사 하이닉스반도체 반도체 메모리 장치
JP5595236B2 (ja) * 2010-11-11 2014-09-24 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
KR102125568B1 (ko) * 2014-02-19 2020-06-23 에스케이하이닉스 주식회사 반도체 장치 및 그 테스트 방법
TWI550293B (zh) * 2015-09-09 2016-09-21 力晶科技股份有限公司 晶圓級動態預燒測試方法
KR20170088600A (ko) * 2016-01-25 2017-08-02 에스케이하이닉스 주식회사 스마트 셀프 리페어 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002334597A (ja) 2001-04-27 2002-11-22 Infineon Technologies Ag 半導体メモリーのセルアレイへの試験的書き込み方法およびその方法を実行する回路

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0127680B1 (ko) * 1987-08-07 1998-04-03 미다 가쓰시게 반도체 기억장치
US5608668A (en) * 1995-12-22 1997-03-04 Micron Technology, Inc. Dram wtih open digit lines and array edge reference sensing
JP3075220B2 (ja) * 1997-08-06 2000-08-14 日本電気株式会社 半導体記憶装置
AR019182A1 (es) * 1998-07-04 2001-12-26 Degussa Huls Aktiengesellscahft Catalizador para reduccion de oxidos de nitrogeno en atmosfera oxidante y reductora, procedimiento para la preparacion de un catalizador , y empleo delcatalizador.
KR100281900B1 (ko) * 1998-09-08 2001-02-15 윤종용 개선된 웨이퍼 번인 테스트 스킴을 갖는 반도체 메모리장치
US6535439B2 (en) * 2001-05-08 2003-03-18 Micron Technology, Inc. Full stress open digit line memory device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002334597A (ja) 2001-04-27 2002-11-22 Infineon Technologies Ag 半導体メモリーのセルアレイへの試験的書き込み方法およびその方法を実行する回路

Also Published As

Publication number Publication date
US20060056252A1 (en) 2006-03-16
US7245542B2 (en) 2007-07-17
KR20060023632A (ko) 2006-03-15

Similar Documents

Publication Publication Date Title
US7420860B2 (en) Semiconductor memory having a dummy signal line connected to dummy memory cell
US6650583B2 (en) Test circuit device capable of identifying error in stored data at memory cell level and semiconductor integrated circuit device including the same
US5638331A (en) Burn-in test circuit and method in semiconductor memory device
JP5032004B2 (ja) 半導体装置、半導体メモリ及びその読み出し方法
US8024628B2 (en) Apparatus and method for testing semiconductor memory device
US6501692B1 (en) Circuit and method for stress testing a static random access memory (SRAM) device
US7245542B2 (en) Memory device having open bit line cell structure using burn-in testing scheme and method therefor
KR100228530B1 (ko) 반도체 메모리 장치의 웨이퍼 번인 테스트회로
KR100399496B1 (ko) 센스 앰프의 동작 타이밍을 제어할 수 있는 반도체 기억장치
US6731561B2 (en) Semiconductor memory and method of testing semiconductor memory
JP3884976B2 (ja) 半導体記憶装置およびテスト方法
JP2011198406A (ja) 半導体記憶装置および半導体記憶装置の検査方法
KR0185643B1 (ko) 반도체 메모리장치의 스트레스 전압 인가장치
JP2000195300A (ja) フラッシュメモリ及びその試験方法
US7657802B2 (en) Data compression read mode for memory testing
US6504744B2 (en) Semiconductor memory device with memory test circuit
KR100518510B1 (ko) 인접 칼럼간에 서로 다른 스트레스 전위를 인가하는 수단을구비한 메모리장치
KR20030057368A (ko) 트위스티드 비트-라인 보상
US6259638B1 (en) Integrated circuit memory devices having an improved wafer burn-in test capability through independent operational control of a memory cell array and related methods of testing same
JP2012164390A (ja) 半導体記憶装置とそのセルリーク検出方法
JP2002367399A (ja) 不揮発性半導体記憶装置及びその検査方法
KR100209335B1 (ko) 메모리셀 스트레스 인가 장치
KR0145217B1 (ko) 더미 셀 어레이를 구비하는 반도체 메모리장치
KR0177764B1 (ko) 반도체 메모리 장치의 전압 스트레스 인가방법
JP3719902B2 (ja) メモリ回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120801

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130731

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee