KR0177764B1 - 반도체 메모리 장치의 전압 스트레스 인가방법 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

본 발명은 반도체 메모리 장치의 전압 스트레스 인가방법에 관한 것이다.

2. 발명이 해결하려고 하는 기술적 과제

본 발명은 여분의 트랜지스터를 통한 워드라인의 인에블과 디세이블을 다양하게 제어할 수 있게함으로써 최소의 핀수로서도 쎌에 백그라운드 라이트를 실시하여 다양한 모드의 테스트를 실시할 수 있도록 하는 메모리 쎌 전압 스트레스 인가방법을 제공한다.

3. 발명의 해결방법의 요지

다수개의 비트라인 또는 상보비트라인에 연결된 메모리 쎌들과 상기 메모리 쎌에 데이타를 리이드 또는 라이트하기 위해 상기 메모리 쎌에 포함된 메모리 쎌 트랜지스터들을 구비하고, 상기 메모리 쎌 트랜지스터들을 구동하기 위한 다수의 워드라인과, 상기 비트라인과 상보비트라인을 센싱, 증폭하여 디벨로프하기 위한 다수의 비트라인 센스앰프와, 상기 비트라인과 상보비트라인을 프리차아지하기 위한 다수의 이퀄라이즈 트랜지스터들과, 상기 이퀄라이즈 트랜지스터들을 구동하기 위한 게이트 신호들과, 상기 비트라인과 상보비트라인의 프리차아지 전압을 공급하기 위한 비트라인 프리차아지 전압라인을 구비한 반도체 메모리 장치의 전압 스트레스 인가방법에 있어서, 모든 상기 워드라인들의 한쪽 끝에 위치한 더미 트랜지스터들 중 상기 상보비트라인에 연결된 셀트랜지스터를 제어하는 제1워드라인에 연결된 제1더미 트랜지스터의 게이트에 전압 스트레스를 위한 제1게이트신호가 제공되고, 상기 비트라인에 연결된 셀트랜지스터를 제어하는 제2워드라인에 연결된 제2더미 트랜지스터의 게이트에 전압 스트레스를 위한 제2게이트신호가 제공되며, 상기 셀트랜지스터들의 나머지 한쪽 단자들에 전압 스트레스를 위한 적어도 2개 이상의 신호들이 조합되어 인가된다.

4. 발명의 중요한 용도

반도체 메모리 장치에 적합하게 사용된다.

Description

반도체 메모리 장치의 전압 스트레스 인가방법

제1도는 종래 기술에 따른 전압 스트레스 인가회로의 구성 블럭도.

제2도는 본 발명에 따른 전압 스트레스 인가회로의 구성 블럭도.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 여분의 트랜지스터(Transistor)로서 워드라인(Word Line)의 인에이블(Enable)과 디세이블(Disable)을 제어함으로써 최소의 핀(Pin) 수로 다양한 모드(Mode)의 테스트(Test)를 실시할 수 있는 쎌 전압 스트레스(Stress) 인가방법에 관한 것이다.

최근, 반도체 메모리 장치 기술 및 회로 기술의 발전으로 인하여 회로의 디자인 룰(Design Rule)등이 점점 적어짐으로써 작은 면적 내에 더 많은 메모리 쎌(Memory Cell)들을 배치하고 있다. 이때, 모든 메모리 쎌이 올바른 동작을 하는 최고 양질의 다이(Prime Good Die)의 비율이 적어지므로 리던던시 쎌(Redundancy Cell)을 준비하여 페일(Fail)된 쎌과 대치하는 방법을 사용하고 있다. 최고 양질의 다이 또는 치유가능한 양질의 다이(Repairable Good Die)는 여러 가지 테스트를 거쳐 하나의 완성된 패키지(Package)로 만들어지는데, 이때, 웨이퍼(Wafer)상태에서의 양질의 다이(Good Die)가 테스트 후 불량 다이(Bad Die)가 되는 경우가 종종 발생하게 된다. 이러한 패키지를 분석하여보면 주로 발생되는 페일의 원인이 워드라인과 워드라인, 비트라인(Bit Line)과 비트라인간, 비트라인쌍(Bit Line Pair)과 비트라인쌍간, 쎌과 쎌간에 단락(Short) 또는 소프트 브리지(Soft Bridge) 등으로 인한 페일이 주종을 이루고 있다.

이러한 웨이퍼상태에서의 양질의 쎌(Good Cell)이 테스트 후의 불량 쎌(Bad Cell)이 되는 것을 미리 스크린(Screen)하기 위하여, 전술한 원인들을 제거하기 위한 방법들이 연구되고 있는데, 그중 하나가 테스트 전에 쎌에 데이타 '1' 또는 데이타 '0'으로 백그라운드 라이트(background write)를 하는 것이다. 그렇지만 이를 수행하기 위해서는 모든 워드라인들을 동시에 활성화시킬 수 있도록 구비된 모든 핀들(16Mb용량의 메모리인 경우의 일예에는 13개의 어드레스 핀)을 사용하여 실시하여야 하므로 일정한 시간내에 많은 양의 다이를 웨이퍼 번-인 테스트를 실시하는 데는 제약이 따르게 된다.

이러한 제약을 극복하기 위한 방법이 제시되었는데, 그 방법의 일예는 트랜지스터를 모든 워드라인들 각각에 추가하고 소수 개의 공통 테스트 핀(패드)을 통해 상기 트랜지스터를 동시에 인에이블/디세이블함으로써 모든 워드라인을 인에이블/디세이블시킴으로써 전술한 페일의 원인들을 일부 제거하고 있다.

두 개의 테스트 핀(패드)을 사용해서 모든 워드라인들을 인에이블/디세이블시켜 메모리 셀에 전압 스트레스를 인가하는 방법을 제1도를 참조하여 후술한다. 제1도는 종래 기술에 따른 메모리 쎌 전압 스트레스 인가회로의 구성 블럭도이다. 제1도를 참조하면, 워드라인 WL1~WLn과 비트라인쌍 BLm, BLmB가 교차하는 곳에 각각 게이트(Gate)와 드레인(Drain)이 접속된 메모리 쎌들 21,22,23,24,...,25와, 상기 메모리 쎌들 21,22,23,24,...,25의 데이타(Data)를 리이드(Read)또는 라이트(Write)하기 위해 상기 메모리 쎌들 21,22,23,24,...,25 각각에 포함되어 있는 트랜지스터 9,11,13,15,...,17이 일정한 규칙을 갖고 위치하며, 비트라인 BLm과 상보비트라인 BLmB 사이에 상기 메모리 쎌들 21, 22, 23, 24, ..., 25로부터 리이드된 데이타 또는 외부에서 쎌에 라이트하기 위한 데이타를 센싱하기 위한 피형 센스앰프 10 및 엔형 센스앰프 8이 위치하며, 전술한 동작후 비트라인 BLm과 상보비트라인 BLmB를 프리차아지(Precharge)하기 위한 이퀄라이즈 트랜지스터(Equalize Transistor) 7을 구비하고 있다. 이때 비트라인 BLm과 상보비트라인 BLmB를 프리차아지 하기 위한 트랜지스터 7과 상기 비트라인 BLm과 상보비트라인 BLmB의 전압레벨(Voltage Level)을 외부 전원전압의 절반정도의 비트라인 프리차아지 전압 VBL의 레벨로 보내기 위한 트랜지스터 3,5의 게이트에 인가되는 신호(Gate Signal)로서 이퀄라이즈 제어신호 PEQ가 사용되며, 상기 이퀄라이즈 신호 PEQ가 인에이블되면 이퀄라이즈 트랜지스터 7의 양쪽 노드에 연결된 상기 프리차아지 전압 VBL에 의하여 상기 비트라인 BLm 및 상보비트라인 BLmB는 상기 프리차아지 전압 VBL의 레벨로 프리차아지하게 된다. 이러한 구조로 전 메모리 쎌 어레이(Memory Cell Array)가 인접하여 구성됨으로써 하나의 메모리 어레이를 구성하게 된다.

또한, 각 워드라인 WLk(k=1~n)의 에지(Edge)에 트랜지스터 30,40, 50,60,...,70(점선블록 100으로 표시)을 구비하고 상기 각 트랜지스터 30,40, 50,60,...,70의 게이트와 소오스를 각각 한 개의 신호로서 즉, 상기 게이트는 Vstresst신호로서 상기 소오스는 Vg신호로서, 제어하게 하여 동시에 전 워드라인 WL들을 인에이블 또는 디세이블시킬 수 있다. 상기의 구조에서 자주 발생하는 페일로서는 쎌과 쎌간, 워드라인과 워드라인간, 비트라인과 비트라인간의 소프트 브리지(Short Bridge)이 다.

비록 제1도와 같은 종래기술에서는 적은 핀 수로서도 웨이퍼 번인 테스트를 수행할 수 있는 장점이 있으나 다양한 테스트 패턴에 대한 셀 스트레스를 수행하기가 어렵다.

웨이퍼 번인 테스트에서의 바람직하게 요구되는 두가지 것 중 첫 번째는, 메모리 셀의 워드라인을 활성화시킬 때 가급적 많은 메모리쎌의 워드라인을 동시에 활성화시켜 짧은 시간동안에 많은 수의 메모리 셀에 스트레스를 주는 것이고, 두 번째는 메모리 쎌에 다양한 종류의 테스트 데이타를 라이트하여 다양한 테스트 패턴에 대한 셀 스트레스를 수행하는 것이다. 제1도에 관련된 종래기술은 상기 첫 번째의 요구를 적은 수의 핀들을 가지고도 수행할 수 있는 장점이 있지만 두 번째의 요구는 충족시켜주지 못하는 단점이 있다.

따라서, 본 발명의 목적은 여분의 트랜지스터를 통한 워드라인의 인에이블과 디세이블을 다양하게 제어할 수 있게함으로써 적은 핀수로서도 쎌에 백그라운드 라이트를 실시하고 또한 다양한 모드의 테스트도 실시할 수 있도록 하는 메모리 쎌 전압 스트레스 인가방법을 제공함에 있다.

상기한 목적에 따라 본 발명은, 다수개의 비트라인 또는 상보비트라인에 연결된 메모리 쎌들과 상기 메모리 쎌에 데이타를 리이드 또는 라이트하기 위해 상기 메모리 셀에 포함된 메모리 쎌 트랜지스터를 구비하고, 상기 메모리 쎌 트랜지스터들을 구동하기 위한 다수의 워드라인과, 상기 비트라인과 상보비트라인을 센싱, 증폭하여 디벨로프하기 위한 다수의 비트라인 센스앰프와, 상기 비트라인과 상보비트라인을 프리차아지하기 위한 다수의 이퀄라이즈 트랜지스터들과, 상기 이퀄라이즈 트랜지스터들을 구동하기 위한 게이트 신호들과, 상기 비트라인과 상보비트라인의 프리차아지 전압을 공급하기 위한 비트라인 프리차아지 전압 라인을 구비한 반도체 메모리 장치의 전압 스트레스 인가방법에 있어서, 모든 상기 워드라인들의 한쪽 끝에 위치한 더미 트랜지스터들중 상기 상보비트라인에 연결된 셀트랜지스터를 제어하는 제1워드라인에 연결된 제1더미 트랜지스터의 게이트에 전압 스트레스를 위한 제1게이트신호가 제공되고, 상기 비트라인에 연결된 셀트랜지스터를 제어하는 제2워드라인에 연결된 제2더미 트랜지스터의 게이트에 전압 스트레스를 위한 제2게이트신호가 제공되며, 상기 셀 트랜지스터들의 나머지 한쪽 단자들에 전압 스트레스를 위한 적어도 2개이상의 신호들이 조합되어 인가됨을 특징으로 한다.

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 도면들중 동일한 구성요소 및 동일 부품들은 가능한 한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.

제2도는 본 발명에 따른 메모리 쎌 스트레스 인가회로의 구성블럭도이다.

워드라인 WL1~WLn들과 비트라인 BLm들 및 상보비트라인 BLmB들이 교차하는 곳에 각각 메모리 쎌들 21,22,23,24,...,25가 일정한 규칙을 갖고 위치하며, 상기 메모리 쎌들 21,22,23,24,..,25로부터 독출된 데이타 또는 외부에서 쎌에 라이트하려고 하는 데이타를 센싱하기 위해 각각의 비트라인쌍 BLm과 BLmB 사이에 엔형 센스앰프 8과 피형 센스앰프 10이 위치한다. 또한 센스엠프 8과 10의 센싱 동작후 비트라인 BLm과 상보비트라인 BLmB를 프리차아지하기 위한 이퀄라이즈 트랜지스터 7을 구비하고 있으며, 비트라인 BLm과 상보비트라인 BLmB의 이퀄라이즈 트랜지스터 7의 게이트 신호로 이퀄라이즈 제어신호 PEQ가 사용되고, 상기 비트라인 BLm과 상보비트라인 BLmB를 비트라인 프리차아지 전압 VBL레벨로 프리차아지하기 위한 트랜지스터 3과 5의 소오스단자에는 상기 비트라인 프리차아지 전압 VBL이 연결되어 있다. 또한 각 워드라인 WL1,WL2,WL3,WL4,..,WLn의 한쪽 끝에는 트랜지스터 30,40,50,60,..,70들(점선블록 100으로 표시)이 위치하고 있으며 각각의 트랜지스터들 30 ,40,50 ,60,..,70을 제어하는 게이트 신호들 WLC와 WLT가 제공되고 있다. 상기 게이트신호들중 게이트신호 WLC는 상보비트라인 BLmB에 연결된 메모리 쎌 트랜지스터 9,11,13의 게이트에 연결된 워드라인 WL1,WL4,..,WLn에 일단이 연결된 트랜지스터 30,60,..,70의 게이트에 인가되는 신호이고, 게이트신호 WLT는 비트라인 BLm에 연결된 쎌 트랜지스터 15,17의 게이트에 연결된 워드라인 WL2,WL3에 일단이 연결된 트랜지스터 40,50,..의 게이트에 인가되는 신호이다. 상기 트랜지스터들 30,40,50 ,60,..,70중 짝수 워드라인(Even WL) WL2,WL4,..,WLn에 연결된 트랜지스터들 40,60,..,70의 타단은 WBE_E신호가 인가되는 라인의 노드(Node)에 연결되어 있으며, 홀수 워드라인(Odd WL) WL1,WL3,..에 연결된 트랜지스터들 30,50,..의 타단은 WBL_O신호가 인가되는 라인의 노드에 연결되어 있다.

본 발명의 실시예에 따른 테스트 핀의 개수는 제1도에 따른 종래기술의 테스트 핀수 2개보다는 많은 4개이다. 즉, 제2도에서의 WLC, WLT, WBE_O, WBE_E신호는 각각의 테스트 핀들에 의해서 제공된다. 본 발명의 실시예에서는 상기 신호 WLC, WLT, WBE_O, WBE_E를 이용해서 다양한 테스트 패턴에 대한 메모리 셀 스트레스를 수행할 수 있다.

이하 본 발명의 실시예에 따른 메모리 쎌 스트레스를 인가하는 방법을 제2도를 참조하여 더욱 상세히 설명한다.

다양한 테스트 패턴에 대한 셀 스트레스를 인가하는 첫 번째 방법의 일예는 하기와 같다. 먼저 게이트신호 WLC를 논리 하이(High) 레벨로 인가하여(게이트신호 WLT는 논리 로우 상태), 쎌 트랜지스터 9,11,..,13의 게이트에 각각 연결된 워드라인 WL1,WL4,..,WLn에 연결되어 있는 더미(Dummy)의 엔모오스 트랜지스터 30,60,..,70을 인에이블시키고 상기 이퀄라이즈 제어신호 PEQ는 계속 논리로우(Low)레벨을 유지하게 한다. 이때 WBE_E와 WBE_O신호는 모두 논리 하이레벨로 인가하여 쎌 트랜지스터 9,11,..,13이 연결된 워드라인 WL1,WL4,..,WLn을 인에이블시킨다. 그리고난 후 상기 신호 PEQ를 인에이블시키고 상기 비트라인 BLm과 상보비트라인 BLmB에 연결되어 있는 비트라인 프리차아지 전압 VBL에 논리 하이의 바이아스(Bias)를 인가함으로써 상보비트라인 BLmB에 연결된 메모리 쎌 21,24,..,25에 데이타 '1'이 라이트되도록 한다. 그 후 피형 센스앰프 10과 엔형 센스앰프 8을 구동시켜 상기 상보비트라인 BLmB가 논리하이레벨이 되게 하고 상기 비트라인 BLm이 논리로우레벨이 되게하여 상기 상보비트라인 BLmB에 연결되어 있는 메모리 쎌 21,24..,25에 대하여 쎌 스트레스를 수행하게 된다. 메모리 쎌 21,24,..25에 포함되어 있는 셀 트랜지스터 21,24,..,25와 상보비트라인 BLmB간의 불안전한 연결 등에 대해 스트레스를 가해주게 된다. 아울러 이렇게 함으로써 상보 비트라인 BLmB와 비트라인 BLm간의 전압 레벨이 큰 차이를 보이게 되어 비트라인 BLm과 상보비트라인 BLmB간에 존재할 수 있는 단락 또는 소프트 브리지(Soft Bridge)를 치유(repaire)한다. 즉 비트라인 BLm과 상보비트라인 BLmB간에 단락 또는 소프트 브리지(Soft Bridge)가 존재하고 있었다면, 상기 비트라인 BLm과 상보비트라인 BLmB간의 전압 레벨 차에 의해 높은 전류가 상기 단락된 라인 또는 소프트 브리지를 통해 흐름으로써 상기 단락된 라인 또는 소프트 브리지를 끊어 버린다.

다양한 테스트 패턴에 대한 셀 스트레스를 인가하는 두 번째 방법의 일예는 하기와 같다. 먼저 게이트신호 WLT를 논리 하이(High)레벨로 인가하여(게이트신호 WLC는 논리 로우상태), 쎌 트랜지스터 15,17..의 게이트에 각각 연결된 워드라인 WL2,WL3,..에 연결되어 있는 더미(Dummy)의 엔모오스 트랜지스터 40,50,..을 인에이블시키고 이퀄라이즈 제어신호 PEQ는 계속 논리 로우(Low)레벨을 유지하게 한다. 이때 WBE_E 및 WBE_O신호는 모두 논리 하이레벨로 인가하여 쎌 트랜지스터 15,17,..이 연결된 워드라인 WL2,WL3,..을 인에이블시킨다. 그리고 난 후 상기 신호 PEQ를 인에이블시켜 비트라인 BLm과 상보비트라인 BLmB에 연결되어 있는 비트라인 프리차아지 전압 VBL에 논리 하이의 바이아스를 인가함으로써 메모리 쎌 22,23,..에 데이타 '1'이 라이트되도록 한다. 그 후 피형 센스앰프 10과 엔형 센스앰프 8을 구동시켜 상기 비트라인 BLm은 논리 하이레벨이 되게 하고 상기 상보비트라인 BLmB는 논리 로우레벨이 되게 하여 상기 비트라인 BLm에 연결되어 있는 메모리 쎌 22,23,..에 대하여 쎌 스트레스를 수행하게 된다. 즉 상기 메모리 쎌 22,23,..에 포함되어 있는 셀 트랜지스터 15,17,..과 비트라인 BLm간의 불안전한 연결 등에 대해 스트레스를 가해주게 된다. 아울러 이렇게 함으로써 비트라인 BLm과 상보비트라인 BLmB간의 전압 레벨이 큰 차이를 보이게 되어 비트라인 BLm과 상보비트라인 BLmB간에 존재할 수 있는 단락 또는 소프트 브리지(Soft Bridge)를 치유(repaire)한다. 즉 비트라인 BLm과 상보비트라인 BLmB간에 단락 또는 소프트 브리지(Soft Bridge)가 존재하고 있었다면, 상기 비트라인 BLm과 상보비트라인 BLmB간의 전압 레벨 차에 의해 높은 전류가 상기 단락된 라인 또는 소프트 브리지를 통해 흐름으로써 상기 단락된 라인 또는 소프트 브리지를 끊어 버린다.

상기한 첫 번째 및 두 번째 방법에 의해서 비트라인쌍간의 단락 및 소프트 브리지를 찾거나 치유할 수도 있다. 예를 들면, 비트라인쌍 BLm, BLmB와 비트라인쌍 BLn,BLnB가 서로 인접한 비트라인쌍이라면, 비트라인 BLmB과 비트라인 BLn(또는 비트라인 BLnB과 비트라인 BLm)은 인접해 있을 것이고 상기한 첫 번째와 두 번째 방법에 의해서 인접한 서로다른 비트라인쌍과의 단락 및 소프트 브리지를 찾거나 치유할 수 있다.

다양한 테스트 패턴에 대한 셀 스트레스를 인가하는 세 번째 방법의 일예는 게이트신호 WLC와 WLT를 동시에 인에이블(논리 하이레벨로 인가)시키는 것이다. 상기 게이트 신호 WLC 및 WLT를 동시에 인에이블(논리 하이레벨로 인가)시키게 되면 쎌 트랜지스터 9와 쎌 트랜지스터 15 또는 쎌 트랜지스터 15와 쎌 트랜지스터 17간에 일어날 수 있는 쎌과 쎌간의 소프트 브리지와, 워드라인 WL1과 워드라인 WL2, 워드라인 WL2와 WL3간의 소프트 브리지를 발견하거나 치유할 수 있게 된다.

상기 워드라인들은 게이트 신호 WLC, WLT, WBE_E 및 WBE_O의 여러가지 조합에 의하여 상기 워드라인을 인에이블시키는 것이 가능하므로 여러 가지 경우의 백그라운드 라이트를 적은 핀수로도 가능하게 되며, 아울러 다양한 테스트를 수행하는 것이 가능하다.

본 발명의 실시예에 따라 게이트 신호 WLC, WLT, WBE_E 및 WBE_O의 여러 가지 논리 조합에 따라 여러 가지 경우의 백그라운드 라이트를 수행할 수 있는데, 그 일예를 정리해 보면 하기 표 1과 같다.

상기 [표 1]에서 all cell 0/1은 셀 어레이에 있는 모든 셀에 0또는 1이 백그라운드 라이트되는 것을 의미하고, true cell only 0/1은 비트라인 BLm에 연결된 셀들 22,23,... 에만 0 또는 1이 백그라운드 라이트되는 것을 의미하며, complement cell은 상보비트라인 BLmB에 연결된 셀들 21,24,..,25에만 0 또는 1이 백그라운드 라이트되는 것을 의미한다. 그리고, odd WL cell only 0/1은 홀수 워드라인들 WL1,WL3,..에 연결된 셀들 21,17,..에만 0또는 1이 백그라운드 라이트되는 것을 의미하고, even WL cell only 0/1는 짝수 워드라인들 WL1,WL3,..에 연결된 셀들 21, 17,..에만 0 또는 1이 백그라운드 라이트되는 것을 의미한다.

종래 기술에서의 모든 워드라인이 선택되는 구조이지만, 본 발명의 실시예에서는 짝수 및 홀수로 워드라인을 분할하여 짝수 또는 홀수 워드라인이 각각 활성화되도록 하여 비트라인 프리차아지 전압 VBL의 라인을 통하여 라이트되는 데이타가 상기 짝수 및 홀수 워드라인에 접속된 메모리 쎌들에 각각 라이트됨으로써 모든 메모리 쎌에 데이타 '1' 또는 '0'의 같은 데이타를 라이트할 수도 있고 짝수 워드라인에 접속된 메모리 쎌에 데이타 '1'또는 '0', 홀수 워드라인에 접속된 메모리 쎌에 데이타 '0' 또는 '1'을 라이트할 수 있다. 또한 비트라인에 접속된 메모리 쎌에 데이타 '1' 또는 '0', 상보비트라인에 접속된 메모리 쎌에 데이타 '0' 또는 '1'을 라이트할 수 있다. 그러므로 본 발명은 종래 기술과는 달리 다양한 테스트 데이타 패턴에 대하여 메모리 쎌 전압 스트레스가 가능하게 되는 효과가 있다.

Claims (3)

1. 다수개의 비트라인 또는 상보비트라인에 연결된 메모리 쎌들과 상기 메모리 쎌에 데이타를 리이드 또는 라이트하기 위해 상기 메모리 셀에 포함된 메모리 쎌 트랜지스터들을 구비하고, 상기 메모리 쎌 트랜지스터들을 구동하기 위한 다수의 워드라인과, 상기 비트라인과 상보비트라인을 센싱, 증폭하여 디벨로프하기 위한 다수의 비트라인 센스앰프와, 상기 비트라인과 상보비트라인을 프리차아지하기 위한 다수의 이퀄라이즈 트랜지스터들과, 상기 이퀄라이즈 트랜지스터들을 구동하기 위한 게이트 신호들과, 상기 비트라인과 상보비트라인의 프리차아지 전압을 공급하기 위한 비트라인 프리차아지 전압 라인을 구비한 반도체 메모리 장치의 전압 스트레스 인가방법에 있어서, 모든 상기 워드라인들의 한쪽 끝에 위치한 더미 트랜지스터들중 상기 상보비트라인에 연결된 셀트랜지스터를 제어하는 제1워드라인에 연결된 제1더미 트랜지스터의 게이트에 전압 스트레스를 위한 제1게이트신호가 제공되고, 상기 비트라인에 연결된 셀트랜지스터를 제어하는 제2워드라인에 연결된 제2더미 트랜지스터의 게이트에 전압 스트레스를 위한 제2게이트신호가 제공되며, 상기 셀 트랜지스터들의 나머지 한쪽 단자들에 전압 스트레스를 위한 적어도 2개 이상의 신호들이 조합되어 인가됨을 특징으로 하는 반도체 메모리 장치의 전압 스트레스 인가방법.
2. 제1항에 있어서, 상기 모든 워드라인의 한쪽 끝에 위치한 더미 트랜지스터들의 나머지 한쪽 단자를 짝수 워드라인과 홀수 워드라인의 두가지로 나누어 각각 제어함을 특징으로 하는 반도체 메모리 장치의 전압 스트레스 인가방법.
3. 제1항에 있어서, 상기 이퀄라이즈 트랜지스터가 상기 메모리 쎌로 논리로우레벨 또는 논리하이레벨을 전달함을 특징으로 하는 반도체 메모리 장치의 전압 스트레스 인가방법.