KR100281900B1 - 개선된 웨이퍼 번인 테스트 스킴을 갖는 반도체 메모리장치 - Google Patents

개선된 웨이퍼 번인 테스트 스킴을 갖는 반도체 메모리장치 Download PDF

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Abstract

웨이퍼 번인 테스트시, 제어핀의 수가 증가되지 않는 상태에서 모든 셀에 대한 기입동작이 가능하며 독출동작시 등화신호가 외부에서 제어될 수 있는 반도체 메모리장치가 개시된다. 상기 반도체 메모리장치에서는, 웨이퍼 번인 테스트시 워드라인 선택수단이 제1 내지 제3핀에 인가되는 신호들을 논리조합하여 메모리셀 어레이의 복수개의 워드라인들을 선택적으로 활성화시킨다. 웨이퍼 번인 테스트시 기입독출 제어수단이 제4핀에 인가되는 신호에 응답하여 상기 메모리셀 어레이에 대한 기입동작 및 상기 메모리셀 어레이로부터의 독출동작을 제어한다. 또한 웨이퍼 번인 테스트시 감지증폭기 제어수단이 제5핀에 인가되는 신호에 응답하여 상기 메모리셀 어레이의 감지증폭기를 인에이블 또는 디스에이블시킨다.

Description

개선된 웨이퍼 번인 테스트 스킴을 갖는 반도체 메모리장치
본 발명은 반도체 메모리장치에 관한 것으로, 특히 반도체 메모리장치에 대한 웨이퍼 번인 테스트(Wafer Burn In Test) 스킴에 관한 것이다.
반도체장치의 신뢰성을 검증하기 위해 일반적으로 웨이퍼 번인 방법이 사용된다. 웨이퍼 번인 방법은, 높은 온도조건에서 반도체장치의 동작전압보다 높은 전압을 인가함으로써, 즉 스트레스를 인가함으로써 반도체장치 내부에서 발생될 수 있는 여러 가지 불량을 웨이퍼 상태에서 테스트하는 방법이다. 따라서 반도체장치는 웨이퍼 번인을 수행하기 위한 테스트 회로들을 내부에 포함하고 있다.
특히 반도체 메모리장치에서는 종래의 웨이퍼 번인 방법으로서, 기입동작시에는, 다수개의 워드라인들중 홀수번째 워드라인들 또는 짝수번째 워드라인들을 선택하여 선택된 워드라인들에 스트레스를 인가하여 메모리셀들에 데이터를 기입하는 방법, 트루(True) 셀들 또는 컴프리먼트(Complement) 셀들에 대응되는 워드라인들을 선택하여 선택된 워드라인들에 스트레스를 인가하여 데이터를 기입하는 방법이 사용된다. 한편 독출동작시에는, 모든 워드라인들을 선택하여 선택된 워드라인들에 스트레스를 인가하여 메모리셀들로부터 데이터를 독출하는 방법이 사용된다.
도 1은 종래의 웨이퍼 번인 스킴(Scheme)을 갖는 반도체 메모리장치의 블락도이다.
도 1을 참조하면, 종래의 웨이퍼 번인 스킴을 갖는 반도체 메모리장치는, 메모리셀 어레이(101)과, 웨이퍼 번인 인에이블 신호 발생수단(103)과, 워드라인 선택수단(105)와, 기입독출 제어수단(107), 및 감지증폭기 제어수단(109)를 구비한다. 상기 워드라인 선택수단(105)는 제어신호 발생수단(105a)와 어드레스 디코딩 수단(105b)로 구성되어 있다.
도 2는 도 1에 도시된 웨이퍼 번인 인에이블 신호 발생수단의 회로도이다. 도 3은 도 1에 도시된 제어신호 발생수단의 회로도이며, 도 4는 도 1에 도시된 어드레스 디코딩 수단의 회로도이다. 도 5는 도 1에 도시된 기입독출 제어수단의 회로도이다.
도 1 내지 도 5를 참조하면, 상기 종래의 웨이퍼 번인 스킴을 갖는 반도체 메모리장치에서는, 웨이퍼 번인 테스트시 핀(WBE)에 논리"하이" 신호가 인가될 때 상기 웨이퍼 번인 인에이블 신호 발생수단(103)이 웨이퍼 번인 인에이블 신호(PWBE)를 논리"하이"로 활성화시킨다. 상기 워드라인 선택수단(105)는, 상기 웨이퍼 번인 인에이블 신호(PWBE)가 논리"하이"로 활성화된 상태에서 4개의 핀(A0 내지 A3)에 인가되는 신호들에 응답하여 상기 메모리셀 어레이(101)의 복수개의 워드라인들(WL0 내지 WLn)을 선택적으로 활성화시킨다. 다시말해 상기 제어신호 발생수단(105a)가 상기 4개의 핀(A0 내지 A3)에 인가되는 신호들에 대응되는 제어신호들(PWBE0B 내지 PWBE3B)를 발생하고, 상기 어드레스 디코딩 수단(105b)는 상기 제어신호들(PWBE0B 내지 PWBE3B)에 응답하여 상기 메모리셀 어레이(101)의 워드라인들(WL0 내지 WLn)에 대응되는 어드레스 신호들(RA0B1B 내지 RA01)중 선택되는 어드레스 신호들을 활성화시킨다. 이때 어드레스 신호들(RAiBjB 내지 RAij, i=1,2,..., j=2,3,... )은 상기 웨이퍼 번인 인에이블 신호(PWBE)가 논리"하이"이므로 모두 논리"하이"로 활성화되어 있다.
예컨데 웨이퍼 번인 테스트시 상기 메모리셀 어레이(101)의 워드라인들(WL0 내지 WLn)중 짝수번째 워드라인들을 선택하여 활성화시키고자 할 경우에는, 상기 4개의 핀(A0 내지 A3)에 (1,0,1,0)가 인가되고 이에 따라 상기 제어신호들(PWBE0B 내지 PWBE3B)가 (0,1,0,1)이 되며 이에 따라 상기 어드레스 신호들(RA0B1B 내지 RA01)은 (1,0,1,0)가 된다. 상기 메모리셀 어레이(101)의 워드라인들(WL0 내지 WLn)중 홀수번째 워드라인들을 선택하여 활성화시키고자 할 경우에는, 상기 4개의 핀(A0 내지 A3)에 (0,1,0,1)이 인가되고 이에 따라 상기 제어신호들(PWBE0B 내지 PWBE3B)가 (1,0,1,0)이 되며 이에 따라 상기 어드레스 신호들(RA0B1B 내지 RA01)은 (0,1,0,1)가 된다. 한편 상기 메모리셀 어레이(101)의 워드라인들(WL0 내지 WLn)을 모두 선택하여 활성화시키고자 할 경우에는, 상기 4개의 핀(A0 내지 A3)에 (1,1,1,1)이 인가되고 이에 따라 상기 제어신호들(PWBE0B 내지 PWBE3B)가 (0,0,0,0)이 되며 이에 따라 상기 어드레스 신호들(RA0B1B 내지 RA01)은 (1,1,1,1)이 된다.
한편 웨이퍼 번인 테스트시 상기 메모리셀 어레이(101)의 워드라인들(WL0 내지 WLn)중 홀수번째 또는 짝수번째 워드라인들을 활성화시킨 후 기입동작을 수행하고자 할 경우에는, 상기 제어신호들(PWBE0B 내지 PWBE3B)중 항상 두 개가 논리"하이"이므로 상기 기입독출 제어수단(107)의 출력(PEQiB), 즉 등화신호가 논리"하이"가 된다. 이에 따라 상기 메모리셀 어레이(101)의 소정의 비트라인 쌍을 등화시키기 위한 등화 트랜지스터들(도 12참조, 1203a 내지 1203c)가 턴온되고, 상기 등화 트랜지스터들을 통해 VBL 전압레벨이 소정의 메모리셀에 기입되게 된다.
그러나 상기 종래의 웨이퍼 번인 스킴을 갖는 반도체 메모리장치에서는, 웨이퍼 번인 테스트시 상기 메모리셀 어레이(101)의 모든 워드라인들(WL0 내지 WLn)을 활성화시킨 후 기입동작을 수행하고자 할 경우에는, 즉 모든 셀(All Cell)에 대하여 기입동작을 수행하고자 할 경우에는, 상기 제어신호들(PWBE0B 내지 PWBE3B)이 모두 논리"로우"이므로 상기 기입독출 제어수단(107)의 출력(PEQiB)는 논리"로우"가 된다. 이에 따라 상기 등화 트랜지스터들(도 12참조, 1203a 내지 1203c)가 턴오프됨으로 인하여, 모든 셀(All Cell)에 대한 기입동작이 불가능하다.
또한 웨이퍼 번인 테스트시 독출동작을 수행하고자 할 경우에는, 핀(A4)에 논리"하이" 신호가 인가되고 이에 따라 상기 감지증폭기 제어수단(109)가 감지증폭기 인에이블 신호(PSE)를 논리"하이"로 활성화시킴으로써 상기 메모리셀 어레이(101)의 감지증폭기를 인에이블시켜 독출동작이 가능해진다. 상기 종래의 웨이퍼 번인 스킴을 갖는 반도체 메모리장치에서는, 상기 메모리셀 어레이(101)의 워드라인들(WL0 내지 WLn)을 모두 선택하여 활성화시켜 모든 셀에 대하여 독출동작이 수행된다. 다시 말해 웨이퍼 번인 테스트시 독출동작을 수행할 경우에는, 상기 워드라인들(WL0 내지 WLn)을 모두 선택하여 활성화시키기 위해 상기 4개의 핀(A0 내지 A3)에 (1,1,1,1)이 인가되고 이에 따라 상기 제어신호들(PWBE0B 내지 PWBE3B)가 (0,0,0,0)이 된다. 따라서 상기 어드레스 신호들(RA0B1B 내지 RA01)은 (1,1,1,1)이 됨으로써 상기 워드라인들(WL0 내지 WLn)이 모두 선택되어 활성화된다. 이때 상기 제어신호들(PWBE0B 내지 PWBE3B)이 모두 논리"로우"이므로 상기 기입독출 제어수단(107)의 출력(PEQiB), 즉 등화신호는 논리"로우"가 되며, 이에 따라 상기 등화 트랜지스터들(도 12참조, 1203a 내지 1203c)가 턴오프됨으로써 독출동작이 가능해 진다.
그런데 상기 종래의 웨이퍼 번인 스킴을 갖는 반도체 메모리장치에서는, 웨이퍼 번인 테스트의 독출동작시 상기 PEQiB가 논리"로우"로 되는 시점이 느려질 경우 워드라인 활성화시 메모리셀의 전하분배가 보장될 수 없고 이로 인하여 독출동작의 실패(Fail) 가능성이 있다.
따라서, 본 발명이 이루고자하는 기술적 과제는, 웨이퍼 번인 테스트시, 제어핀의 수가 증가되지 않는 상태에서 모든 셀에 대한 기입동작이 가능하며 독출동작시 등화신호가 외부에서 제어될 수 있는 반도체 메모리장치를 제공하는 데 있다.
도 1은 종래의 웨이퍼 번인 스킴을 갖는 반도체 메모리장치의 블락도
도 2는 도 1에 도시된 웨이퍼 번인 인에이블 신호 발생수단의 회로도
도 3은 도 1에 도시된 제어신호 발생수단의 회로도
도 4는 도 1에 도시된 어드레스 디코딩 수단의 회로도
도 5는 도 1에 도시된 기입독출 제어수단의 회로도
도 6은 본 발명에 따른 반도체 메모리장치의 블락도
도 7은 도 6에 도시된 웨이퍼 번인 인에이블 신호 발생수단의 회로도
도 8은 도 6에 도시된 제어신호 발생수단의 회로도
도 9는 도 6에 도시된 어드레스 디코딩 수단의 회로도
도 10은 도 6에 도시된 기입독출 제어수단의 회로도
도 11은 도 6에 도시된 감지증폭기 제어수단의 회로도
도 12는 도 6에 도시된 메모리셀 어레이의 데이터 센싱회로의 회로도
상기 과제를 이루기 위하여 본 발명에 따른 반도체 메모리장치는, 메모리셀 어레이, 제1 내지 제4핀, 웨이퍼 번인 테스트시 상기 제1 내지 제3핀에 인가되는 신호들을 논리조합하여 상기 메모리셀 어레이의 복수개의 워드라인들을 선택적으로 활성화시키는 워드라인 선택수단, 웨이퍼 번인 테스트시 상기 제4핀에 인가되는 신호에 응답하여 상기 메모리셀 어레이에 대한 기입동작 및 상기 메모리셀 어레이로부터의 독출동작을 제어하는 기입독출 제어수단을 구비하는 것을 특징으로 한다.
상기 본 발명에 따른 반도체 메모리장치는, 제5핀, 및 웨이퍼 번인 테스트시 상기 제5핀에 인가되는 신호에 응답하여 상기 메모리셀 어레이의 감지증폭기를 인에이블 또는 디스에이블시키는 감지증폭기 제어수단을 더 구비한다.
상기 워드라인 선택수단은, 제어신호 발생수단과 어드레스 디코딩 수단을 포함한다. 상기 제어신호 발생수단은, 상기 제1 내지 제3핀에 인가되는 신호들을 논리조합하여 제어신호들을 발생한다. 상기 어드레스 디코딩 수단은, 상기 제어신호들에 응답하여 상기 워드라인들에 대응되는 어드레스 신호들중 선택되는 어드레스 신호들을 활성화시킨다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 더욱 상세히 설명하기로 한다.
도 6은 본 발명에 따른 반도체 메모리장치의 블락도이다.
도 6을 참조하면, 상기 본 발명에 따른 반도체 메모리장치는, 메모리셀 어레이(601)과, 웨이퍼 번인 인에이블 신호 발생수단(603)과, 워드라인 선택수단(605)와, 기입독출 제어수단(607), 및 감지증폭기 제어수단(609)를 구비한다.
상기 웨이퍼 번인 인에이블 신호 발생수단(603)은, 웨이퍼 번인 테스트시 핀(WBE)에 인가되는 신호에 응답하여 웨이퍼 번인 인에이블 신호(PWBE)를 발생한다. 상기 워드라인 선택수단(605)는, 웨이퍼 번인 테스트시 3개의 핀, 즉 제1 내지 제3핀(A0,A1,A2)에 인가되는 신호들을 논리조합하여 상기 메모리셀 어레이(601)의 복수개의 워드라인들(WL0 내지 WLn)을 선택적으로 활성화시킨다. 상기 기입독출 제어수단(607)은, 웨이퍼 번인 테스트시 제4핀(A3)에 인가되는 신호에 응답하여 상기 메모리셀 어레이(601)에 대한 기입동작 및 상기 메모리셀 어레이(601)로부터의 독출동작을 제어한다. 상기 감지증폭기 제어수단(609)는, 웨이퍼 번인 테스트시 제5핀(A4)에 인가되는 신호에 응답하여 상기 메모리셀 어레이(601)의 감지증폭기를 인에이블 또는 디스에이블시킨다.
상기 워드라인 선택수단(605)는 제어신호 발생수단(605a)와 어드레스 디코딩 수단(605b)를 포함한다. 상기 제어신호 발생수단(605a)는, 상기 제1 내지 제3핀(A0,A1,A2)에 인가되는 신호들을 논리조합하여 제어신호들(PWBE0B 내지 PWBE3B)을 발생한다. 상기 어드레스 디코딩 수단(605b)는, 상기 제어신호들(PWBE0B 내지 PWBE3B)에 응답하여 상기 워드라인들(WL0 내지 WLn)에 대응되는 어드레스 신호들(RA0B1B 내지 RA01, RAiBjB 내지 RAij, i=1,2,..., j=2,3,... )중 선택되는 어드레스 신호들을 활성화시킨다.
도 7은 도 6에 도시된 웨이퍼 번인 인에이블 신호 발생수단의 회로도이다.
도 7을 참조하면, 상기 웨이퍼 번인 인에이블 신호 발생수단은, 인버터들(701,703)과 풀다운 트랜지스터들(705,707)을 포함하여 구성된다. 참조부호 WBE는 도 6에 도시된 핀(WBE)를 나타내고, 참조부호 PWBE는 도 6에 도시된 웨이퍼 번인 인에이블 신호(PWBE)를 나타낸다. 필요에 따라 상기 웨이퍼 번인 인에이블 신호 발생수단은 다른 논리 게이트들로 구성될 수 있다.
상기 웨이퍼 번인 인에이블 신호 발생수단은, 웨이퍼 번인 테스트시 상기 핀(WBE)에 논리"하이" 신호가 인가될 때 출력신호인 상기 웨이퍼 번인 인에이블 신호(PWBE)를 논리"하이"로 활성화시킨다.
도 8은 도 6에 도시된 제어신호 발생수단의 회로도이다.
도 8을 참조하면, 상기 제어신호 발생수단은, 인버터들(801, 803, 805, 827, 831, 833, 837, 839, 843, 845, 849, 851)과, 낸드게이트들(807, 811, 815, 819, 823), 및 노아게이트들(809, 813, 817, 821, 825, 829, 835, 841, 847)을 포함하여 구성된다. 참조부호 A0,A1,A2는 도 6에 도시된 제1 내지 제3핀(A0,A1,A2)을 나타낸다. 참조부호 PWBEE,PWBEO,PWBEC,PWBET,PWBEALL은 도 6에 도시된 메모리셀 어레이(601)의 워드라인들(WL0 내지 WLn)중 짝수번째 워드라인들(WL0,WL2,...)을 선택하기 위한 제어신호, 홀수번째 워드라인들(WL1,WL3,...)을 선택하기 위한 제어신호, 컴프리먼트 셀들에 대응되는 워드라인들(WL0,WL3,...)을 선택하기 위한 제어신호, 트루 셀들에 대응되는 워드라인들(WL1,WL2,...)을 선택하기 위한 제어신호, 모든 워드라인들(WL0 내지 WLn)을 선택하기 위한 제어신호를 나타낸다. 참조부호 PWBE0B 내지 PWBE3B는 도 6에 도시된 제어신호들(PWBE0B 내지 PWBE3B)를 나타낸다. 필요에 따라 상기 제어신호 발생수단은 다른 논리 게이트들로 구성될 수 있다.
도 9는 도 6에 도시된 어드레스 디코딩 수단의 회로도이다.
도 9를 참조하면, 상기 어드레스 디코딩 수단은, 전송 게이트들(901, 917, 933, 949)와, 인버터들(903, 905, 915, 919, 921, 931, 935, 937, 947, 951, 953, 963, 965)와, 낸드게이트들(907, 909, 911, 913, 923, 925, 927, 929, 939, 941, 943, 945, 955, 957, 959, 961)을 포함하여 구성된다.
참조부호 PWBE0B 내지 PWBE3B는 도 6에 도시된 제어신호들(PWBE0B 내지 PWBE3B)를 나타낸다. 참조부호 RA0B1B 내지 RA01, RAiBjB 내지 RAij(i=1,2,..., j=2,3,... )는 도 6에 도시된 어드레스 신호들(RA0B1B 내지 RA01, RAiBjB 내지 RAij)를 나타낸다. 참조부호 RA0,RA1,RAi(i=1,2,...),RAj(j=2,3,...)은 정상동작시 반도체 메모리장치의 외부에서 인가되는 어드레스의 각 비트를 나타낸다. 참조부호 PRAE, PRTR은 정상동작시 사용되는 신호들이다. 필요에 따라 상기 어드레스 디코딩 수단은 다른 논리 게이트들로 구성될 수 있다.
도 10은 도 6에 도시된 기입독출 제어수단의 회로도이다.
도 10을 참조하면, 상기 기입독출 제어수단은, 인버터들(1001,1005,1011,1017,1019)와, 노아게이트(1003)과, 낸드게이트들(1013,1015), 및 풀다운 트랜지스터들(1007,1009)를 포함하여 구성된다. 참조부호 A3는 도 6에 도시된 제4핀(A3)을 나타낸다. 참조부호 DRA910은 정상동작시 사용되는 신호이다. 참조부호 PEQiB는 도 6에 도시된 기입독출 제어수단(607)의 출력(PEQiB), 즉 등화신호를 나타낸다. 필요에 따라 상기 기입독출 제어수단은 다른 논리 게이트들로 구성될 수 있다.
도 11은 도 6에 도시된 감지증폭기 제어수단의 회로도이다.
도 11을 참조하면, 상기 감지증폭기 제어수단은, 인버터들(1103, 1105, 1107, 1109, 1111, 1119, 1121, 1123, 1125, 1127, 1131)과, 노아게이트들(1115, 1117), 및 낸드게이트들(1101, 1113, 1129)를 포함하여 구성된다. 참조부호 A4는 도 6에 도시된 제5핀(A4)를 나타낸다. 참조부호 PRABLS,PRAR01은 정상동작시 사용되는 신호이다. 참조부호 PSE는 도 6에 도시된 감지증폭기 제어수단(609)의 출력, 즉 감지증폭기 인에이블 신호를 나타낸다.
도 12는 도 6에 도시된 메모리셀 어레이의 데이터 센싱회로의 회로도이다.
도 12에 도시된 데이터 센싱회로는 통상의 회로로서, 메모리셀(1201,1217), 비트라인 쌍(BLi,BLiB,BLj,BLjB), 등화회로(1203,1215), 분리부(1205,1213), 감지증폭기(1207,1211), 칼럼선택부(1209)를 포함하여 구성된다.
이하 도 6 내지 도 12를 참조하여 웨이퍼 번인 테스트시 본 발명에 따른 반도체 메모리장치의 동작을 상세히 설명하겠다.
상기 본 발명에 따른 반도체 메모리장치에서는, 웨이퍼 번인 테스트시 핀(WBE)에 논리"하이" 신호가 인가될 때 상기 웨이퍼 번인 인에이블 신호 발생수단(603)이 웨이퍼 번인 인에이블 신호(PWBE)를 논리"하이"로 활성화시킨다.
상기 워드라인 선택수단(605)는, 상기 웨이퍼 번인 인에이블 신호(PWBE)가 논리"하이"로 활성화된 상태에서 3개의 핀(A0 내지 A2)에 인가되는 신호들에 응답하여 상기 메모리셀 어레이(601)의 복수개의 워드라인들(WL0 내지 WLn)을 선택적으로 활성화시킨다.
예컨데 웨이퍼 번인 테스트시 즉 상기 웨이퍼 번인 인에이블 신호(PWBE)가 논리"하이"일 때 상기 메모리셀 어레이(601)의 워드라인들(WL0 내지 WLn)중 짝수번째 워드라인들을 활성화시켜 기입동작을 수행하고자 할 경우에는, 3개의 핀, 즉 상기 제1 내지 제3핀(A0,A1,A2)에 (0,0,0)이 인가된다. 이에 따라 도 8의 회로에서 제어신호들(PWBEE,PWBEO,PWBEC,PWBET,PWBEALL)이 (1,0,0,0,0)이 되고 이에 따라 상기 제어신호들(PWBE0B 내지 PWBE3B)가 (0,1,0,1)이 되며 이에 따라 도 9의 회로에서 상기 어드레스 신호들(RA0B1B 내지 RA01)은 (1,0,1,0)이 된다. 따라서 도 6에 도시된 메모리셀 어레이(601)의 워드라인들(WL0 내지 WLn)중 짝수번째 워드라인들(WL0,WL2,...)이 선택되어 활성화된다.
웨이퍼 번인 테스트시 상기 메모리셀 어레이(601)의 워드라인들(WL0 내지 WLn)중 홀수번째 워드라인들을 활성화시켜 기입동작을 수행하고자 할 경우에는, 상기 제1 내지 제3핀(A0,A1,A2)에 (1,0,0)이 인가된다. 이에 따라 도 8의 회로에서 상기 제어신호들(PWBEE,PWBEO,PWBEC,PWBET,PWBEALL)이 (0,1,0,0,0)이 되고 이에 따라 상기 제어신호들(PWBE0B 내지 PWBE3B)가 (1,0,1,0)이 되며 이에 따라 도 9의 회로에서 상기 어드레스 신호들(RA0B1B 내지 RA01)은 (0,1,0,1)이 된다. 따라서 도 6에 도시된 메모리셀 어레이(601)의 워드라인들(WL0 내지 WLn)중 홀수번째 워드라인들(WL1,WL3,...)이 선택되어 활성화된다.
웨이퍼 번인 테스트시 상기 메모리셀 어레이(601)의 워드라인들(WL0 내지 WLn)중 컴프리먼트 셀들에 대응되는 워드라인들을 활성화시켜 기입동작을 수행하고자 할 경우에는, 상기 제1 내지 제3핀(A0,A1,A2)에 (0,1,0)이 인가된다. 이에 따라 도 8의 회로에서 제어신호들(PWBEE,PWBEO,PWBEC,PWBET,PWBEALL)이 (0,0,1,0,0)이 되고 이에 따라 상기 제어신호들(PWBE0B 내지 PWBE3B)가 (0,1,1,0)이 되며 이에 따라 도 9의 회로에서 상기 어드레스 신호들(RA0B1B 내지 RA01)은 (1,0,0,1)이 된다. 따라서 도 6에 도시된 메모리셀 어레이(601)의 워드라인들(WL0 내지 WLn)중 컴프리먼트 셀들에 대응되는 워드라인들(WL0,WL3,...)이 선택되어 활성화된다.
웨이퍼 번인 테스트시 상기 메모리셀 어레이(601)의 워드라인들(WL0 내지 WLn)중 트루 셀들에 대응되는 워드라인들을 활성화시켜 기입동작을 수행하고자 할 경우에는, 상기 제1 내지 제3핀(A0,A1,A2)에 (0,1,1)이 인가된다. 이에 따라 도 8의 회로에서 상기 제어신호들(PWBEE,PWBEO,PWBEC,PWBET,PWBEALL)이 (0,0,0,1,0)이 되고 이에 따라 상기 제어신호들(PWBE0B 내지 PWBE3B)가 (1,0,0,1)이 되며 이에 따라 도 9의 회로에서 상기 어드레스 신호들(RA0B1B 내지 RA01)은 (0,1,1,0)이 된다. 따라서 도 6에 도시된 메모리셀 어레이(601)의 워드라인들(WL0 내지 WLn)중 트루 셀들에 대응되는 워드라인들(WL1,WL2,...)이 선택되어 활성화된다.
웨이퍼 번인 테스트시 상기 메모리셀 어레이(601)의 모든 워드라인들(WL0 내지 WLn)들을 활성화시켜 기입동작을 수행하고자 할 경우에는, 상기 제1 내지 제3핀(A0,A1,A2)에 (1,1,1)이 인가된다. 이에 따라 도 8의 회로에서 상기 제어신호들(PWBEE,PWBEO,PWBEC,PWBET,PWBEALL)이 (0,0,0,0,1)이 되고 이에 따라 상기 제어신호들(PWBE0B 내지 PWBE3B)가 (0,0,0,0)이 되며 이에 따라 도 9의 회로에서 상기 어드레스 신호들(RA0B1B 내지 RA01)은 (1,1,1,1)이 된다. 따라서 도 6에 도시된 메모리셀 어레이(601)의 모든 워드라인들(WL0 내지 WLn)이 선택되어 활성화된다.
한편 웨이퍼 번인 테스트시 기입동작을 수행하고자 할 경우에는, 상기 제4핀(A3)에 논리"0"를 인가하거나 또는 상기 제4핀(A3)를 플로우팅시킨다. 이에 따라 도 10의 회로에서 상기 등화신호(PEQiB)가 논리"1"이 된다. 따라서 도 12에 도시된 등화회로(1203)의 등화 트랜지스터들(1203a 내지 1203c)가 턴온되고, 상기 등화 트랜지스터들을 통해 VBL 전압레벨이 활성화된 워드라인에 연결된 소정의 메모리셀에 기입되게 된다.
결국 상술한 본 발명에 따른 반도체 메모리장치에서는, 웨이퍼 번인 테스트시 상기 제4핀(A3)에 논리"0"를 인가하거나 또는 상기 제4핀(A3)를 플로우팅시킴으로써 기입동작이 가능해 진다. 특히 종래기술과 달리 모든 셀에 대한 기입동작도 가능해 진다.
또한 웨이퍼 번인 테스트시 독출동작을 수행하고자 할 경우에는, 상기 제4핀(A3)에 논리"1"을 인가하고 상기 제5핀(A4)에 논리"1"을 인가한다. 이에 따라 도 10의 회로에서 상기 등화신호(PEQiB)가 논리"0"이 되고 도 11의 회로에서 감지증폭기 인에이블 신호(PSE)가 논리"1"이 된다. 따라서 도 12에 도시된 등화회로(1203)의 등화 트랜지스터들(1203a 내지 1203c)가 턴오프되고 소정의 회로를 통해 도 12에 도시된 감지증폭기(1207,1211)이 인에이블되어, 독출동작이 가능해진다.
독출동작은 모든 셀에 대하여 수행된다. 즉 상기 메모리셀 어레이(601)의 워드라인들(WL0 내지 WLn)을 모두 선택하여 활성화시켜 모든 셀에 대하여 독출동작이 수행된다. 다시 말해 웨이퍼 번인 테스트시 독출동작을 수행할 경우에는, 상기 워드라인들(WL0 내지 WLn)을 모두 선택하여 활성화시키기 위해 상기 제1 내지 제3핀(A0,A1,A2)에 (1,1,1)이 인가된다. 이에 따라 도 8의 회로에서 상기 제어신호들(PWBEE,PWBEO,PWBEC,PWBET,PWBEALL)이 (0,0,0,0,1)이 되고 이에 따라 상기 제어신호들(PWBE0B 내지 PWBE3B)가 (0,0,0,0)이 되며 이에 따라 도 9의 회로에서 상기 어드레스 신호들(RA0B1B 내지 RA01)은 (1,1,1,1)이 된다. 따라서 도 6에 도시된 메모리셀 어레이(601)의 모든 워드라인들(WL0 내지 WLn)이 선택되어 활성화된다.
이상 본 발명을 일실시예를 들어 설명하였으나 본 발명은 상기한 실시예에 한정되지 않으며 본 발명이 속하는 기술적 사상내에서 당분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 물론이다.
결론적으로 상술한 본 발명에 따른 반도체 메모리장치에서는, 웨이퍼 번인 테스트시 제어핀의 수가 증가되지 않는 상태에서, 모든 셀에 대한 기입동작이 가능하다. 또한 웨이퍼 번인 테스트의 독출동작시 등화신호가 외부에서 제어될 수 있으며, 이에 따라 상기 등화신호에 의한 독출동작의 실패를 방지할 수 있다.

Claims (3)

  1. 메모리셀 어레이;
    제1 내지 제4핀;
    웨이퍼 번인 테스트시, 상기 제1 내지 제3핀에 인가되는 신호들을 논리조합하여 상기 메모리셀 어레이의 복수개의 워드라인들을 선택적으로 활성화시키는 워드라인 선택수단; 및
    웨이퍼 번인 테스트시, 상기 제4핀에 인가되는 신호에 응답하여 상기 메모리셀 어레이에 대한 기입동작 및 상기 메모리셀 어레이로부터의 독출동작을 제어하는 기입독출 제어수단을 구비하는 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 반도체 메모리장치는,
    제5핀; 및
    웨이퍼 번인 테스트시, 상기 제5핀에 인가되는 신호에 응답하여 상기 메모리셀 어레이의 감지증폭기를 인에이블 또는 디스에이블시키는 감지증폭기 제어수단을 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
  3. 제1항에 있어서, 상기 워드라인 선택수단은,
    상기 제1 내지 제3핀에 인가되는 신호들을 논리조합하여 제어신호들을 발생하는 제어신호 발생수단; 및
    상기 제어신호들에 응답하여 상기 워드라인들에 대응되는 어드레스 신호들중 선택되는 어드레스 신호들을 활성화시키는 어드레스 디코딩 수단을 구비하는 것을 특징으로 하는 반도체 메모리장치.
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