經濟部智慧財產局員工消費合作社印製 4 195 87 A1 _ B7 五、發明說明（1〉 發明背t 1. 發明領域 本發明與半導體記憶裝置有關，特別是與半導體記憶裝 置之晶圓預燒測試設計有關。 2. 相關技藝之説明 晶圓預燒法是用來驗證半導體裝置之可靠度之用。作晶 圓預燒時，會在高溫下送一個高於半導體裝置操作電壓之 電壓’亦即，送一個壓迫力至該半導體裝置，藉以測試出 此狀態下晶圓中之半導體裝置可能產生之各種不同的缺陷 。是故’半導體裝置必需包含可執行晶圓預燒之測試電路。 詳細地，傳統的半導體記憶裝置晶圓預燒法是選擇偶數 字组線或奇數字组線來接受壓迫力之將資料寫入記憶體單 元’或是選擇與眞實位元或互補位元相應之字組線來接受 壓迫力之將資料寫入。在作讀取操作時，則是選擇所有的 字组線來接受壓迫力之從記憶體單元中讀取資料。 圖1是具有傳統晶圓預燒設計之半導體記憶裝置的方塊圖。 參考圖1，具有傳統晶圓預燒設計之半導體裝置，包含： 記憶單元陣列101，晶圓預燒致能信號產生單元1〇3，字组 線選擇單元105，寫入與讀出控制單元1〇7，以及感測放大 器控制單元109 〇該字組線選擇單元1〇5包含控制信號產生 單元105a以及位址解碼單元i〇5b。 圖2是圖1之晶圓預燒致能信號產生單元的電路圖；圖3 是圖1之控制信號產生單元的電路圖；圖4是圖1之位址解 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） I--I---- -------------訂--------- (請先閱讀背面之注意事項再梦寫本頁) 經濟部智慧財產局員工消費合作社印製 4195 87 A7 ___B7______ 五、發明說明（2 ) 碼單元的電路圖；圖5是圖1之寫入與讀出控制單元的電路 圖。 參考圖1至圖5，在一個具有傳統晶圓預燒設計之半導體 記體裝置中，若要作預燒測設試，需送一個邏輯高位準之 信號至基腳WBE，該晶圓預燒致能信號產生單元1〇3會將晶 圓預燒致能信號PWBE致動爲邏輯高位準。在該晶圓預燒致 能信號PWBE在邏輯高位準狀態時，該字组線選擇單元1〇5 會回應送至A0至A3這四個基腳之信號，選出記憶單元陣 列101字組線WL0至WLn中之多條字组線。換句話説，控制 信號產生單元105a會產生相稱於A0至A3這四個基腳信號之 PWBE0B至PWBE3B控制信號，然後位址解碼單元1〇5b再回 應此PWBE0B至PWBE3B控制信號，致動該相應可選出記憶 單元陣列101中字组線WL0至WLn之位址信號RA0B1B至RA01 。此刻，因爲該晶圓預燒致能信號PWBE是邏輯高位準，所 以位址信號 RAiBjB 至 RAij，其中 i = i，2’-‘，，j = 2，3， …，是被致動爲邏輯高位準。 譬如’在作晶圓預燒測試時，爲了要能夠致動記憶單元 陣列101字組線WL0至WLn中之偶數字組線，我們會送（1，
〇，1 ’ 0)信號至A 0到A 3這四個基腳以使控制信號pWBE〇B 至PWBE3B成爲（0 ’ 1 ’ 0 ’ 1) ’如此，位址信號RAojgiB至 RA01就會成爲（1，0, 1，0)。爲了要能夠致動記憶單元陣 列101字組線WL0至WLn中之奇數字組線，我們會送（〇 , 1 ’ 〇，丨）信號至A 0到A 3這四個基腳以使控制信號pWBE〇B 至PWBE3B成爲（1 ’ 0 ’ 1 ’ 0) ’如此，位址信號至 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱〉 I I 1 ---- ------- ---I I — II -------- C請先閱讀背面之注意事項再填寫本頁) A7 4195 87 B7___ 五、發明說明（3 ) RA01就會成爲（0，1，0，同樣地，爲了要能夠致動記 憶單元陣列1 〇 1中所有的字組線WL0至WLn，我們會送（1， (請先閱讀背面之注意事項再填寫本頁) 1，1，1)信號至A0到A3這四個基腳以使控制信號PWBE0B 至PWBE3B成爲（0，0，0，〇)，如此，位址信號RA0B1B至 RA01就會成爲（1，1，1，1)。 爲了要能夠致動記憶單元陣列1〇1字組線WL0至WLn中之 奇數或偶數字組線，然後接著執行晶圓預燒測試中之寫入 操作，控制信號PWBE0B至PWBE3B中之兩個，要被致動爲 邏輯高位準，並接著該寫入與讀出控制單元107之輸出 PEQiB，亦即，均一化信號變爲邏輯高位準。如此，圖12 之用以將記憶單元陣列101中預定的位元線组予以一致之均 —化電晶體1203a至1203c會被打開，電壓位準VBL則透過該 均一化電晶體，被窝入預定的記憶體單元中。 經濟部智慧財產局員工消費合作社印製 不過，具有傳統晶圓預燒設計之半導體記憶裝置在作晶 圓預燒測試時，爲了要能夠致動記憶單元陣列101中所有的 字组線WL0至WLn，並接著執行寫入操作，亦即，爲了要能 夠針對所有的單元施行寫入操作；該PWBE0B至PWBE3B控 制信號必須全部均爲邏輯低位準，並接著該寫入與讀出控 制單元107之輸出PEQiB變爲邏輯低位準才可以。不過，一 旦如此，圖1 2中之均一化電晶體l2〇3a至l2〇3c會關閉，導 致所有單元之寫入操作無法施行》 爲了要於晶圓預燒測試時執行讀取操作，我們會送一個 邏輯高位準至基腳A 4，以使感測放大器控制單元1 〇9將感 測放大器致能信號PSE致動至邏輯高位準，如此，記憶單元 -6 - 本紙張尺度適用中國固家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 419587 五、發明說明（4 ) 陣列101中之感測放大器就會接受讀取操作《在具有傳統晶 圓預燒設計之半導體記憶裝置中，爲使所有的記憶單元均 接受讀取操作，記憶單元陣列101中所有的字组線均需予以 致動。換言之，當晶圓預燒測試欲執行讀取操作時，爲了 致動字組線WL0至WLn , (1，1，1 , 1)會送至A0至這 四個基腳，並接著使該控制信號PWBE0B至PWBE3B變爲（〇 ，0，0 ’ 0)。如此，該位址信號RA0B1B至RA01變爲（1，1 ’ 1，1)，致動了 WL0至WLn字组線。在此同時，因爲該控 制信號PWBE0B至PWBE3B全爲邏輯低位準，所以該寫入與 讀出控制單元107的輸出PEQiB，亦即，均一化信號會變爲 邏輯低位準，使得圖1 2中之均一化電晶體1203a至1203c全 部關閉，藉以接受讀取動作。 具傳統晶圓預燒設計之半導體記憶裝置在執行預燒測試 之讀取操作期間，當暫時點PEQiB在預燒測試之讀取操作中 變爲邏輯低位準時，記憶體單元之電荷分佈無法在字纽線 致動時確立，此將導致讀取動作之失敗。 發明摘要 提供一個在執行晶圓預燒測試時，可針對所有記憶體單 兀執行窝入動作並在毋須增加控制基腳數目之情況下，於 讀取操作期間由外部來控制均一化信號之半導體記憶裝置 ，疋爲本發明之目標。 於疋，爲了要達成上述用標，本發明之半導體記憶裝置 包含：一記憶體單元陣列； ------I ------*壯衣--------訂---------線 {讀先閱讀背面之注意事項再埗寫本頁} 本紙張尺群（CNS)A4規格⑵Q χ 29 ) A7 --------冷 195 8 7_ 五、發明說明（5 ) 第一至第四基腳，一在晶圓預燒測試期間用以將送至該 第-至第三基腳信號作邏輯組合，藉以選擇性地致動該記 憶體單元陣列中多條字組線之字組線選擇單元，以及一在 晶圓預燒測試期間可回應送至該第四基腳之信號來控制記 憶體單元陣列之窝入與讀取操作之寫入與讀出控制單元 該半導體記憶裝置另包含第五基腳以及一在晶圓預燒測 試期間可因著送至該第五基腳之信號來致能或禁能記憶體 單元陣列中感測放大器之感測放大器控制單元。 該字组線選擇單元包含控制信號產生單元以及位址解碼 單元。琢控制信號產生單元根據送至該第—至第三基脚之 信號的邏輯組合來產生控制信號。該位址解碼單元則回應 該控制信號，致動該與所欲字组線相對應之位址信號。 圖式之簡要説明 配合著附圖詳細地說明本發明之較佳具體實施例，本發 明之目標與好處將會更加明晰；其中： 圖1是具有傳統晶圓預燒設計之半導體記憶裝置的方塊圖； 圖2是圖1中之晶圓預燒致能信號產生單元的電路圖 圖3是圖1中之控制信號產生單元的電路圖； 圖4是圖1中之位址解碼單元的電路圖； 圖5疋圖I中之窝入與讀出控制單元的電路圖； 圖6是本發明之半導體記憶裝置的方塊圖； 圖7是圖6中之晶圓預燒致能信號產生單元的電路圖 圖8是圖6中之控制信號產生單元的電路圖； 圖9是圖6中之位址解碼單元的電路圖； 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 χ 297公楚） --------------裝--- (請先閱讀背面之注意事項再填寫本頁) 訂- -線 經濟部智慧財產局員工消費合作社印製 經濟部中央標準局I工消费合作社印装 A7 B7
015號專利申請案 說明書修正頁(89年10月） 五、發明説明（ 圖10是圖6申之寫入與讀出控制單元的電路圖； 圖1 1是圖6中之感測放大器控制單元的電路圖；以及 圖1 2是圖6中記憶體單元陣列之資料感測電路的電路圖 圖式之元件符號說明 101 記憶單元陣列 103 晶圓老化測試致能信號產生單元 105 字組線選擇單元 105a 控制信號產生單元 105b 位址解碼單元 107 寫入與讀出控制單元 109 感測放大器控制單元 601 記憶體單元陣列 603 晶圓老化測試致能產生單元 605 字組線選擇單元 605a 控制信號產生單元 605b 位址解碼單元 607 寫入與讀出控制單元 609 感測放大器控制單元 701,703 反相器 705,707 拉下電晶體 8〇1,8〇3,805,827,831，833,837,839,843,849,851 反相器 807,811,815,819,823 反及（NAND)閘 809,813,817,821,825,829,835,841,847 反閘或（NOR) 901,917,933,949 轉移閘 -9· 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ---------i------ΐτ (請先閱讀背面之注意事項再填寫本頁) 4 195 8 7 第88105015號專利申請案 說明書修正頁(89年10月） A7 B7 五、發明説明（6a) 903,905,915,919,921,931,935,937,947,951,953,963,965 反相器 907,909,911，913,925,927,929,939,941,943,945,955,957,959,961 反及(NAND) 閘 1001,1005,1011,1017,1019 反相器 1003 反或(NOR)閘 1007,1009 拉下電晶體 1013,1015 反及(NAND)閘 1103,1105,1107,1109,1111,1119,1121,1123,1125,1127,1131 反相器 經濟部中央橾準局負工消費合作社印装
1115,1117 1101,1113,1129 1201,1217 1203,1215 1205,1213 1207,1211 1209 A1-A3 BLi、BLiB、BLjB DRA910 PEQiB PRABLES ' PRAROl PSE PWBE PWBE0B-PWBE3B 反或(NOR)閘 反及（NAND)閘 記憶單元 均一化電晶體 隔離器 感測放大器 行選擇單元 接腳 位元線對 正常操作之信號 輸出 正常操作之信號 感測放大器控制單元609的輸出 晶圓老化測試致能信號 控制信號
PWBEE、PWBEO、PWBEC、PWBET、PWBEALL 控制信號 ----------士衣------訂------東 (請先W讀背面之注意事項再填寫本頁) -9a- 本紙張尺度適用中國國家橾準（CNS) A4说格（210X297公釐） 4 1 of 8¾1¾015號專利申請案 A7 汗 正頁(89 年 10 月)_B7_ 五、發明说明（6b ) RA0BIB ' RA0IB ' RA0B1 ' RA01 位址線 WBE 接腳 WLO-WLn 字組線 較佳具體實施例之說明 參考圖6，本發明之半導體記憶裝置包含一記憶體單元陣 列6(H，一晶圓預燒致能信號產生單元603，一字組線選擇單 元605，一寫入與讀出控制單元607，以及一感測放大器控制 單元609。 該晶圓預燒致能信號產生單元603在進入晶圓預燒測試時 ，會回應接腳WBE來產生晶圓預燒致能信PWBE。該字組線 選擇單元605在晶圓預燒測試期間，邏輯地組合送至第一至 第三AO，A1與A2三基腳之信號，以選擇性地致動記憶體 單元陣列601之字組線WL0至WLn。該寫入與讀出控制單元 607在晶圓預燒測試期間，因著送至第四基腳A3之信號來控 制該記憶體單元陣列601之寫入與讀取操作。該感測放大器 控制單元609則在晶圓預燒測試期間，因著送至第五基腳A4 之信號，致能或禁能該記憶體單元陣列601中之感測放大器 ο 經濟部中央標隼局員工消費合作社印製 (請先聞讀背面之注意事項再填寫本頁) 字組線選擇單元605包含控制信號產生單元605a與位址解 碼單元605b。控制信號產生單元605a邏輯地組合送至第一至 第三基腳AO，A1與A2之信號，藉以產生控制信號PWBE0B 至PWBE3B。位址解碼單元605b則因著該PWBE0B至 PWBE3B控制信，從位址信號RAOB1B至RA01與RAjBjB至 -9b- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部智慧財產局貝工消費合作社印製 4^5q{ A7 419ΚΩ7_- B7 五、發明說明（7 ) RAij中選出與字組線WLO至WLn相對應之位址信號；其中， i = l，2···，j = l，2，"。 參考圖7，該晶圓預燒致能信號產生單元包含：反相器 701與703，以及拉下電晶體705與707。參考文字WBE是爲圖 6之一基腳，而參考文字PWBE則是圖6之晶圓預燒致能信 號PWBE。如有必要該晶園預燒致能信號產生單元可以由其 他的邏輯閘組成。 晶圓預燒測試中’當基腳WBE被送入一邏輯高位準之信 號時，該晶圓預燒致能信號產生單元會致動一個輸出信號， 亦即，該晶圓預燒致能信號PWBE會被致動爲邏輯高位準。 參考圖8，控制信號產生單元605a包含：反相器801，803 ，805，827，831，833，837，839，843，845，849與 851 ;反 及閘 807，811，815，819 與 823 :以及反或閘 809，813 , 817， 821，825，829，835，841 與 847。參考文字 AO，A1 與 A2 標 示出圖6中之第一至第三基腳AO，A1與A2 »參考文字 PWBEE，PWBEO，PWBEC，PWBET 與 PWBEALL 分另丨J 地標示 出：可從圖6中記憶體單元陣列601之字組線WL0至WLn中， 選擇偶數字組線WL0，WL2，…之控制信號，選擇奇數字組 線WL1，WL3，…之控制信號，選擇對應出互補單元之字組 線WLO ’ WL3，…之控制信號，選擇對應出眞實單元之字組 線WL1，WL2，…之控制信號，以及選擇所有字组線WL0至 WLn之控制信號。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） ------------_装--------訂---------線 I (請先閱讀背面之注意事項再填寫本頁> A7 419587 __B7__ 五、發明說明（8 ) 參考文字PWBEOB至PWBE3B標示出圖6之PEWBEOB至 PWBE3B控制信號。如有必要該控制信號產生單元可以包含 其他的邏輯閘。 參考圖9，位址解碼單元包含··轉移閘90〗，917，933與949 ，反相器903，905，915，919，921，931，935，937，947，951 ，953，963 與 965，以及反及閘 907，909，911，913，923， 925，927，929，939，941，943，945 * 955，957，959與 961。 參考文字PWBE0B至PWBE3B標示出圖6之PWBE0B至 PWBE3B控制信號》參考文字RA0B1B至RA01以及RAiBjB至 RAij，其中’ i = 1，2…，j = 2，3…標示出圖6之RA0B1B 至RA01以及RAiBjB至R Aij位址信號β參考文字ra〇，rai ，RAi，其中i = 1，2…，以及RAj，其中j = 2，3…分別 地標示出在正常操作狀態下從半導體記體裝置的外侧所送 入之位址位元。參考文字PRAE與PRTR是正常操作時之信號 。如有必要該位址解碼單元可以包含其他的邏輯閘。 參考圖10，該寫入與讀出控制單元包含：反相器1〇〇1， 1005，1011，1017 與 1019 ,反或閘 1〇〇3，反及閘 1〇13 與 1〇15 ，以及拉下電晶體1007與1009。參考文字八3標示出圖6中之 第四基腳A3。參考數字DRA91〇標示出正常操作時之信號。 參考數字PEQiB標示出圖6中之寫入與讀出控制單元6〇7之輸 出PEQiB，亦即，均一化信號。如有必要，該寫入與讀出控 制單元可以包含其他的邏輯閘 參考圖1 1 ,該感測放大器控制單元包含反相 器1103 ， 1105 ，1107 ’ 1109 ’ 1111，mg ’ 1121，"23，1125，1127 與 1131 '11- 本紙張尺度適用中國國家標準（CNS)A4 ^fi"(2i〇 x 297"iT)一- <請先閱讀背面之注意事項再填寫本頁)
Ί衣·--I I I I I I I I — I I I I 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 4 195 8 7 a? ________ B7 五、發明說明（9 ) ，反或閘1115與1117以及反及閘1101，in3與〗129。參考數 字A4標示出圖6中之第五基腳A4。參考數字PRABLS與 PRAR01是正常操作時之信號。參考數字PSE標示出圖6中 感測放大器控制單元609之輸出，亦即，感測放大器致能信 號。 參考圖1 2，圖1 2之資料感測電路包含記憶體單元1201與 1217 ’位元線對BLi，BLiB，BLj與BLjB，均一化電路1203與 1215’隔離器1205與1213，感測放大器1207與1211，以及行 選擇單元1209。 本發明之半導體記憶裝置在晶圓預燒測試期間的操作情 沉，將以圖6至1 2爲參考來詳細地説明。 本發明之半導體記憶裝置，當於晶圓預燒測試中，送一 邏輯高位準信號至基腳WBE時，該晶圓預燒致能信號產生 單元603會將晶圓預燒致能信號PWBE致動爲邏輯高位準。 當晶圓預燒致能信號PWBE被致動爲邏輯高位準時，該字 組線選擇單元605會回應A 0至A2三基腳上之信號，選擇性 地致動多條記憶體單元陣列601中之字組線WL0至WLn 6 譬如，爲了要在晶圓預燒測試期間，亦即，當晶圓預燒 致能信號PWBE爲邏輯高位準時，致動記憶體單元陣列60 1 字組線WL0至WLn中之偶數字組線來接受窝入操作，必須送 (0，0，0)邏輯値至AO，A1與A2這三個基腳。因此，圖8 電路中之 PWBEE，PWBEO，PWBEC , PWBET 與 PWBEALL控 制信號會分別地成爲（1，0，0，0，0) ’並接著使PWBE0B 至PWBE3B控制信號變成（0，1，0，1 )，如此’圖9電路中 -12- 本紙張又度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----------- 裝-------i 訂--- - ----線 I (請先閱讀背面之注意事項再翁寫本頁) ΚΙ 4ί95β7 ___Β7__ 五、發明說明（1〇 ) 之RA0B1B至RA01位址信號就會成爲（1，Ο，1，0)。故， 圖6記憶體單元陣列601之WLO至WLn字組線，其偶數部份 WL0，WL2，…，就會被致動。 爲了要在晶圓預燒測試期間，致動記憶體單元陣列601字 组線WL0至WLn中之奇數字组線來接受寫入操作，必須送 (1，0，0)邏輯値至AO，A1與A2這三個基腳。圖8中之控 制信號 PWBEE，PWBEO，PWBEC，PWBET 與 PWBEALL會因 此分別地成爲（0，1，0，0，0)，並接著使P WBE0B至 PWBE3B控制信號變成（1，〇，1，0);如此，圖9電路中之 RA0B1B至RA01位址信號就會變成（0，1，0，1)。故，圖 6記憶體單元陣列601之WL0至WLn字組線，其奇數部份WL1 ’ WL3 ’ ·"，就會被致動。 爲了要在晶圓預燒測試期間，致動記憶體單元陣列601字 組線WL0至WLn中與互補單元相對應之字組線來接受寫入操 作，必須送（0，1，0)邏輯値至第一到第三基腳AO，A1與 A2。圖 8 中之控制信號 PWBEE，PWBEO，PWBEC，PWBET 與PWBEALL會因此分別地成爲（〇，0，1，0，0)，並接著 使PWBE0B至PWBE3B控制信號變成（0，1，1，0);如此， 圖9電路中之RA0B1B至RA01位址信號就會變成（1，0，0， 1 )。故，圖6記憶體單元陣列601之WL0至WLn字組線中與 互補單元相對應之字组線，就會被致動。 爲了要在晶圚預燒測試期間，致動記憶體單元陣列601字 组線WL0至WLn中與眞實單元相對應之字組線來接受寫入操 作，必須送（0，1，1)邏輯値至第一到第三基腳A 0，A 1與 -13 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公犮） ---------------------訂---------線 I (請先閱讀背面之注意事項再堉寫本頁) 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局具工消費合作社印製 ^195 87 a； ______B7____ 五、發明說明（11 ) A2。圖8電路中之控制信號pwBEE，P WBEO，PWBEC， PWBET與PWBEALL會因此分別地成爲（0，0，0，1，0)， 並接著使PWBE0B至PWBE3B控制信號變成（1，〇，〇，1); 如此，圖9電路中之RA0B1B至RA01位址信號就會變成（〇， 1 ’ I，0)。故，圖6記憶體單元陣列601之WL0至WLii字组 線中與眞實單元相對應之字組線，就會被致動。 爲了要在晶圓預燒測試期間，致動記憶體單元陣列601之 所有字組線WL0至WLn來接受寫入操作，必須送（1，1，1 ) 資料値至第一到第三基腳AO，A1與A2。圖8電路中之控 制信號 PWBEE，PWBEO，PWBEC，PWBET 與 PWBEALL會因 此分別地成爲（0，0 ’ 〇，〇，1 )，並接著使PWBE0B至 PWBE3B控制信號變成（〇，〇，〇，〇);如此，圖9電路中之 RA0B1B至RA01位址信號就會變成（1，1，1，1)。故，圖6記 憶體單元陣列601之所有字组線WL0至WLn，就會被致動。 在此同時’爲了要於晶圓預燒測試期間執行寫入操作 ’必須送邏輯値0至第四基腳A3或是乾脆讓第四基腳浮 接。因此，圖1 0電路中之均一化信號PEQiB就會變爲邏輯1 。因此，圖1 2中均一化電路1203之均—化電晶體12〇以至 1203c會被打開，電壓位準VBL就會透過該均一化電晶體而 被寫入與被致動之字組線有連接之記體單元中。 根據本發明之半導體記憶裝置，送邏輯〇至第四基腳八3 或令第四基腳A3浮接，均可使寫入動作得以執行。特別的 地方是，我們可針對所有的單元執行寫入動作，這與傳統 的技藝並不相同。 -14· 本紙張尺度適用争國國家標準（CNS)A4規格（210 X 297公釐） ------------裝·------—訂---- I----線 ( (請先閱讀背面之泫意事項再餐寫本頁) 經濟部智慧財產局員工消費合作社印别衣 4195 8 7 Α7 Β7 五、發明說明（12 ) 另外，若要在晶圓預燒測試期間執行讀取動作，必須送 邏輯1至第四基腳A3與第五基腳A4。因此，圖1〇電路中之 均一化信號PEQjB變爲邏輯〇，圖1 i電路中之感測放大器致 能is號PSE變爲邏輯1。圖12中均一化電路1203之均一化電 晶體1203&至1203〇會因此而關閉，圖12中之感測放大器12〇7 與，1211會因一預定的電路而被致能，使得讀取動作得以 施行讀取動作可施行於所有的單元。 這也忒疋説，圯憶體單元陣列6〇1之WL〇至WLn字组線會 被致動，以使该讀取動作得以施行於所有的單元。爲了要 在晶圓預燒測試期間執行讀取操作，我們必須送（1，i， U邏輯値至第一到第三基腳Αθ，八丨與八2以便致動所有的 字組線WL0至WLn。圖8電路中之控制信號pWBEE，pwBE〇 ，PWBEC，PWBET與PWBEALL 會因此變成（0，〇 , 〇，〇， 1)，並接著使PWBEOB至PWBE3B控制信號變成（0，〇，〇， 0);如此，圖9電路中iRAOB1BiRA〇1位址信號就會變成 (1，1，1，1)。故，圖6記憶體單元陣列6〇1之所有字組線 WLO至WLn，就會被致動。 本發明之半導體記憶《置有可能在不增加控制基脚數目 的情況下，於晶圓預燒測試期間針對所有的單元執行寫入 操作。另外，在晶圓預燒測試之讀取操作期間，本發明之 半導體圮憶裝置可以由外部來控制該均—化信號，使得該 因均一化信號所導致之讀取失敗得以被抑制。 必須了解的是’本發明並不以該具體實施例爲限，習於 此藝人士可在不脱本發明之精神下，作出變更修改。 -15- 本紐W適时關家料(CNS)A4^^TiFi^7 <請先閱讀背面之-;t意事項再产K本頁) I -------—訂·--------t I ·