KR102652802B1

KR102652802B1 - 웨이퍼 번인 테스트 회로 및 이를 포함하는 반도체 장치

Info

Publication number: KR102652802B1
Application number: KR1020160144526A
Authority: KR
Inventors: 최영재
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2016-11-01
Filing date: 2016-11-01
Publication date: 2024-04-01
Also published as: US20190293712A1; KR20180047795A; US20180120374A1; US10845408B2; US10352993B2

Abstract

본 기술은 입/출력 패드부; 복수의 단위 메모리 블록 및 상기 입/출력 패드부와 상기 복수의 단위 메모리 블록 사이의 데이터 입/출력 동작을 수행하기 위한 입/출력 회로를 포함하는 메모리 블록; 및 상기 입/출력 패드부를 통해 입력되는 어드레스 신호들 중에서 일부를 복수의 입력 신호로서 입력 받고, 상기 복수의 입력 신호 중에서 가장 늦은 타이밍에 맞도록 상기 복수의 입력 신호를 정렬시켜 생성한 복수의 타이밍 보상된 입력 신호에 따라 복수의 웨이퍼 번인 신호들을 생성하도록 구성된 웨이퍼 번인 제어부를 포함할 수 있다.

Description

웨이퍼 번인 테스트 회로 및 이를 포함하는 반도체 장치{WAFER BURN-IN TEST CIRCUIT AND SEMICONDUCTOR APPARATUS}

본 발명은 반도체 회로에 관한 것으로서, 특히 웨이퍼 번인 테스트 회로 및 이를 포함하는 반도체 장치에 관한 것이다.

반도체 장치는 그 동작 동작 여부를 판단하기 위해 각종 테스트를 수행할 수 있다.

각종 테스트의 하나로서, 웨이퍼 상태에서 내부의 각종 회로 구성에 스트레스를 가하여 정상 동작 여부를 테스트하는 웨이퍼 번인 테스트가 있으며, 이는 반도체 장치의 정상 동작 여부를 파악하기 위한 중요한 테스트이다.

본 발명의 실시예는 웨이퍼 번인 테스트 시간 및 테스트를 위한 회로 면적을 줄일 수 있는 웨이퍼 번인 테스트 회로 및 이를 포함하는 반도체 장치를 제공한다.

본 발명의 실시예는 복수의 입력 신호에 따라 생성한 복수의 펄스 신호를 상기 복수의 입력 신호 중에서 가장 느린 타이밍의 신호에 동기시켜 복수의 타이밍 보상된 입력 신호를 생성하도록 구성된 타이밍 보정부; 상기 복수의 타이밍 보상된 입력 신호에 따라 모드 진입신호를 생성하도록 구성된 모드 진입신호 생성부; 및 상기 복수의 타이밍 보상된 입력 신호를 디코딩하여 복수의 디코딩 신호를 생성하고, 상기 복수의 디코딩 신호를 상기 모드 진입신호에 따라 래치하여 복수의 웨이퍼 번인 신호들로서 출력하도록 구성된 웨이퍼 번인 신호 디코딩부를 포함할 수 있다.

본 발명의 실시예는 입/출력 패드부; 복수의 단위 메모리 블록 및 상기 입/출력 패드부와 상기 복수의 단위 메모리 블록 사이의 데이터 입/출력 동작을 수행하기 위한 입/출력 회로를 포함하는 메모리 블록; 및 상기 입/출력 패드부를 통해 입력되는 어드레스 신호들 중에서 일부를 복수의 입력 신호로서 입력 받고, 상기 복수의 입력 신호 중에서 가장 늦은 타이밍에 맞도록 상기 복수의 입력 신호를 정렬시켜 생성한 복수의 타이밍 보상된 입력 신호에 따라 복수의 웨이퍼 번인 신호들을 생성하도록 구성된 웨이퍼 번인 제어부를 포함할 수 있다.

본 기술은 웨이퍼 번인 테스트에 필요한 시간을 줄일 수 있으며, 웨이퍼 번인 테스를 위한 회로 면적을 줄일 수 있다.

도 1은 본 발명의 실시예에 따른 메모리 시스템(100)의 구성을 나타낸 도면,
도 2는 도 1의 반도체 메모리의 구성을 나타낸 도면,
도 3은 도 2의 커맨드 처리 회로(105)의 구성을 나타낸 도면,
도 4는 도 3의 웨이퍼 번인 제어부(210)의 구성을 나타낸 도면,
도 5는 도 4의 타이밍 보정부(400)의 구성을 나타낸 도면,
도 6은 도 5의 펄스 생성기(PG)(401)의 구성을 나타낸 도면,
도 7은 도 4의 모드 진입신호 생성부(500)의 구성을 나타낸 도면,
도 8은 도 4의 웨이퍼 번인 신호 디코딩부(600)의 구성을 나타낸 도면,
도 9는 도 2의 메모리 블록(107)의 구성을 나타낸 도면이고,
도 10 및 11은 본 발명의 실시예에 따른 웨이퍼 번인 신호를 생성하는 동작을 설명하기 위한 타이밍도이다.

이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.

본 발명의 실시예에 따른 메모리 시스템(100)은 시스템 인 패키지(System In Package), 멀티 칩 패키지(Multi-Chip Package), 시스템 온 칩(System On Chip)과 같은 형태로 구현될 수 있고, 복수의 패키지를 포함하는 패키지 온 패키지(Package On Package) 형태로도 구현될 수 있다.

도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 메모리 시스템(100)은 반도체 메모리(101) 즉, 복수의 다이가 적층된 적층형 반도체 메모리(101), 메모리 컨트롤러(CPU 또는 GPU), 인터포저(Interposer) 및 패키지 기판(Package Substrate)을 포함할 수 있다.

반도체 메모리(101)는 복수의 다이(Die)를 적층하고, 관통 전극을 통해 전기적으로 연결시킴으로써 입/출력 유닛의 수를 늘려 대역폭(Bandwidth)을 증가시킨 HBM(High Bandwidth Memory) 형태로 구성될 수 있다.

패키지 기판 상부에 인터포저가 연결될 수 있다.

적층형 반도체 메모리(101)와 메모리 컨트롤러(CPU 또는 GPU)가 인터포저 상부에 연결될 수 있다.

적층형 반도체 메모리(101)와 메모리 컨트롤러(CPU 또는 GPU)는 인터포저를 통해 각각의 물리 영역(PHY)이 연결될 수 있다.

적층형 반도체 메모리(101)는 복수의 다이가 적층되어 구성될 수 있다.

복수의 다이는 베이스 다이(Base Die) 및 복수의 코어 다이(Core Die)를 포함할 수 있다.

베이스 다이 및 복수의 코어 다이는 복수의 관통 전극(예를 들어, TSV: Through Silicon Via)를 통해 전기적으로 연결될 수 있다.

도 2에 도시된 바와 같이, 반도체 메모리(102) 예를 들어, 도 1의 적층형 반도체 메모리(101) 중에서 어느 하나는 입/출력 패드부(103), 커맨드 처리 회로(105) 및 메모리 블록(107)을 포함할 수 있다.

입/출력 패드부(103)는 복수의 패드 예를 들어, DQ를 포함할 수 있다.

커맨드 처리 회로(105)는 입/출력 패드부(103)의 복수의 패드를 통해 어드레스 신호(ADD)를 입력 받아 복수의 웨이퍼 번인 신호들(WBI<0:15>), 내부 명령들(iCMD) 및 복수의 테스트 모드 신호(TM<0:n>)를 생성할 수 있다.

추후 설명에 앞서, 복수의 웨이퍼 번인 신호들(WBI<0:15>)은 메모리 블록(107)의 내부 회로 구성들 예를 들어, 센스 앰프, 드라이버 및 버퍼 등의 온/오프 동작을 제어하여 웨이퍼 번인 테스트를 수행하기 위한 신호일 수 있다.

메모리 블록(107)은 내부 명령들(iCMD)에 따라 노멀 동작(예를 들어, 리드, 라이트, 프리차지 등)을 수행할 수 있다.

메모리 블록(107)은 복수의 테스트 모드 신호(TM<0:n>)에 따라 데이터 라이트/리드와 관련된 각종 테스트 모드로 진입하여 웨이퍼 번인 테스트 외의 각종 테스트를 수행할 수 있다.

도 3에 도시된 바와 같이, 커맨드 처리 회로(105)는 웨이퍼 번인 제어부(210), 커맨드 디코더(220) 및 테스트 모드 디코더(230)를 포함할 수 있다.

웨이퍼 번인 제어부(210)는 어드레스 신호(ADD)를 입력 받아 복수의 웨이퍼 번인 신호들(WBI<0:15>)을 생성할 수 있다.

커맨드 디코더(220)는 어드레스 신호(ADD)를 입력 받아 내부 명령들(iCMD) 예를 들어, 액티브 명령, 리드 명령 및 라이트 명령 등을 생성할 수 있다.

테스트 모드 디코더(230)는 어드레스 신호(ADD)를 입력 받아 복수의 테스트 모드 신호(TM<0:n>)를 생성할 수 있다.

도 4에 도시된 바와 같이, 웨이퍼 번인 제어부(210)는 타이밍 보정부(400), 모드 진입신호 생성부(500) 및 웨이퍼 번인 신호 디코딩부(600)를 포함할 수 있다.

타이밍 보정부(400)는 복수의 입력 신호(IN<0:3>)에 따라 생성한 복수의 펄스 신호를 복수의 입력 신호(IN<0:3>) 중에서 가장 느린 타이밍의 신호에 동기시켜 복수의 타이밍 보상된 입력 신호(IN_RE<0:3>)를 생성할 수 있다.

모드 진입신호 생성부(500)는 복수의 타이밍 보상된 입력 신호(IN_RE<0:3>)에 따라 모드 진입신호(PLS_WBI_ENT)를 생성할 수 있다.

웨이퍼 번인 신호 디코딩부(600)는 복수의 타이밍 보상된 입력 신호(IN_RE<0:3>)를 디코딩하여 디코딩 신호를 생성하고, 디코딩 신호를 모드 진입신호(PLS_WBI_ENT)에 따라 래치하여 복수의 웨이퍼 번인 신호들(WBI<0:15>)로서 출력할 수 있다.

웨이퍼 번인 신호 디코딩부(600)는 복수의 타이밍 보상된 입력 신호(IN_RE<0:3>)에 따라 복수의 웨이퍼 번인 신호들(WBI<0:15>)의 레벨을 초기화시킬 수 있다.

도 5에 도시된 바와 같이, 타이밍 보정부(400)는 복수의 펄스 생성기(PG)(401), 조합 회로(402, 404) 및 정렬 회로(404)를 포함할 수 있다.

복수의 펄스 생성기(401)는 복수의 입력 신호(IN<0:3>) 각각의 천이를 검출하여 복수의 펄스 신호들(INP<0:3>)를 생성할 수 있다.

조합 회로(402, 403) 중에서 제 1 조합 회로(402)는 복수의 입력 신호(IN<0:3>)를 조합하여 출력 신호(IN_OR1)를 생성할 수 있다.

제 1 조합 회로(402)는 제 1 내지 제 3 로직 게이트(421 - 423)를 포함할 수 있다.

제 1 로직 게이트(421)는 복수의 입력 신호(IN<0:3>) 중에서 IN<0:1>을 논리합하여 출력할 수 있다.

제 2 로직 게이트(422)는 복수의 입력 신호(IN<0:3>) 중에서 INP<2:3>을 논리합하여 출력할 수 있다.

제 3 로직 게이트(423)는 제 1 로직 게이트(421)의 출력과 제 2 로직 게이트(422)의 출력을 부정 논리합하여 출력 신호(IN_OR1)를 생성할 수 있다.

조합 회로(402, 404) 중에서 제 2 조합 회로(403)는 복수의 펄스 신호들(INP<0:3>)을 조합하여 출력 신호(IN_OR2)를 생성할 수 있다.

제 2 조합 회로(403)는 제 1 내지 제 3 로직 게이트(431 - 433)를 포함할 수 있다.

제 1 로직 게이트(431)는 복수의 펄스 신호들(INP<0:3>) 중에서 INP<0:1>을 논리합하여 출력할 수 있다.

제 2 로직 게이트(432)는 복수의 펄스 신호들(INP<0:3>) 중에서 INP<2:3>을 논리합하여 출력할 수 있다.

제 3 로직 게이트(433)는 제 1 로직 게이트(431)의 출력과 제 2 로직 게이트(432)의 출력을 부정 논리합하여 출력 신호(IN_OR2)를 생성할 수 있다.

정렬 회로(404)는 복수의 입력 신호(IN<0:3>)를 제 2 조합 회로(403)의 출력 신호(IN_OR2)에 따라 정렬하여 복수의 타이밍 보상된 입력 신호(IN_RE<0:3>)로서 출력할 수 있다.

정렬 회로(404)는 제 1 내지 제 3 로직 게이트(441 - 444)를 포함할 수 있다.

제 1 로직 게이트(441)는 복수의 입력 신호(IN<0:3>) 중에서 IN<0>과 제 2 조합 회로(403)의 출력 신호(IN_OR2)를 논리곱하여 복수의 타이밍 보상된 입력 신호(IN_RE<0:3>) 중에서 IN_RE<0>으로서 출력할 수 있다.

제 2 로직 게이트(442)는 복수의 입력 신호(IN<0:3>) 중에서 IN<1>과 제 2 조합 회로(403)의 출력 신호(IN_OR2)를 논리곱하여 복수의 타이밍 보상된 입력 신호(IN_RE<0:3>) 중에서 IN_RE<1>로서 출력할 수 있다.

제 3 로직 게이트(443)는 복수의 입력 신호(IN<0:3>) 중에서 IN<2>과 제 3 조합 회로(403)의 출력 신호(IN_OR2)를 논리곱하여 복수의 타이밍 보상된 입력 신호(IN_RE<0:3>) 중에서 IN_RE<2>로서 출력할 수 있다.

제 4 로직 게이트(444)는 복수의 입력 신호(IN<0:3>) 중에서 IN<3>과 제 2 조합 회로(403)의 출력 신호(IN_OR2)를 논리곱하여 복수의 타이밍 보상된 입력 신호(IN_RE<0:3>) 중에서 IN_RE<3>으로서 출력할 수 있다.

도 6에 도시된 바와 같이, 도 5의 펄스 생성기(PG)는 제 1 내지 제 3 로직 게이트(411 - 413)를 포함할 수 있다.

제 1 로직 게이트(411)는 입력 신호(IN)를 반전시켜 출력할 수 있다.

제 2 로직 게이트(412)는 제 1 로직 게이트(411)의 출력을 기 설정된 지연시간만큼 지연시켜 출력할 수 있다.

제 3 로직 게이트(413)는 제 2 로직 게이트(412)의 출력과 입력 신호(IN)를 논리곱하여 출력 신호(OUT)를 생성할 수 있다.

펄스 생성기(PG)는 입력 신호(IN)가 로직 로우에서 로직 하이로 천이함에 따라 제 2 로직 게이트(412)에 설정된 지연 시간만큼의 펄스 폭을 갖는 출력 신호(OUT)를 생성할 수 있다.

도 7에 도시된 바와 같이, 모드 진입신호 생성부(500)는 제 1 조합 회로(501) 및 펄스 생성기(PG)(502)를 포함할 수 있다.

모드 진입신호 생성부(500)는 복수의 타이밍 보상된 입력 신호(IN_RE<0:3>)를 조합하여 조합신호(IN_RE_OR)를 생성하고, 조합신호(IN_RE_OR)의 천이를 검출하여 모드 진입신호(PLS_WBI_ENT)를 생성할 수 있다.

제 1 조합 회로(501)는 복수의 타이밍 보상된 입력 신호(IN_RE<0:3>)를 조합하여 조합신호(IN_RE_OR)를 생성할 수 있다.

제 1 조합 회로(501)는 제 1 내지 제 3 로직 게이트(511 - 513)를 포함할 수 있다.

제 1 로직 게이트(511)는 복수의 타이밍 보상된 입력 신호(IN_RE<0:3>) 중에서 IN_RE<0:1>을 논리합하여 출력할 수 있다.

제 2 로직 게이트(512)는 복수의 타이밍 보상된 입력 신호(IN_RE<0:3>) 중에서 IN_RE<2:3>을 논리합하여 출력할 수 있다.

제 3 로직 게이트(513)는 제 1 로직 게이트(511)의 출력과 제 2 로직 게이트(512)의 출력을 논리합하여 조합신호(IN_RE_OR)를 생성할 수 있다.

펄스 생성기(502)는 조합신호(IN_RE_OR)의 천이를 검출하여 모드 진입신호(PLS_WBI_ENT)를 생성할 수 있다.

펄스 생성기(502)는 도 6과 동일하게 구성할 수 있다.

도 8에 도시된 바와 같이, 웨이퍼 번인 신호 디코딩부(600)는 복수의 디코더(601)(DEC), 복수의 래치(602)(LAT) 및 리셋신호 생성부(603)를 포함할 수 있다.

복수의 디코더(601)는 복수의 타이밍 보상된 입력 신호(IN_RE<0:3>)를 디코딩하여 복수의 디코딩 신호(WBI_DEC<0:15>)를 생성할 수 있다.

복수의 래치(602)는 복수의 디코딩 신호(WBI_DEC<0:15>)를 모드 진입신호(PLS_WBI_ENT)에 따라 래치하여 복수의 웨이퍼 번인 신호(WBI<0:15>)로서 출력할 수 있다.

복수의 래치(602)는 리셋 신호(RSTB)가 활성화됨에 따라 복수의 웨이퍼 번인 신호(WBI<0:15>)의 로직 레벨을 예를 들어, 로직 로우로 초기화시킬 수 있다.

리셋신호 생성부(603)는 복수의 타이밍 보상된 입력 신호(IN_RE<0:3>)가 모두 비 활성화 레벨 예를 들어, 로직 로우인 경우 리셋 신호(RSTB)를 로직 로우로 활성화시킬 수 있다.

리셋신호 생성부(603)는 제 1 내지 제 3 로직 게이트(631 - 633)를 포함할 수 있다.

제 1 로직 게이트(631)는 복수의 타이밍 보상된 입력 신호(IN_RE<0:3>) 중에서 IN_RE<0:1>을 부정 논리합하여 출력할 수 있다.

제 2 로직 게이트(632)는 복수의 타이밍 보상된 입력 신호(IN_RE<0:3>) 중에서 IN_RE<2:3>을 부정 논리합하여 출력할 수 있다.

제 3 로직 게이트(633)는 제 1 로직 게이트(631)의 출력과 제 2 로직 게이트(632)의 출력을 부정 논리곱하여 리셋 신호(RSTB)를 생성할 수 있다.

도 9에 도시된 바와 같이, 도 2의 메모리 블록(107)은 복수의 단위 메모리 블록 예를 들어, 메모리 뱅크(BK) 및 입/출력 회로(108)를 포함할 수 있다.

메모리 뱅크(BK)는 워드 라인(WL)과 비트 라인(BL)에 연결된 복수의 메모리 셀(MC)을 포함할 수 있다.

입/출력 회로(108)는 도 2의 입/출력 패드부(103)와 메모리 뱅크(BK) 사이의 데이터 입/출력과 관련된 각종 회로 구성 예를 들어, 센스 앰프(S/A), 드라이버(DRV) 및 버퍼(BUF)를 포함할 수 있다.

입/출력 회로(108)는 도 2의 커맨드 처리 회로(105)에서 생성된 복수의 웨이퍼 번인 신호들(WBI<0:15>)에 따라 센스 앰프(S/A), 드라이버(DRV) 및 버퍼(BUF)의 온/오프를 제어하여 웨이퍼 번인 테스트를 수행할 수 있다.

웨이퍼 번인 테스트는 센스 앰프(S/A), 드라이버(DRV) 및 버퍼(BUF) 등에 대하여 설정 시간 동안 온/오프를 반복함으로써 스트레스를 가하고 정상 동작 여부를 판단하기 위한 테스트일 수 있다.

입/출력 회로(108)는 도 2의 커맨드 처리 회로(105)에서 생성된 복수의 내부 명령(iCMD) 예를 들어, 액티브 명령(ACT), 리드 명령(RD) 또는 라이트 명령(WT) 등에 따라 노멀 동작 모드에 따른 데이터 입/출력이 이루어지도록 할 수 있다.

입/출력 회로(108)는 도 2의 커맨드 처리 회로(105)에서 생성된 복수의 테스트 모드 신호(TM<0:n>)에 따라 데이터 라이트/리드와 관련된 각종 테스트 모드로 진입하여 웨이퍼 번인 테스트 외의 각종 테스트를 수행할 수 있다.

도 10을 참조하여, 복수의 웨이퍼 번인 신호들(WBI<0:15>)을 생성하는 동작을 설명하면 다음과 같다.

복수의 입력 신호(IN<0:3>)는 도 2의 입/출력 패드부(103)에서 커맨드 처리 회로(105)로 전송되는 과정에서 신호들 간의 스큐(skew)가 발생할 수 있다.

복수의 입력 신호(IN<0:3>) 각각의 천이를 검출하여 복수의 펄스 신호(INP<0:3>)이 생성될 수 있다.

복수의 펄스 신호들(INP<0:3>) 중에서 가장 빠른 타이밍의 INP<0>에 따라 도 5의 타이밍 보정부(400)의 제 1 조합 회로(402)의 출력 신호(IN_OR1)가 로우 레벨로 천이할 수 있다.

복수의 펄스 신호들(INP<0:3>) 중에서 가장 늦은 타이밍의 INP<3>에 따라 도 5의 타이밍 보정부(400)의 제 2 조합 회로(403)의 출력 신호(IN_OR2)가 하이 레벨로 천이할 수 있다.

도 5의 타이밍 보정부(400)의 제 2 조합 회로(403)의 출력 신호(IN_OR2)에 따라 복수의 입력 신호(IN<0:3>)를 정렬시켜 복수의 타이밍 보상된 입력 신호(IN_RE<0:3>)를 생성한다.

복수의 타이밍 보상된 입력 신호(IN_RE<0:3>)가 디코딩되고, 복수의 디코딩 신호(WBI_DEC<0:15>) 중에서 어느 하나 WBI_DEC<i>가 활성화될 수 있다.

한편, 복수의 타이밍 보상된 입력 신호(IN_RE<0:3>)에 따라 모드 진입신호(PLS_WBI_ENT)가 생성될 수 있다.

모드 진입신호(PLS_WBI_ENT)에 따라 WBI_DEC<i>가 래치되어 복수의 웨이퍼 번인 신호들(WBI<0:15>) 중에서 어느 하나 WBI<i>가 활성화될 수 있다.

도 11을 참조하여, 복수의 웨이퍼 번인 신호들(WBI<0:15>)을 생성하는 동작의 다른 예를 설명하면 다음과 같다.

복수의 입력 신호(IN<0:3>)는 도 2의 입/출력 패드부(103)에서 커맨드 처리 회로(105)로 전송되는 과정에서 신호들 간의 스큐가 발생할 수 있다.

이때 복수의 입력 신호(IN<0:3>) 간의 스큐가 심할 경우, 복수의 타이밍 보상된 입력 신호(IN_RE<0:3>)는 복수의 활성화 구간을 가질 수 있다.

그에 따라 복수의 디코딩 신호(WBI_DEC<0:15>) 중에서 원래 목표로 했던 WBI_DEC<11>에 앞서 의도치 않았던 WBI_DEC<3> 또한 활성화될 수 있다.

복수의 타이밍 보상된 입력 신호(IN_RE<0:3>)에 따라 모드 진입신호(PLS_WBI_ENT) 또한 두 개의 펄스가 생성될 수 있다.

모드 진입신호(PLS_WBI_ENT)의 첫 번째 펄스에 따라 WBI_DEC<3>이 래치되어 복수의 웨이퍼 번인 신호들(WBI<0:15>) 중에서 WBI<3>이 먼저 활성화될 수 있다.

그러나 리셋신호 생성부(603)에서 복수의 타이밍 보상된 입력 신호(IN_RE<0:3>)가 모두 로우 레벨이 됨에 따라 생성된 리셋 신호(RSTB)에 따라 WBI<3>이 로우 레벨로 리셋될 수 있다.

이후, 모드 진입신호(PLS_WBI_ENT)의 두 번째 펄스에 따라 WBI_DEC<11>이 래치되어 복수의 웨이퍼 번인 신호들(WBI<0:15>) 중에서 WBI<11>이 정상적으로 활성화될 수 있다.

상술한 바와 같이, 본 발명의 실시예는 입력 신호의 스큐 정도에 상관없이 복수의 웨이퍼 번인 신호들(WBI<0:15>)을 정상적으로 생성할 수 있다.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims

복수의 입력 신호에 따라 생성한 복수의 펄스 신호를 상기 복수의 입력 신호 중에서 가장 느린 타이밍의 신호에 동기시켜 복수의 타이밍 보상된 입력 신호를 생성하도록 구성된 타이밍 보정부;
상기 복수의 타이밍 보상된 입력 신호에 따라 모드 진입신호를 생성하도록 구성된 모드 진입신호 생성부; 및
상기 복수의 타이밍 보상된 입력 신호를 디코딩하여 복수의 디코딩 신호를 생성하고, 상기 복수의 디코딩 신호를 상기 모드 진입신호에 따라 래치하여 복수의 웨이퍼 번인 신호들로서 출력하도록 구성된 웨이퍼 번인 신호 디코딩부를 포함하는 웨이퍼 번인 테스트 회로.
◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서,
상기 웨이퍼 번인 신호 디코딩부는
상기 복수의 타이밍 보상된 입력 신호에 따라 상기 복수의 웨이퍼 번인 신호들을 초기화시키도록 구성되는 웨이퍼 번인 테스트 회로.
◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서,
상기 타이밍 보정부는
상기 복수의 입력 신호 각각의 천이를 검출하여 상기 복수의 펄스 신호들을 생성하도록 구성된 복수의 펄스 생성기,
상기 복수의 입력 신호 및 상기 복수의 펄스 신호들을 조합하여 출력 신호를 생성하도록 구성된 조합 회로, 및
상기 복수의 입력 신호를 상기 조합 회로의 출력 신호에 따라 정렬하여 상기 복수의 타이밍 보상된 입력 신호로서 출력하도록 구성된 정렬 회로를 포함하는 웨이퍼 번인 테스트 회로.
◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서,
상기 모드 진입신호 생성부는
상기 복수의 타이밍 보상된 입력 신호를 조합하여 조합신호를 생성하도록 구성된 제 1 조합 회로, 및
상기 조합신호의 천이를 검출하여 상기 모드 진입신호를 생성하도록 구성된 펄스 생성기를 포함하는 웨이퍼 번인 테스트 회로.
◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서,
상기 웨이퍼 번인 신호 디코딩부는
상기 복수의 타이밍 보상된 입력 신호를 디코딩하여 상기 복수의 디코딩 신호를 생성하도록 구성된 복수의 디코더, 및
상기 복수의 디코딩 신호를 상기 모드 진입신호에 따라 래치하여 상기 복수의 웨이퍼 번인 신호들로서 출력하도록 구성된 복수의 래치를 포함하는 웨이퍼 번인 테스트 회로.
◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈

제 5 항에 있어서,
상기 웨이퍼 번인 신호 디코딩부는
상기 복수의 타이밍 보상된 입력 신호에 따라 리셋 신호를 활성화시키도록 구성된 리셋신호 생성부를 더 포함하며,
상기 복수의 래치들은 상기 복수의 웨이퍼 번인 신호들의 로직 레벨들을 상기 리셋 신호에 따라 초기화시키도록 구성되는 웨이퍼 번인 테스트 회로.
입/출력 패드부;
복수의 단위 메모리 블록 및 상기 입/출력 패드부와 상기 복수의 단위 메모리 블록 사이의 데이터 입/출력 동작을 수행하기 위한 입/출력 회로를 포함하는 메모리 블록; 및
상기 입/출력 패드부를 통해 입력되는 어드레스 신호들 중에서 일부를 복수의 입력 신호로서 입력 받고, 상기 복수의 입력 신호 중에서 가장 늦은 타이밍에 맞도록 상기 복수의 입력 신호를 정렬시켜 생성한 복수의 타이밍 보상된 입력 신호에 따라 복수의 웨이퍼 번인 신호들을 생성하도록 구성된 웨이퍼 번인 제어부를 포함하는 반도체 장치.
◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈

제 7 항에 있어서,
상기 메모리 블록은
상기 복수의 웨이퍼 번인 신호들에 따라 상기 입/출력 회로의 구성들을 제어하여 웨이퍼 번인 테스트를 수행하도록 구성되는 반도체 장치.
◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈

제 7 항에 있어서,
상기 메모리 블록은
상기 복수의 웨이퍼 번인 신호들에 따라 상기 입/출력 회로의 센스 앰프, 드라이버 또는 버퍼의 온/오프를 제어하여 웨이퍼 번인 테스트를 수행하도록 구성되는 반도체 장치.
◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈

제 7 항에 있어서,
상기 웨이퍼 번인 제어부는
상기 복수의 입력 신호에 따라 생성한 복수의 펄스 신호를 상기 복수의 입력 신호 중에서 가장 느린 타이밍의 신호에 동기시켜 복수의 타이밍 보상된 입력 신호를 생성하도록 구성된 타이밍 보정부,
상기 복수의 타이밍 보상된 입력 신호에 따라 모드 진입신호를 생성하도록 구성된 모드 진입신호 생성부, 및
상기 복수의 타이밍 보상된 입력 신호를 디코딩하여 복수의 디코딩 신호를 생성하고, 상기 복수의 디코딩 신호를 상기 모드 진입신호에 따라 래치하여 상기 복수의 웨이퍼 번인 신호들로서 출력하도록 구성된 웨이퍼 번인 신호 디코딩부를 포함하는 반도체 장치.
◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈

제 10 항에 있어서,
상기 웨이퍼 번인 신호 디코딩부는
상기 복수의 타이밍 보상된 입력 신호에 따라 상기 복수의 웨이퍼 번인 신호들을 초기화시키도록 구성되는 반도체 장치.
◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈

제 10 항에 있어서,
상기 타이밍 보정부는
상기 복수의 입력 신호 각각의 천이를 검출하여 상기 복수의 펄스 신호들을 생성하도록 구성된 복수의 펄스 생성기,
상기 복수의 입력 신호 및 상기 복수의 펄스 신호들을 조합하여 출력 신호를 생성하도록 구성된 조합 회로, 및
상기 복수의 입력 신호를 상기 조합 회로의 출력 신호에 따라 정렬하여 상기 복수의 타이밍 보상된 입력 신호로서 출력하도록 구성된 정렬 회로를 포함하는 반도체 장치.
◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈

제 10 항에 있어서,
상기 모드 진입신호 생성부는
상기 복수의 타이밍 보상된 입력 신호를 조합하여 조합신호를 생성하도록 구성된 제 1 조합 회로, 및
상기 조합신호의 천이를 검출하여 상기 모드 진입신호를 생성하도록 구성된 펄스 생성기를 포함하는 반도체 장치.
◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈

제 10 항에 있어서,
상기 웨이퍼 번인 신호 디코딩부는
상기 복수의 타이밍 보상된 입력 신호를 디코딩하여 상기 복수의 디코딩 신호를 생성하도록 구성된 복수의 디코더, 및
상기 복수의 디코딩 신호를 상기 모드 진입신호에 따라 래치하여 상기 복수의 웨이퍼 번인 신호들로서 출력하도록 구성된 복수의 래치를 포함하는 반도체 장치.
◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈

제 14 항에 있어서,
상기 웨이퍼 번인 신호 디코딩부는
상기 복수의 타이밍 보상된 입력 신호에 따라 리셋 신호를 활성화시키도록 구성된 리셋신호 생성부를 더 포함하며,
상기 복수의 래치들은 상기 복수의 웨이퍼 번인 신호들의 로직 레벨들을 상기 리셋 신호에 따라 초기화시키도록 구성되는 반도체 장치.
◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈

제 7 항에 있어서,
상기 어드레스 신호에 따라, 데이터 라이트/리드와 관련된 각종 테스트 모드로 진입하여 웨이퍼 번인 테스트 외의 각종 테스트를 수행하기 위한, 복수의 테스트 모드 신호를 생성하도록 구성된 테스트 모드 디코더를 더 포함하는 반도체 장치.
◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈

제 7 항에 있어서,
상기 어드레스 신호에 따라
리드 명령 및 라이트 명령을 포함하는 내부 명령들을 생성하도록 구성된 커맨드 디코더를 더 포함하는 반도체 장치.
복수의 입력 신호에 따라 생성한 복수의 펄스 신호를 상기 복수의 입력 신호 중에서 어느 하나의 신호에 동기시켜 복수의 타이밍 보상된 입력 신호를 생성하도록 구성된 타이밍 보정부; 및
상기 복수의 타이밍 보상된 입력 신호를 디코딩하여 복수의 디코딩 신호를 생성하고, 상기 복수의 디코딩 신호를 래치하여 복수의 웨이퍼 번인 신호들로서 출력하도록 구성된 웨이퍼 번인 신호 디코딩부를 포함하는 웨이퍼 번인 테스트 회로.
◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈

제 18 항에 있어서,
상기 복수의 타이밍 보상된 입력 신호에 따라 모드 진입신호를 생성하도록 구성된 모드 진입신호 생성부를 더 포함하며,
상기 웨이퍼 번인 신호 디코딩부는
상기 복수의 디코딩 신호를 상기 모드 진입신호에 따라 래치하여 상기 복수의 웨이퍼 번인 신호들로서 출력하도록 구성되는 웨이퍼 번인 테스트 회로.
◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈

제 18 항에 있어서,
상기 타이밍 보정부는
상기 복수의 입력 신호에 따라 생성한 상기 복수의 펄스 신호를 상기 복수의 입력 신호 중에서 가장 느린 타이밍의 신호에 동기시켜 상기 복수의 타이밍 보상된 입력 신호를 생성하도록 구성되는 웨이퍼 번인 테스트 회로.