JP2005121399A - バーンインシステムおよびバーンイン試験方法 - Google Patents

Abstract

【課題】バーンイン装置に高価な高速ＭＰＵや高速コンパレータを設けることなく、検査対象の半導体デバイスを実動作クロックで高速動作させながらバーンイン試験を行う。
【解決手段】検査対象の半導体デバイスとしてのシステムＬＳＩ（２０Ａ）に、内部ブロック（２１ａ）から出力されるデータの期待値に対応した誤り検出符号を格納する誤り検出符号格納部（２２）と、バーンイン試験において内部ブロックから出力されたデータに誤り符号格納部（２２）から得た誤り検出符号を付加する誤り検出符号付加部（２３）とを設ける。一方、バーンイン装置（１０Ａ）に、誤り検出符号付加部（２３）から出力されたデータを受け、当該データにおける誤りを検出する誤り検出部（１４）と、誤り検出部（１４）による誤り検出結果に基づいて、半導体デバイス（２０Ａ）の良否判定を行うＭＰＵ（１２）とを設ける。
【選択図】図１

Description

本発明は、半導体デバイスのバーンインシステムおよびバーンイン試験方法に関し、特に、ウェハレベルバーンイン試験に好適なバーンイン技術に属する。

システムＬＳＩなどの半導体デバイスの量産工程において、初期故障の市場流出を防ぐために、一般に、バーンイン試験が行われる。図１７は、バーンイン試験を行うための従来のバーンインシステムの構成を示す。従来のバーンインシステムでは、バーンイン装置１００においてシステムＬＳＩ２００内部のトランジスタを動作させるようなテストパターンを生成し、当該テストパターンをシステムＬＳＩ２００に印加する（たとえば、特許文献１参照）。一例として、スキャンパターンを用いたバーンイン試験について説明する。

バーンイン装置１００にはテストパターン（スキャンデータとも称する）を格納したテストパターン格納部１１があり、格納されたスキャンデータは、ＭＰＵ１２によってシステムＬＳＩ２００におけるスキャンチェーン２１ａおよび２１ｂに印加される。一般に、システムＬＳＩ２００には複数の入力端子があり、同時に異なるスキャンチェーンにテストパターンを印加することができる。また、ＭＰＵ１２は、システムＬＳＩ２００に動作クロックＣＫを与えてシステムＬＳＩ２００を動作させる。バーンイン装置１００によって印加されるテストパターンは、システムＬＳＩ２００内部のトランジスタを動作させるような信号であり、このようにトランジスタを動作させた状態で一定時間、温度および電圧のストレスをかけることで、製造工程に起因するシステムＬＳＩの初期故障の市場流出を防ぎ、出荷品質の確保を実現している。
特開平４−２９１７３９号公報（第３頁、第３図）

しかし、システムＬＳＩのゲート規模は年々増大し、回路構成が複雑化している。このため、バーンイン試験において、システムＬＳＩ内部のすべてのトランジスタを動作させることは困難となりつつある。また、従来の技術だと、トランジスタが動作しているのか否かを確認するには全出力データに対して逐次比較しなければならない。したがって、システムＬＳＩの高速化に伴い、テストパターンの印加や出力データの期待値比較を高速で行う必要がある。このため、バーンイン装置１００に高速なＭＰＵ１２や高速なコンパレータ１３を備える必要があり、これはバーンイン装置のコスト、ひいてはバーンイン試験コストがかさむ原因となっている。

さらに、ウェハレベルバーンイン試験ではプローブの本数が限定される。したがって、システムＬＳＩとバーンイン装置との間で、より少ない通信線数で、いかに高精度で信頼性のあるバーンイン試験を行うことができるかが重要となる。

上記問題に鑑み、本発明は、バーンイン装置に高価な高速ＭＰＵや高速コンパレータを設けることなく、半導体デバイスを高速動作させながらバーンイン試験を行うことを課題とする。さらに、より少ない通信線数で、高精度にバーンイン試験を行うことを課題とする。

上記課題を解決するために本発明が講じた手段は、バーンイン装置を用いて半導体デバイスのバーンイン試験を行うバーンインシステムであって、前記半導体デバイスにおける内部ブロックから出力されるデータの期待値に対応した誤り検出符号を格納する誤り検出符号格納部と、バーンイン試験において前記内部ブロックから出力されたデータに、前記誤り符号格納部から得た誤り検出符号を付加する誤り検出符号付加部と、前記誤り検出符号付加部から出力されたデータを受け、当該データにおける誤りを検出する誤り検出部と、前記誤り検出部による誤り検出結果に基づいて、前記半導体デバイスの良否判定を行う判定部とを備えたものとする。ここで、前記半導体デバイスは、少なくとも、前記誤り検出符号格納部および前記誤り検出符号付加部を備えたものであり、前記バーンイン装置は、少なくとも、前記判定部を備えたものである。

本発明によると、半導体デバイスの内部ブロックから出力されたデータに、格納しておいた、当該データの期待値に対応する誤り検出符号が付加され、当該誤り検出符号付きのデータについて誤り検出が行われる。そして、当該誤り検出の結果に基づいて、上記内部ブロックの健全性の判断、すなわち、上記半導体デバイスの良否判定が行われる。これにより、本発明に係るバーンイン装置は、高速なＭＰＵや高速なコンパレータを備えることなく、検査対象の半導体デバイスを実動作クロックで動作させながらバーンイン試験を行うことができる。

なお、好ましくは、前記誤り検出符号格納部は、前記半導体デバイスにおける制御ＲＯＭの空き領域に誤り検出符号を格納しているものとする。

また、好ましくは、前記誤り検出符号格納部は、前記半導体デバイスにおける書き換え可能な記憶回路に誤り検出符号を格納しているものとする。

また、前記半導体デバイスにおける内部ブロックは、キャプチャ信号を受けることによって、内部の組み合わせ回路の論理状態を反映させたデータを出力するロジック回路であることが好ましい。

これによると、ロジック回路内部の組み合わせ回路を構成するトランジスタの動作状況を広くモニターすることができ、バーンイン試験における可観測性を向上させる、すなわち、高精度なバーンイン試験を行うことができる。

より好ましくは、前記半導体デバイスは、当該半導体デバイスの動作クロックのパルスをカウントし、当該パルスのカウント数が所定数になるごとに前記キャプチャ信号を出力するカウンタを備えたものとする。

これによると、半導体デバイスとバーンイン装置との間の通信線数を削減しつつ、バーンイン試験における可観測性を向上させることができる。

また、上記のバーンインシステムにおいて、前記バーンイン装置は、テストパターンを圧縮した圧縮データを前記半導体デバイスに印加するものであり、前記半導体デバイスは、前記バーンイン装置から印加された圧縮データを解凍するデコーダを備え、当該デコーダによって解凍されたテストパターンを前記内部ブロックに与えるものであることが好ましい。

同様に、上記のバーンインシステムにおいて、前記半導体デバイスは、前記内部ブロックから出力されたデータを圧縮するエンコーダを備えたものであり、前記誤り検出符号付加部は、前記エンコーダによって圧縮された圧縮データに、前記誤り検出符号格納部から得た誤り検出符号を付加するものであることが好ましい。

これらによると、半導体デバイスとバーンイン装置との間のデータ転送レートの実効値を向上させることができ、より高速な半導体デバイスのバーンイン試験が可能となる。

また、好ましくは、上記のバーンインシステムにおいて、前記半導体デバイスは、前記内部ブロックとして複数のロジック回路を備えたものであり、当該複数のロジック回路には、前記バーンイン装置から共通のテストパターンが印加されるものとする。

また、上記のバーンインシステムにおいて、前記半導体デバイスは、前記内部ブロックとして複数のロジック回路を備えたものであり、前記複数のロジック回路のいずれか一つは、入力データとして、前記半導体デバイス内で、前記複数のロジック回路のいずれか他のものから出力されるデータを受けることが好ましい。

これらによると、半導体デバイスにテストパターンを与えるための端子を削減することができ、より少ない通信線数でバーンイン試験を行うことができる。

また、好ましくは、上記のバーンインシステムにおいて、前記半導体デバイスは、前記内部ブロックとして複数のロジック回路と、前記複数のロジック回路からの出力データのいずれか一つを選択する選択回路とを備えたものであり、前記誤り符号検出部は、前記選択回路によって選択された出力データに、前記誤り検出符号格納部から得た誤り検出符号を付加するものであるとする。

また、上記のバーンインシステムにおいて、前記半導体デバイスは、前記誤り検出部を複数備え、かつ、当該複数の誤り検出部による誤り検出結果を受けて、当該半導体デバイスの良否を表す良否信号を出力する出力制御部を備えたものであり、前記判定部は、前記出力制御部から出力された良否信号に基づいて、前記半導体デバイスの良否判定を行うものであることが好ましい。

これらによると、半導体デバイスからデータを出力するための端子を削減することができ、より少ない通信線数でバーンイン試験を行うことができる。

より好ましくは、前記出力制御部は、前記半導体デバイスの健全性を示す健全信号を入力し、前記内部ブロックから出力されたデータに誤りが検出されない場合には、前記良否信号として当該健全信号を出力するものであり、前記判定部は、前記出力制御部から前記健全信号を受けたとき、前記半導体デバイスが健全であるとの判定をするものであるとする。

また、より好ましくは、前記出力制御部は、前記半導体デバイスの動作クロックを入力し、前記誤り検出付加部から出力されたデータに誤りが検出されない場合には、前記良否信号として当該動作クロックを出力するものであり、前記バーンイン装置は、前記出力制御部から出力された動作クロックのパルスをカウントするカウンタを備えたものであり、前記判定部は、前記カウンタによって所定時間内に所定数の前記パルスがカウントされたとき、前記半導体デバイスが健全であるとの判定をするものであるとする。

また、好ましくは、上記のバーンインシステムにおいて、前記半導体デバイスは、前記内部ブロックとしての記憶回路と、前記記憶回路の検査を行うＢＩＳＴ回路と、前記ＢＩＳＴ回路による検査結果および前記誤り検出部による誤り検出結果から、当該半導体デバイスの良否を表す良否信号を出力する出力制御部とを備えたものであり、前記判定部は、前記出力制御部から出力された良否信号に基づいて、前記半導体デバイスの良否判定を行うものであるとする。

このように、バーンイン試験対象の半導体デバイスがＢＩＳＴ回路を備えている場合には、当該ＢＩＳＴ回路による記憶回路の検査結果と合わせて、当該半導体デバイスの良否判定を行うことができる。

一方、上記のバーンインシステムにおいて、前記半導体デバイスは、バーンイン試験用のテストパターンを生成するテストパターン生成部を備えたものであり、前記内部ブロックは、バーンイン試験において、前記テストパターン生成部からテストパターンを受けることが好ましい。

これによると、バーンイン装置においてテストパターンを生成する必要がなくなるばかりか、半導体デバイスからデータを出力するための端子を削減することができ、より少ない通信線数でバーンイン試験を行うことができる。

より好ましくは、前記テストパターン生成部は、出力データの所定ビット位置における時系列データをテストパターンとして出力するものとする。

さらに、前記テストパターン生成部は、異なるスタートアドレスから出力を開始したデータから生成される前記時系列データを、異なる前記内部ブロックに与えるようにするのがより好ましい。

また、より好ましくは、前記テストパターン生成部は、パラレル・シリアル変換器を備え、出力されるパラレルデータを当該パラレル・シリアル変換器によってシリアルデータに変換し、当該シリアルデータをテストパターンとして出力するものとする。

また、より好ましくは、前記テストパターン生成部は、テストパターンの格納先のアドレスを指定するカウンタとして、リングカウンタを備えているものとする。

一方、上記課題を解決する手段として、半導体デバイスに、内部ブロックから出力されるデータの期待値に対応した誤り検出符号を格納する誤り検出符号格納部と、バーンイン試験において前記内部ブロックから出力されたデータに、前記誤り検出符号格納部から得た誤り検出符号を付加する誤り検出符号付加部とを設ける。ここで、当該半導体デバイスは、前記誤り検出符号付加部から出力されたデータを、バーンイン試験における出力データとするものである。

また、上記課題を解決する手段として、バーンイン装置に、テストパターンを生成して半導体デバイスに印加するテストパターン生成部と、前記半導体デバイスから、前記テストパターンに対する出力データに誤り検出符号が付加されたデータを受け、当該データにおける誤りを検出する誤り検出部と、前記誤り検出部による誤り検出結果に基づいて、前記半導体デバイスの良否判定を行う判定部とを設ける。

また、上記課題を解決する手段として、バーンイン装置に、テストパターンを生成して半導体デバイスに印加するテストパターン生成部と、前記半導体デバイスから、前記テストパターンに対して生成された前記半導体デバイスの良否を表す良否信号を受け、当該良否信号に基づいて、前記半導体デバイスの良否判定を行う判定部とを設ける。

一方、上記課題を解決するために本発明が講じた手段は、半導体デバイスのバーンイン試験方法であって、半導体デバイスにおける内部ブロックから出力されたデータに、当該データの期待値に対応したあらかじめ格納された誤り検出符号を付加する誤り検出符号付加ステップと、前記誤り検出符号付加ステップによって生成されたデータにおける誤りを検出する誤り検出ステップと、前記誤り検出ステップによる誤り検出結果に基づいて、前記半導体デバイスの良否判定を行う判定ステップとを備えたものとする。

これによると、半導体デバイスの内部ブロックから出力されたデータに、格納しておいた、当該データの期待値に対応する誤り検出符号が付加され、当該誤り検出符号付きのデータについて誤り検出が行われる。そして、当該誤り検出の結果に基づいて、上記内部ブロックの健全性の判断、すなわち、上記半導体デバイスの良否判定が行われる。これにより、バーンイン装置に高速なＭＰＵや高速なコンパレータを備えることなく、検査対象の半導体デバイスを実動作クロックで動作させながらバーンイン試験を行うことができる。

以上のように本発明によると、バーンイン装置に高速なＭＰＵや高速なコンパレータを設けることなく、検査対象である半導体デバイスを実動作クロックで高速動作させながらバーンイン試験を行うことができる。しかも、半導体デバイスにおけるロジック回路だけではなく、記憶回路に対しても複合的にバーンイン試験を行うことができる。さらに、より少ない通信線数で、検査対象の半導体デバイス内のより多くのトランジスタを動作させ、精度の高いバーンイン試験を行うことができる。

以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態に係るバーンインシステムの構成を示す。本実施形態に係るバーンインシステムは、バーンイン装置１０Ａと半導体デバイスとしてのシステムＬＳＩ２０Ａとから構成される。

システムＬＳＩ２０Ａは、内部ブロックとしてのスキャンチェーン２１ａおよび２１ｂと、誤り検出符号を格納する誤り検出符号格納部２２（以下、「格納部２２」と称する）と、各スキャンチェーン２１ａおよび２１ｂから出力されたデータに、格納部２２から得た誤り検出符号を付加する誤り検出符号付加部２３（以下、「付加部２３」と称する）と、格納部２２および付加部２３を制御する制御回路２４とを備えている。システムＬＳＩ２０Ａは、バーンイン試験においてストレスが与えられる測定対象である。

システムＬＳＩ２０Ａの動作は次のようである。すなわち、バーンイン装置１０Ａから与えられたスキャンイン信号ＩＮ１およびＩＮ２がそれぞれスキャンチェーン２１ａおよび２１ｂに伝達され、各スキャンチェーン２１ａおよび２１ｂを構成するフリップフロップ２１１は、動作クロックＣＫに同期してシフト動作を行い、出力段に配置された付加部２３に信号Ｆ（ｘ）を伝達する。付加部２３は、信号Ｆ（ｘ）に、格納部２２から得た誤り検出符号Ｒ（ｘ）を付加し、それぞれ、スキャンアウト信号ＯＵＴ１およびＯＵＴ２を出力する。具体的には、付加部２３は、制御回路２４からの制御信号ＣＴＬによって制御され、信号Ｆ（ｘ）に続けて誤り検出符号Ｒ（ｘ）を出力する。誤り検出符号Ｒ（ｘ）は、たとえば、ＣＲＣ符号である。なお、付加部２３の動作は、誤り検出符号付加ステップに相当する。

格納部２２は、各スキャンチェーン２１ａおよび２１ｂから出力される信号Ｆ（ｘ）の期待値に対応した誤り検出符号Ｒ（ｘ）をあらかじめ格納しており、指定されたアドレスの誤り検出符号を出力する。当該アドレスは、バーンイン装置１０Ａから出力される動作クロックＣＫおよび初期化信号ＩＮＴに基づいて、制御回路２４によって生成される。具体的には、制御回路２４は、バーンイン装置１０Ａから初期化信号ＩＮＴおよび動作クロックＣＫを受け、初期化信号ＩＮＴでバーンイン装置１０ＡにおけるＭＰＵ１２と同期をとって動作クロックＣＫをカウントすることで、格納部２２のアドレス指定のための信号および付加部２３を制御するための制御信号ＣＴＬを生成する。バーンイン装置１０Ａからどの入力データがどの順番で印加されるのかはあらかじめ決められているため、格納部２２は、初期化信号ＩＮＴおよび動作クロックＣＫから、どのアドレスの誤り検出符号を選択すべきかを知ることができる。

一方、バーンイン装置１０Ａは、スキャンデータを格納するメモリ１１と、バーンイン装置１０Ａを制御するＭＰＵ１２と、システムＬＳＩ２０Ａから受けた出力データの誤り検出を行う誤り検出部１４とを備えている。バーンイン装置１０Ａには２つの役割がある。一つは、システムＬＳＩ２０Ａに対してスキャンデータを印加してシステムＬＳＩ２０Ａにストレスを与えることであり、もう一つは、ストレスが与えられたシステムＬＳＩ２０Ａが正常に動作しているか否かを判定することである。

バーンイン装置１０Ａの動作は次のようである。すなわち、ＭＰＵ１２はメモリ１１に格納されている任意のスキャンデータを読み出し、任意のタイミングでスキャンイン信号ＩＮ１およびＩＮ２を出力する。また、ＭＰＵ１２は、システムＬＳＩ２０Ａに動作クロックＣＫおよび初期化信号ＩＮＴを出力することで、システムＬＳＩ２０Ａにおけるスキャンチェーン２１ａおよび２１ｂを動作させてストレスを与えるとともに、システムＬＳＩ２０Ａの回路動作を制御する。すなわち、ＭＰＵ１２は、テストパターン生成部として機能する。

誤り検出部１４は、スキャンアウト信号ＯＵＴ１およびＯＵＴ２を受け、所定の生成多項式でシンドローム演算を行い、スキャンアウト信号ＯＵＴ１およびＯＵＴ２のデータ系列に含まれる誤りを検出する。なお、誤り検出部１４の動作は、誤り検出ステップに相当する。そして、ＭＰＵ１２から与えられる同期信号ＳＹＮＣに同期して、誤り検出結果をＭＰＵ１２に出力する。ＭＰＵ１２は、誤り検出部１４による誤り検出結果に基づいて、測定対象回路としてのシステムＬＳＩ２０Ａが正常に動作しているか否かの判定を行う。すなわち、ＭＰＵ１２は、判定部として機能する。なお、ＭＰＵ１２の動作は、判定ステップに相当する。

次に、測定対象回路の正常動作検出のメカニズムについて説明する。説明の便宜上、図１に示したバーンインシステムにおいて、各スキャンチェーン２１ａおよび２１ｂは８個のフリップフロップ２１１で構成され、誤り検出符号の符号長は８ビットであり、ＣＲＣのシンドローム演算で用いる生成多項式は（Ｘ⁸＋Ｘ⁶＋Ｘ³＋１）であるとする。

まず、システムＬＳＩ２０Ａの動作が正常な場合について、図２に示したタイミングチャートを参照しながら説明する。

制御回路２４は、初期化信号ＩＮＴを受けることにより、最初のスキャンイン信号ＩＮ１としてデータ“１１ｈ”が印加されることを検知する。これにより、制御回路２４は、スキャンチェーン２１ａに対応して設けられた付加部２３に対して、スキャンチェーン２１ａからの出力データを出力するように制御するとともに、格納部２２に対して、データ“１１ｈ”に対して生成多項式（Ｘ⁸＋Ｘ⁶＋Ｘ³＋１）の規約を満足する誤り検出符号“Ｂ４ｈ”を選択するようにアドレスを指定する。スキャンイン信号ＩＮ１は、スキャンチェーン２１ａにおいてシフトされ、信号Ｆ（ｘ）としてデータ“１１ｈ”が付加部２３に伝達され、スキャンアウト信号ＯＵＴ１として出力される。そして、スキャンチェーン２１ａの出力信号Ｆ（ｘ）が８ビットシフトしたところで、制御信号ＣＴＬが反転し、付加部２３から誤り検出符号Ｒ（ｘ）がスキャンアウト信号ＯＵＴ１として出力される。この一連の動作により、システムＬＳＩ２０Ａから出力されるスキャンアウト信号ＯＵＴ１は“１１Ｂ４ｈ”となる。

誤り検出部１４は、スキャンアウト信号ＯＵＴ１に対してシンドローム演算を行う。そして、データ“１１Ｂ４ｈ”は生成多項式（Ｘ⁸＋Ｘ⁶＋Ｘ³＋１）の規約を満足しているため、誤り検出フラグは正常動作を示す“Ｌ”となる。また、ＭＰＵ１２は、誤り検出部１４によるシンドローム演算が完了するタイミングで同期信号ＳＹＮＣを出力する。誤り検出部１４は、同期信号ＳＹＮＣに同期してシンドローム演算の結果をラッチし、ＭＰＵ１２に誤り検出結果を伝達する。以上の一連の動作により、ＭＰＵ１２は、システムＬＳＩ２０Ａが正常に動作しているとの判定を下す。

さらに、連続的にバーンイン試験を行うことより、システムＬＳＩ２０Ａは、次のスキャンイン信号ＩＮ１であるデータ“２２ｈ”に対して誤り検出符号“２１ｈ”を選択し、スキャンアウト信号ＯＵＴ１としてデータ“２２２１ｈ”を出力する。データ“２２２１ｈ”には誤りが含まれていないため、ＭＰＵ１２によってＬＳＩ２０Ａの正常動作が判定される。続くスキャンイン信号ＩＮ１であるデータ“３３ｈ”に対して、システムＬＳＩ２０Ａは誤り検出符号“９５ｈ”を選択し、スキャンアウト信号ＯＵＴ１としてデータ“３３９５ｈ”を出力する。データ“３３９５ｈ”にもまた誤りが含まれていないため、ＭＰＵ１２によってＬＳＩ２０Ａの正常動作が判定される。

次に、測定対象回路の異常動作検出のメカニズムについて、図３に示したタイミングチャートを参照しながら説明する。なお、システムＬＳＩ２０Ａのスキャンチェーン２１ａを構成しているフリップフロップ２１１の５段目において、何らかの原因で電源ショート故障が発生し、システムＬＳＩ２０Ａが動作異常となった場合について説明する。

制御回路２４は、初期化信号ＩＮＴを受けることにより、最初のスキャンイン信号ＩＮ１としてデータ“１１ｈ”が印加されることを検知する。これにより、制御回路２４は、スキャンチェーン２１ａに対応して設けられた付加部２３に対して、スキャンチェーン２１ａからの出力データを出力するように制御するとともに、格納部２２に対して、データ“１１ｈ”に対して生成多項式（Ｘ⁸＋Ｘ⁶＋Ｘ³＋１）の規約を満足する誤り検出符号“Ｂ４ｈ”を選択するようにアドレスを指定する。スキャンイン信号ＩＮ１は、スキャンチェーン２１ａにおいてシフトされる。しかし、スキャンチェーン２１ａを構成するフリップフロップ２１１の５段目において電源ショート故障が発生しているため、４段目までは正常に動作していても、５段目以降は、出力が電源電位にプルアップされてしまう。このため、信号Ｆ（ｘ）としてデータ“ＦＦｈ”が付加部１２に伝達され、スキャンアウト信号ＯＵＴ１として出力される。そして、スキャンチェーン２１ａの出力信号Ｆ（ｘ）が８ビットシフトしたところで、制御信号ＣＴＬが反転し、付加部１２から誤り検出符号Ｒ（ｘ）がスキャンアウト信号ＯＵＴ１として出力される。この一連の動作により、システムＬＳＩ２０Ａから出力されるスキャンアウト信号ＯＵＴ１は“ＦＦＢ４ｈ”となる。

誤り検出部１４は、スキャンアウト信号ＯＵＴ１に対してシンドローム演算を行う。そして、データ“ＦＦＢ４ｈ”は生成多項式（Ｘ⁸＋Ｘ⁶＋Ｘ³＋１）の規約を満足しないため、誤り検出フラグは動作異常を示す“Ｈ”となる。また、ＭＰＵ１２は、誤り検出部１４によるシンドローム演算が完了するタイミングで同期信号ＳＹＮＣを出力する。誤り検出部１４は、同期信号ＳＹＮＣに同期してシンドローム演算の結果をラッチし、ＭＰＵ１２に誤り検出結果を伝達する。以上の一連の動作により、ＭＰＵ１２は、システムＬＳＩ２０Ａが動作異常であるとの判定を下す。

さらに、連続的にバーンイン試験を行うことより、システムＬＳＩ２０Ａは、次のスキャンイン信号ＩＮ１であるデータ“２２ｈ”に対して誤り検出符号“２１ｈ”を選択し、スキャンアウト信号ＯＵＴ１としてデータ“ＦＦ２１ｈ”を出力する。データ“ＦＦ２１ｈ”には誤りが含まれるため、ＭＰＵ１２によってＬＳＩ２０Ａの動作異常が判定される。続くスキャンイン信号ＩＮ１であるデータ“３３ｈ”に対して、システムＬＳＩ２０Ａは誤り検出符号“９５ｈ”を選択し、スキャンアウト信号ＯＵＴ１としてデータ“ＦＦ９５ｈ”を出力する。データ“ＦＦ９５ｈ”にもまた誤りが含まれるため、ＭＰＵ１２によってＬＳＩ２０Ａの動作異常が判定される。

以上、本実施形態によると、バーンイン装置１０Ａはフラグ判定によりシステムＬＳＩ２０Ａの良否判定を行うことができる。これにより、バーンイン装置１０Ａにおいて、システムＬＳＩ２０Ａからの出力データの高速コンパレート、および全出力データと期待値との逐次比較を行う必要がなくなり、高価な高速ＭＰＵや高速コンパレータが不要となる。さらに、バーンイン装置１０Ａにおいて期待値を格納しなくてもよくなるため、メモリ１１の容量を削減することができ、装置の小型化が可能となる。

なお、連続的にバーンイン試験を実施するにあたって、良否判定ごとに異なるスキャン信号を入力することにより、システムＬＳＩ２０Ａ内部のより多くのトランジスタにストレスを与えることができる。すなわち、バーンイン試験における可観測性を向上させることができる。

また、上記説明では、誤り検出のためのシンドローム演算に生成多項式（Ｘ⁸＋Ｘ⁶＋Ｘ³＋１）を用いているが、これはあくまでも一例であり、実際のスキャンチェーンの長さに応じて適切な多項式を採用するべきである。さらに、スキャンチェーン２１ａおよび２１ｂはいずれも８個のフリップフロップ２１１で構成されるとしたが、本発明はこの個数に限定されるものではなく、また、各スキャンチェーンで長さが異なっていてもよいことは言うまでもない。

また、格納部２２として、システムＬＳＩ２０Ａにおける制御ＲＯＭの空き領域、たとえば、テスト領域を使用することもできる。これにより、格納部２２を別途設ける必要がなくなり、回路の簡易化を図ることができる。

また、格納部２２として、システムＬＳＩ２０Ａにおける書き換え可能な記憶回路を使用することもできる。すなわち、バーンイン試験に先立って、当該記憶回路に誤り検出符号を書き込んでおく。これにより、スキャンデータをさまざまに変えてバーンイン試験を行うことができ、スキャンチェーン内部の組み合わせ回路を構成するより多くのトランジスタにストレスを与え、バーンイン試験における可観測性を向上させることができる。

また、本発明において、バーンイン試験対象の内部ブロックはスキャンチェーンのようなロジック回路に限られるものではなく、たとえば、ＲＡＭやユーザＲＯＭなどの記憶回路もバーンイン試験対象とすることができる。図４は、ユーザＲＯＭのバーンイン試験を行うバーンインシステムの構成を示す。システムＬＳＩ２０ＡにおけるユーザＲＯＭ２１ｃにはユーザ仕様のＲＯＭデータが格納されている。そして、バーンイン試験時には、ユーザＲＯＭ２１ｃをＲＯＭダンプモードにして、出力されたダンプデータを付加部２３に出力する。

図５は、ユーザＲＯＭ２１ｃから出力されるダンプデータを説明する図である。図５（ａ）に示したように、ユーザＲＯＭ２１ｃのデータ幅が８ビットの場合、８個の付加部２３に同時にダンプデータを出力することができる。すなわち、図５（ｂ）に示したように、ダンプデータの所定ビット位置における時系列データが各付加部２３への入力データとなる。各付加部２３は、上述したように、誤り訂正符号を付加し、スキャンアウト信号をバーンイン装置１０Ａに出力する。そして、バーンイン装置１０Ａは、スキャンアウト信号を受けて、ユーザＲＯＭ２１ｃの良否を判定することができる。

さらに、連続してＲＯＭダンプを行う場合、ＲＯＭダンプの開始アドレスを変更することが好ましい。図６は、ＲＯＭダンプの開始アドレスの変更方法を示す図である。図６（ａ）に示したように、最初に出力するＲＯＭダンプＤＡＴＡ１はアドレス“Ａ０”から始め、次に出力するＲＯＭダンプＤＡＴＡ２はアドレス“Ａ１”から始めるようにする。これにより、図６（ａ）に示したように、ＲＯＭダンプとして、“１１ｈ”および“２２ｈ”を連続的に出力することができる。このように、開始アドレスをずらしてＲＯＭダンプを出力することにより、一のユーザＲＯＭ２１ｃからさまざまに異なるデータを出力することができる。これにより、ユーザＲＯＭ２１ｃの可観測性が向上し、精度の高いバーンイン試験を行うことができる。なお、開始アドレスをずらす量、すなわち、アドレスオフセットは“１”に限るものではなく、任意に設定すればよい。

（第２の実施形態）
図７は、本発明の第２の実施形態に係るバーンインシステムの構成を示す。本実施形態に係るシステムＬＳＩ２０Ｂにおけるスキャンチェーン２１ａ´は、キャプチャ信号ＮＴを受けることによって、内部の組み合わせ回路２１２の論理状態を反映させたデータを出力する。キャプチャ信号ＮＴは、キャプチャ信号ジェネレータとしてのカウンタ２５から発行される。

カウンタ２５は、システムＬＳＩ２０Ｂに入力された動作クロックＣＫを受けて動作する。具体的には、カウンタ２５は任意のＮ進カウンタで構成され、動作クロックＣＫのパルスをＮ回カウントするごとに、キャプチャ信号ＮＴをイネーブル状態にする。

スキャンチェーン２１ａ´における各フリップフロップ２１１は、動作クロックＣＫに同期してスキャンイン信号ＩＮ１をシフトさせる。キャプチャ信号ＮＴがイネーブルになると、各フリップフロップ２１１は、組み合わせ回路２１２の論理状態を取り込む。そして、再び動作クロックＣＫに同期してシフト動作を行い、信号Ｆ（ｘ）を出力する。キャプチャ信号ＮＴは一定周期でイネーブル状態となるため、スキャンチェーン２１ａ´は、シフト動作および組み合わせ回路２１２のモニター結果取りこみ動作を繰り返す。

一例として、スキャンチェーン２１ａ´が８個のフリップフロップ２１１で構成され、誤り検出符号の符号長は８ビットであり、ＣＲＣのシンドローム演算で用いる生成多項式は（Ｘ⁸＋Ｘ⁶＋Ｘ³＋１）であるときのシステムＬＳＩ２０Ｂの動作について説明する。なお、最初のスキャンイン信号ＩＮ１としてデータ“５５ｈ”が与えられ、スキャンチェーン２１ａ´内部の組み合わせ回路２１２のモニターした結果、スキャンチェーン２１ａ´におけるデータは“１１ｈ”に変化することがあらかじめわかっているものとする。

制御回路２４は、初期化信号ＩＮＴを受けることにより、最初のスキャンイン信号ＩＮ１としてデータ“５５ｈ”が入力されることを検知する。そして、カウンタ２５によって、動作クロックＣＫがＮ回カウントされた後、キャプチャ信号ＮＴがイネーブル状態となることによって、スキャンチェーン２１ａ´が保持するデータは、組み合わせ回路２１２のモニター結果であるデータ“１１ｈ”となる。また、制御回路２４は、付加部２３に対して、スキャンチェーン２１ａ´の出力データを出力するように制御するとともに、データ“１１ｈ”に対して生成多項式（Ｘ⁸＋Ｘ⁶＋Ｘ³＋１）の規約を満足する誤り検出符号“Ｂ４ｈ”を選択するようにアドレスを指定する。これにより、付加部２３から、モニター結果の出力データ“１１ｈ”が出力され、これに続けて誤り検出符号“Ｂ４ｈ”が出力される。そして、スキャンアウト信号ＯＵＴ１には誤りが含まれないため、システムＬＳＩ２０Ｂは動作正常であると判断される。

以上、本実施形態によると、スキャンチェーン２１ａ´内部の組み合わせ回路２１２の論理状態をモニターすることができ、バーンイン試験における可観測性を向上させることができる。

なお、組み合わせ回路２１２の論理状態をキャプチャするタイミングは任意あり、たとえば、最終段のフリップフロップ２１１に入力データが格納されたタイミングでキャプチャすれことにより、組み合わせ回路２１２への入力データが最も多い状態で組み合わせ回路２１２のモニター結果を取りこむことができる。

また、カウンタ２５を省略して、バーンイン装置１０ＢにおけるＭＰＵ１２からキャプチャ信号ＮＴを与えるようにすることも可能である。しかし、カウンタ２５をシステムＬＳＩ２０Ｂ内部に設けた方が、バーンイン装置１０Ｂとの間の通信線数を削減することができるため好ましい。

（第３の実施形態）
図８は、本発明の第３の実施形態に係るバーンインシステムの構成を示す。本実施形態に係るシステムＬＳＩ２０Ｃは、スキャンチェーン２１ａの入力段に設けられ、スキャンイン信号ＩＮ１を解凍するデコーダ２６と、スキャンチェーン２１ａの出力段に設けられ、出力信号Ｆ（ｘ）を圧縮するエンコーダ２７とを備えている。これ以外については、第１の実施形態で説明したとおりであるので説明を省略する。

バーンイン装置１０Ｃは、圧縮したスキャンデータをスキャンイン信号ＩＮ１として出力する。デコーダ２６は、圧縮されたスキャンデータを解凍して、スキャンチェーン２１ａに与える。一方、エンコーダ２７は、スキャンチェーン２１ａからの出力信号Ｆ（ｘ）を圧縮する。そして、付加部２３によって、圧縮されたデータに誤り検出符号Ｒ（ｘ）が付加され、スキャンアウト信号ＯＵＴ１が出力される。本実施形態では、格納部２２は、エンコーダ２７によって圧縮されたデータの期待値に対応した誤り検出符号を格納している。

以上の構成により、バーンイン装置１０Ｃから、たとえば、本来２５６ビットのスキャンデータを、圧縮された６４ビットのスキャンイン信号ＩＮ１としてシステムＬＳＩ２０Ｃに印加することができる。逆に、スキャンチェーン２１ａからの出力信号Ｆ（ｘ）が２５６ビットの場合、エンコーダ２７によって圧縮して、たとえば、６４ビットのスキャンアウト信号ＯＵＴ１としてバーンイン装置１０Ｃに出力することができる。すなわち、バーンイン装置１０ＣとシステムＬＳＩ２０Ｃとの間のデータ転送レートを相対的に遅くすることができる。換言すると、バーンイン装置１０ＣとシステムＬＳＩ２０Ｃとの間の通信速度は従来と同じでも、本実施形態によると、より多くのデータをやりとりすることができる。これにより、今後、大規模化・高速化が予想されるシステムＬＳＩに対応したバーンイン試験が可能となる。

また、本実施形態によると、バーンイン装置１０Ｃは圧縮データを格納すればよくなるため、メモリ１１の容量削減が可能となるといった効果を奏する。

なお、上記説明では、デコーダ２６およびエンコーダ２７を同時に備えた構成としているが、本発明はこれに限定されるものではない。これらのうちいずれか一方を備えることで、入力および出力のいずれか一方の系統のデータ転送レートを相対的に遅くすることができるという効果を奏する。

（第４の実施形態）
図９は、本発明の第４の実施形態に係るバーンインシステムの構成を示す。本実施形態に係るシステムＬＳＩ２０Ｄでは、スキャンチェーン２１ａおよび２１ｂは、共通のスキャンイン信号ＩＮ１を入力する。また、システムＬＳＩ２０Ｄは、スキャンチェーン２１ａおよび２１ｂからの出力信号のいずれか一つを選択する選択回路２８を備え、付加部２３は、選択回路２８によって選択された出力信号に誤り検出符号を付加し、スキャンアウト信号ＯＵＴ１を出力する。なお、バーンイン装置１０Ｄは、第１の実施形態に係るバーンイン装置１０Ａと同様であるため、説明を省略する。

選択回路２８は、選択信号ＳＥＬを受けて、スキャンチェーン２１ａおよび２１ｂからの出力データのいずれか一つを選択する。選択信号ＳＥＬは、制御回路２４から発行される。具体的には、制御回路２４は、動作クロックＣＫを、各スキャンチェーンを構成するフリップフロップ２１１の個数分だけカウントするごとに、選択信号ＳＥＬを発行する。

次に、本実施形態に係るシステムＬＳＩ２０Ｄのバーンイン試験時の動作について、図１０に示したタイミングチャートを参照しながら説明する。

図１０において、スキャンイン信号ＩＮ１として与えられるＤＡＴＡ１およびＤＡＴＡ２は、それぞれ、スキャンチェーン２１ａおよび２１ｂ内部の組み合わせ回路２１２を構成するトランジスタを効率よく動作させる入力データである。まず、ＤＡＴＡ１がスキャンチェーン２１ａおよび２１ｂに与えられ、任意のタイミングでキャプチャ信号ＮＴがイネーブルになる。これにより、スキャンチェーン２１ａおよび２１ｂは、それぞれの組み合わせ回路２１２の論理状態をモニターし、そのモニター結果である信号Ｆ（ｘ）を出力する。なお、選択回路２８は、スキャンチェーン２１ａからの出力信号Ｆ（ｘ）を選択しているものとし、図１０では、Ｆ（ｘ）として、スキャンチェーン２１ａから出力されたＤＡＴＡ１´を示している。そして、誤り検出符号ＣＲＣ１が付加され、スキャンアウト信号ＯＵＴ１として、ＤＡＴＡ１´およびＣＲＣ１から構成されるＤＡＴＡ１´´が出力される。

次に、制御回路２４から選択信号ＳＥＬが発行され、選択回路２８は、スキャンチェーン２１ｂからの出力信号Ｆ（ｘ）を選択する。図１０では、Ｆ（ｘ）として、スキャンチェーン２１ｂから出力されたＤＡＴＡ２´を示している。なお、ＤＡＴＡ２´は、ＤＡＴＡ２を入力することによって得られたデータである。このＤＡＴＡ２´には誤り検出符号ＣＲＣ２が付加され、スキャンアウト信号ＯＵＴ１として、ＤＡＴＡ２´およびＣＲＣ２から構成されるＤＡＴＡ２´´が出力される。

以上、本実施形態によると、システムＬＳＩ２０Ｄのバーンイン試験に係る入出力端子数を削減することができ、より少ない通信線数で、高速かつ高精度のバーンイン試験を行うことができる。また、システムＬＳＩ２０Ｄにおける付加部２３、およびバーンイン装置１０Ｄにおける誤り検出部１４の個数をそれぞれ削減することができ、システムＬＳＩ２０Ｄの面積低減、およびバーンイン装置１０Ｄの低コスト化を図ることができる。

なお、選択回路２８は、特に省略してもかまわない。選択回路２８を省略した場合には、スキャンチェーン２１ａおよび２１ｂから、それぞれスキャンアウト信号が出力される。したがって、この場合、出力端子数が増大してしまうことになるが、スキャンチェーン２１ａおよび２１ｂのバーンイン試験を同時に行うことができる。

（第５の実施形態）
図１１は、本発明の第５の実施形態に係るバーンインシステムの構成を示す。本実施形態に係るシステムＬＳＩ２０Ｅにおいて、スキャンチェーン２１ａおよび２１ｂは直列に接続されており、スキャンチェーン２１ａは、スキャンイン信号ＩＮ１を入力し、スキャンチェーン２１ｂは、スキャンチェーン２１ａの出力を入力する。なお、バーンイン装置１０Ｅは、第１の実施形態に係るバーンイン装置１０Ａと同様であるため、説明を省略する。

次に、本実施形態に係るシステムＬＳＩ２０Ｅの動作について説明する。説明の便宜上、図１１に示したバーンインシステムにおいて、各スキャンチェーン２１ａおよび２１ｂは８個のフリップフロップ２１１で構成され、誤り検出符号の符号長は８ビットであり、誤り検出のためのＣＲＣのシンドローム演算で用いる生成多項式は（Ｘ⁸＋Ｘ⁶＋Ｘ³＋１）であるとする。

バーンイン装置１０Ｅは、スキャンイン信号ＩＮ１として１６ビットデータ“１１１１ｈ”を出力する。これは、スキャンチェーン２１ａおよび２１ｂが直列接続されることによって、１６ビット長の新たなスキャンチェーンとなるからである。

制御回路２４は、初期化信号ＩＮＴを受けることにより、最初のスキャンイン信号ＩＮ１としてデータ“１１１１ｈ”が印加されることを検知する。これにより、制御回路２４は、付加部２３に対して、スキャンチェーン２１ｂからの出力データを出力するように制御するとともに、格納部２２に対して、データ“１１１１ｈ”に対して生成多項式（Ｘ⁸＋Ｘ⁶＋Ｘ³＋１）の規約を満足する誤り検出符号“Ｃ９ｈ”を選択するようにアドレスを指定する。スキャンイン信号ＩＮ１は、スキャンチェーン２１ａおよび２１ｂにおいてシフトされ、信号Ｆ（ｘ）としてデータ“１１１１ｈ”が付加部２３に伝達され、スキャンアウト信号ＯＵＴ１として出力される。そして、スキャンチェーン２１ｂの出力信号Ｆ（ｘ）が１６ビットシフトしたところで、制御信号ＣＴＬが反転し、付加部２３から誤り検出符号Ｒ（ｘ）がスキャンアウト信号ＯＵＴ１として出力される。この一連の動作により、システムＬＳＩ２０Ａから出力されるスキャンアウト信号ＯＵＴ１は“１１１１Ｃ９ｈ”となる。データ“１１１１Ｃ９ｈ”には誤りが含まれないため、バーンイン装置１０Ｅによって、システムＬＳＩ２０Ｅの良判定が下される。

以上、本実施形態によると、システムＬＳＩ２０Ｅのバーンイン試験に係る入出力端子数を削減することができ、より少ない通信線数で、高速かつ高精度のバーンイン試験を行うことができる。しかも、スキャンチェーン２１ａおよび２１ｂからの出力を切り換えるための選択回路を設ける必要がない。

なお、システムＬＳＩ２０Ｅにおいて、格納部２２、付加部２３および制御回路２４は特に省略してもかまわない。すなわち、従来のシステムＬＳＩにおいて、複数の内部ブロックを当該システムＬＳＩ内部で直列に接続することによって、より少ない通信線数でのバーンイン試験が可能となる。

（第６の実施形態）
図１２は、本発明の第６の実施形態に係るバーンインシステムの構成を示す。本実施形態に係るバーンインシステムでは、誤り検出部１４が、バーンイン装置側ではなく検査対象のシステムＬＳＩ側に設けられている。また、本実施形態に係るシステムＬＳＩ２０Ｆは、誤り検出部１４による誤り検出結果を受け、システムＬＳＩ２０Ｆの良否を表す良否信号ＱＬを出力する出力制御部２９を備えている。なお、誤り検出部１４は、第１の実施形態に係るバーンイン装置１０Ａにおける誤り検出部１４と同様であるため、説明を省略する。

出力制御部２９は、２個の誤り検出部１４からの出力の論理和演算を行うＯＲ回路２９１と、システムＬＳＩ２０Ｆの健全性を示す健全信号Ｓ０とＯＲ回路２９１の出力との論理和演算を行うＯＲ回路２９２を備えている。各誤り検出部１４の出力は、データに誤りが検出されない場合には“Ｌ”となり、誤りが検出された場合には“Ｈ”となる。したがって、ＯＲ回路２９１の出力は、スキャンチェーン２１ａおよび２１ｂがいずれも正常に動作する場合には“Ｌ”となり、少なくとも一方が異常動作をしている場合には“Ｈ”となる。

ＯＲ回路２９２は、ＯＲ回路２９１の出力が“Ｌ”の場合には健全信号Ｓ０を出力し、ＯＲ回路２９１の出力が“Ｈ”の場合には健全信号Ｓ０をマスクして“Ｈ”出力を行う。ＯＲ回路２９２を設ける理由は次のとおりである。すなわち、ＯＲ回路２９１から良否信号ＱＬを出力する場合、出力端子がグランドショートすると、スキャンチェーン２１ａおよび２１ｂの少なくとも一方が異常動作をしていても、良否信号ＱＬのレベルは常に“Ｌ”となってしまい、システムＬＳＩ２０Ｆについて誤った良否判定が下されるおそれがある。そこで、健全信号Ｓ０を監視することによって、グランドショート故障が発生しているか否かを検出するのである。

一方、バーンイン装置１０ＦにおけるＭＰＵ１２は、出力制御部２９から良否信号ＱＬを受け、健全信号Ｓ０が観測されたならシステムＬＳＩ２０Ｆは正常動作していると判定する。一方、良否信号ＱＬが“Ｈ”または“Ｌ”固定の場合には、システムＬＳＩ２０Ｆは動作異常であると判定する。

以上、本実施形態によると、バーンイン装置１０Ｆは、システムＬＳＩ２０Ｆから受けた良否信号ＱＬによって容易にシステムＬＳＩ２０Ｆの良否判定を行うことができる。システムＬＳＩ２０Ｆが高速に動作する場合であっても、システムＬＳＩ２０Ｆの良否判定を容易に行うことができる。また、システムＬＳＩ２０Ｆのバーンイン試験に係る出力端子数を削減することができ、より少ない通信線数で、高速かつ高精度のバーンイン試験を行うことができる。さらに、バーンイン装置１０Ｆに高速な誤り検出部を設ける必要がないため、バーンイン装置１０Ｆの低コスト化を図ることができる。

なお、出力制御部２９は、特に省略してもかまわない。この場合、各誤り検出部１４から誤り検出結果をバーンイン装置１０Ｆに出力すればよい。ただし、通信線数の削減という効果は薄れる。

また、出力制御部２９において、ＯＲ回路２９２を省略し、ＯＲ回路２９１から良否信号ＱＬを出力するようにしてもよい。しかし、この場合、上述したグランドショート故障の検出ができなくなるため、好ましくはＯＲ回路２９２を設けるものとする。なお、出力制御部２９の回路構成は上述した限りではない。

また、グランドショート故障を検出するという点では、健全信号Ｓ０以外の手段を用いることができる。図１３は、図１２に示した健全信号Ｓ０を動作クロックＣＫで置き換えた場合のバーンインシステムの構成を示す。図１３に示したシステムＬＳＩ２０Ｇにおいて、ＯＲ回路２９２は、動作クロックＣＫを入力している。すなわち、スキャンチェーン２１ａおよび２１ｂがいずれも正常動作する場合には、良否信号ＱＬとして動作クロックＣＫが出力される。

図１３に示したバーンイン装置１０Ｇは、良否信号ＱＬをカウントするカウンタ１５を備えている。カウンタ１５は、良否信号ＱＬ、すなわち、システムＬＳＩ２０Ｇから出力された動作クロックＣＫのパルスをカウントする。そして、カウンタ１５によって、上記パルスが所定時間内に所定数カウントされた場合、ＭＰＵ１２は、システムＬＳＩ２０Ｇについて良判定を下す。

なお、上記カウント数を、たとえば、“１００”に固定した場合、システムＬＳＩ２０Ｇから正しく１００回のパルスが出力されたとしても、ノイズなどの影響により、たとえば、１０１回のパルスがカウンタ１５においてカウントされてしまうと、システムＬＳＩ２０Ｇは不良であると誤認識されてしまう。これを避けるためにも、上記カウント数にはある程度の幅を持たせるようにすることが好ましい。これにより、ノイズなどの影響で上記パルスのカウント数に誤差が生じても、システムＬＳＩ２０Ｇの良否判定を正しく行うことができる。

また、本発明では、ユーザＲＯＭなどの記憶回路もバーンイン試験対象とすることができることは既に述べたとおりであるが、システムＬＳＩがＢＩＳＴ（Built-In Self Test）回路を備えている場合には、当該ＢＩＳＴ回路による記憶回路の検査結果を出力制御部２９に入力してもよい。図１４は、ＢＩＳＴ回路を備えたシステムＬＳＩのバーンイン試験を行うバーンインシステムの構成を示す。ＢＩＳＴ回路３０は、任意のパターンを発生させ、ユーザＲＯＭ２１ｃから出力されるダンプデータの期待値比較を行い、ユーザＲＯＭ２１ｃの良否判定を行う。そして、ユーザＲＯＭ２１ｃが正常であるとの判定する場合には出力を“Ｌ”にし、異常であるとの判定する場合には出力を“Ｈ”にする。なお、ユーザＲＯＭ２１ｃに代えてＲＡＭであってもよいことは言うまでもない。

（第７の実施形態）
図１５は、本発明の第７の実施形態に係るバーンインシステムの構成を示す。本実施形態に係るシステムＬＳＩ２０Ｈは、バーンイン試験において用いられるテストパターンを生成するテストパターン生成部４０を備えている。すなわち、本実施形態に係るバーンインシステムでは、テストパターンは、バーンイン装置１０Ｈではなく、システムＬＳＩ２０Ｈ自身によって生成される。

テストパターン生成部４０は、テストパターンを格納するＲＯＭ４１と、リングカウンタ４２と、パラレル・シリアル変換器４３とを備えている。

リングカウンタ４２は、ＲＯＭ４１のアドレスを指定する。リングカウンタ４２は、ＲＯＭ４１のアドレスを示すカウンタ値をインクリメントしていき、当該カウンタ値が最大アドレス値に達すると、当該カウンタ値をスタートアドレス値に戻す。すなわち、リングカウンタ４２は、エンドレスにＲＯＭ４１のアドレスを指定する。このように、リングカウンタ４２を用いて、ＲＯＭ４１に格納されたテストパターンを繰り返し出力する構成にすることで、ＲＯＭ４１が小容量ですみ、システムＬＳＩ２０Ｈの回路面積を低減することができる。一般に、バーンイン試験は、所定の環境下で所定時間、システムＬＳＩにストレスを与えるものであるから、同じテストパターンを繰り返し与えるようにしても支障はない。

一方、パラレル・シリアル変換器４３は、ＲＯＭ４１から出力されるパラレルデータをシリアルデータに変換してスキャンイン信号ＩＮ１を出力する。

図１６は、パラレル・シリアル変換器４３によるシリアルデータ生成を説明する図である。図１６（ａ）に示したように、ＲＯＭ４１のデータ幅が４ビットの場合、２サイクル連続して出力される４ビットのパラレルデータから、８ビットのシリアルデータが生成される。すなわち、図１６（ｂ）に示したように、パラレル・シリアル変換器４３から、スキャンイン信号ＩＮ１として、ＤＡＴＡ１“６３ｈ”、ＤＡＴＡ２“９Ｄｈ”およびＤＡＴＡ３“３４ｈ”が順に出力される。

上述したように、ＲＯＭ４１のデータ幅が４ビットの場合、２サイクル連続して出力されるデータから８ビットのスキャンイン信号ＩＮ１が生成される。したがって、ＲＯＭ４１は、システムＬＳＩ２０Ｈに与えられる動作クロックＣＫの４分の１の速度で動作すればよいことになる。すなわち、パラレル・シリアル変換器４３を設けることによって、ＲＯＭ４１として、比較的低速に動作するＲＯＭを用いることが可能となり、システムＬＳＩ２０Ｈのコスト削減を図ることができる。

以上、本実施形態によると、バーンイン装置１０Ｈからテストパターンを出力する必要がなくなるため、バーンイン装置１０ＨとシステムＬＳＩ２０Ｈとの間の通信線数を大幅に削減することができる。また、ＲＯＭ４１に格納されたテストパターンを用いてバーンイン試験を行うことは、ＲＯＭ４１の検査を行うのに等しい。すなわち、スキャンチェーン２１ａのバーンイン試験を行うと同時に、ＲＯＭ４１のバーンイン試験をも行うことができる。

なお、リングカウンタ４２に代えて一般的なカウンタを設けてもよい。この場合、当該カウンタをスタートアドレス値に戻すには、バーンイン装置１０ＨにおけるＭＰＵ１２によるリセット制御が必要となる。もっとも、ＲＯＭ４１の容量が十分に大きい場合には、当該リセット制御は不要である。

また、パラレル・シリアル変換器４３は、特に省略してもかまわない。この場合、図５および図６に示したような方法でＲＯＭ４１からデータを出力し、それをスキャンイン信号ＩＮ１とすればよい。

以上、本発明に係るバーンインシステムの各種実施形態について説明したが、これら実施形態はあくまでも本発明を説明するための一例であって、本発明を限定するものではない。

以上のように、本発明に係るバーンインシステムは、より少ない通信線数で、高速かつ高精度にバーンイン試験を行うことができるため、特に、ウェハレベルでのバーンイン試験の用途に適している。

本発明の第１の実施形態に係るバーンインシステムの構成図である。 システムＬＳＩの動作が正常な場合のタイミングチャートである。 システムＬＳＩの動作が異常な場合のタイミングチャートである。 ユーザＲＯＭのバーンイン試験を行うバーンインシステムの構成図である。 ユーザＲＯＭから出力されるダンプデータを説明する図である。 ＲＯＭダンプの開始アドレスの変更方法を示す図である。 本発明の第２の実施形態に係るバーンインシステムの構成図である。 本発明の第３の実施形態に係るバーンインシステムの構成図である。 本発明の第４の実施形態に係るバーンインシステムの構成図である。 図９に示したシステムＬＳＩのバーンイン試験時のタイムチャートである。 本発明の第５の実施形態に係るバーンインシステムの構成図である。 本発明の第６の実施形態に係るバーンインシステムの構成図である。 図１２に示した健全信号を動作クロックで置き換えた場合のバーンインシステムの構成図である。 ＢＩＳＴ回路を備えたシステムＬＳＩのバーンイン試験を行うバーンインシステムの構成図である。 本発明の第７の実施形態に係るバーンインシステムの構成図である。 図１５に示したパラレル・シリアル変換器によるシリアルデータ生成を説明する図である。 従来のバーンインシステムの構成図である。

符号の説明

１０Ａ〜１０Ｈ バーンイン装置
１２ ＭＰＵ（判定部、テストパターン生成部）
１４ 誤り検出部
１５ カウンタ
２０Ａ〜２０Ｈ システムＬＳＩ（半導体デバイス）
２１ａ，２１ａ´，２１ｂ スキャンチェーン（内部ブロック）
２１ｃ ユーザＲＯＭ（内部ブロック、記憶回路）
２２ 誤り検出符号格納部
２３ 誤り検出符号付加部
２５ カウンタ
２６ デコーダ
２７ エンコーダ
２８ 選択回路
２９ 出力制御部
３０ ＢＩＳＴ回路
４０ テストパターン生成部
４２ リングカウンタ
４３ パラレル・シリアル変換器
ＮＴ キャプチャ信号
ＣＫ 動作クロック
Ｒ（ｘ） 誤り検出符号
ＱＬ 良否信号
Ｓ０ 健全信号

Claims (23)

1. バーンイン装置を用いて半導体デバイスのバーンイン試験を行うバーンインシステムであって、
   前記半導体デバイスにおける内部ブロックから出力されるデータの期待値に対応した誤り検出符号を格納する誤り検出符号格納部と、
   バーンイン試験において前記内部ブロックから出力されたデータに、前記誤り符号格納部から得た誤り検出符号を付加する誤り検出符号付加部と、
   前記誤り検出符号付加部から出力されたデータを受け、当該データにおける誤りを検出する誤り検出部と、
   前記誤り検出部による誤り検出結果に基づいて、前記半導体デバイスの良否判定を行う判定部とを備え、
   前記半導体デバイスは、少なくとも、前記誤り検出符号格納部および前記誤り検出符号付加部を備えたものであり、
   前記バーンイン装置は、少なくとも、前記判定部を備えたものである
   ことを特徴とするバーンインシステム。
2. 請求項１に記載のバーンインシステムにおいて、
   前記誤り検出符号格納部は、前記半導体デバイスにおける制御ＲＯＭの空き領域に誤り検出符号を格納している
   ことを特徴とするバーンインシステム。
3. 請求項１に記載のバーンインシステムにおいて、
   前記誤り検出符号格納部は、前記半導体デバイスにおける書き換え可能な記憶回路に誤り検出符号を格納している
   ことを特徴とするバーンインシステム。
4. 請求項１に記載のバーンインシステムにおいて、
   前記半導体デバイスにおける内部ブロックは、キャプチャ信号を受けることによって、内部の組み合わせ回路の論理状態を反映させたデータを出力するロジック回路である
   ことを特徴とするバーンインシステム。
5. 請求項４に記載のバーンインシステムにおいて、
   前記半導体デバイスは、当該半導体デバイスの動作クロックのパルスをカウントし、当該パルスのカウント数が所定数になるごとに前記キャプチャ信号を出力するカウンタを備えたものである
   ことを特徴とするバーンインシステム。
6. 請求項１に記載のバーンインシステムにおいて、
   前記バーンイン装置は、テストパターンを圧縮した圧縮データを前記半導体デバイスに印加するものであり、
   前記半導体デバイスは、前記バーンイン装置から印加された圧縮データを解凍するデコーダを備え、当該デコーダによって解凍されたテストパターンを前記内部ブロックに与えるものである
   ことを特徴とするバーンインシステム。
7. 請求項１に記載のバーンインシステムにおいて、
   前記半導体デバイスは、前記内部ブロックから出力されたデータを圧縮するエンコーダを備えたものであり、
   前記誤り検出符号付加部は、前記エンコーダによって圧縮された圧縮データに、前記誤り検出符号格納部から得た誤り検出符号を付加するものである
   ことを特徴とするバーンインシステム。
8. 請求項１に記載のバーンインシステムにおいて、
   前記半導体デバイスは、前記内部ブロックとして複数のロジック回路を備えたものであり、当該複数のロジック回路には、前記バーンイン装置から共通のテストパターンが印加される
   ことを特徴とするバーンインシステム。
9. 請求項１に記載のバーンインシステムにおいて、
   前記半導体デバイスは、前記内部ブロックとして複数のロジック回路を備えたものであり、
   前記複数のロジック回路のいずれか一つは、入力データとして、前記半導体デバイス内で、前記複数のロジック回路のいずれか他のものから出力されるデータを受ける
   ことを特徴とするバーンインシステム。
10. 請求項１に記載のバーンインシステムにおいて、
    前記半導体デバイスは、
    前記内部ブロックとして複数のロジック回路と、
    前記複数のロジック回路からの出力データのいずれか一つを選択する選択回路とを備えたものであり、
    前記誤り符号検出部は、前記選択回路によって選択された出力データに、前記誤り検出符号格納部から得た誤り検出符号を付加するものである
    ことを特徴とするバーンインシステム。
11. 請求項１に記載のバーンインシステムにおいて、
    前記半導体デバイスは、前記誤り検出部を複数備え、かつ、当該複数の誤り検出部による誤り検出結果を受けて、当該半導体デバイスの良否を表す良否信号を出力する出力制御部を備えたものであり、
    前記判定部は、前記出力制御部から出力された良否信号に基づいて、前記半導体デバイスの良否判定を行うものである
    ことを特徴とするバーンインシステム。
12. 請求項１１に記載のバーンインシステムにおいて、
    前記出力制御部は、前記半導体デバイスの健全性を示す健全信号を入力し、前記内部ブロックから出力されたデータに誤りが検出されない場合には、前記良否信号として当該健全信号を出力するものであり、
    前記判定部は、前記出力制御部から前記健全信号を受けたとき、前記半導体デバイスが健全であるとの判定をするものである
    ことを特徴とするバーンインシステム。
13. 請求項１１に記載のバーンインシステムにおいて、
    前記出力制御部は、前記半導体デバイスの動作クロックを入力し、前記誤り検出符号付加部から出力されたデータに誤りが検出されない場合には、前記良否信号として当該動作クロックを出力するものであり、
    前記バーンイン装置は、前記出力制御部から出力された動作クロックのパルスをカウントするカウンタを備えたものであり、
    前記判定部は、前記カウンタによって所定時間内に所定数の前記パルスがカウントされたとき、前記半導体デバイスが健全であるとの判定をするものである
    ことを特徴とするバーンインシステム。
14. 請求項１に記載のバーンインシステムにおいて、
    前記半導体デバイスは、
    前記内部ブロックとしての記憶回路と、
    前記記憶回路の検査を行うＢＩＳＴ回路と、
    前記ＢＩＳＴ回路による検査結果および前記誤り検出部による誤り検出結果から、当該半導体デバイスの良否を表す良否信号を出力する出力制御部とを備えたものであり、
    前記判定部は、前記出力制御部から出力された良否信号に基づいて、前記半導体デバイスの良否判定を行うものである
    ことを特徴とするバーンインシステム。
15. 請求項１に記載のバーンインシステムにおいて、
    前記半導体デバイスは、バーンイン試験用のテストパターンを生成するテストパターン生成部を備えたものであり、
    前記内部ブロックは、バーンイン試験において、前記テストパターン生成部からテストパターンを受ける
    ことを特徴とするバーンインシステム。
16. 請求項１５に記載のバーンインシステムにおいて、
    前記テストパターン生成部は、出力データの所定ビット位置における時系列データをテストパターンとして出力する
    ことを特徴とするバーンインシステム。
17. 請求項１６に記載のバーンインシステムにおいて、
    前記テストパターン生成部は、異なるスタートアドレスから出力を開始したデータから生成される前記時系列データを、異なる前記内部ブロックに与える
    ことを特徴とするバーンインシステム。
18. 請求項１５に記載のバーンインシステムにおいて、
    前記テストパターン生成部は、パラレル・シリアル変換器を備え、出力されるパラレルデータを当該パラレル・シリアル変換器によってシリアルデータに変換し、当該シリアルデータをテストパターンとして出力する
    ことを特徴とするバーンインシステム。
19. 請求項１５に記載のバーンインシステムにおいて、
    前記テストパターン生成部は、テストパターンの格納先のアドレスを指定するカウンタとして、リングカウンタを備えている
    ことを特徴とするバーンインシステム。
20. 内部ブロックから出力されるデータの期待値に対応した誤り検出符号を格納する誤り検出符号格納部と、
    バーンイン試験において前記内部ブロックから出力されたデータに、前記誤り検出符号格納部から得た誤り検出符号を付加する誤り検出符号付加部とを備え、
    前記誤り検出符号付加部から出力されたデータを、バーンイン試験における出力データとする
    ことを特徴とする半導体デバイス。
21. テストパターンを生成して半導体デバイスに印加するテストパターン生成部と、
    前記半導体デバイスから、前記テストパターンに対する出力データに誤り検出符号が付加されたデータを受け、当該データにおける誤りを検出する誤り検出部と、
    前記誤り検出部による誤り検出結果に基づいて、前記半導体デバイスの良否判定を行う判定部とを備えた
    ことを特徴とするバーンイン装置。
22. テストパターンを生成して半導体デバイスに印加するテストパターン生成部と、
    前記半導体デバイスから、前記テストパターンに対して生成された前記半導体デバイスの良否を表す良否信号を受け、当該良否信号に基づいて、前記半導体デバイスの良否判定を行う判定部とを備えた
    ことを特徴とするバーンイン装置。
23. 半導体デバイスのバーンイン試験方法であって、
    半導体デバイスにおける内部ブロックから出力されたデータに、当該データの期待値に対応したあらかじめ格納された誤り検出符号を付加する誤り検出符号付加ステップと、
    前記誤り検出符号付加ステップによって生成されたデータにおける誤りを検出する誤り検出ステップと、
    前記誤り検出ステップによる誤り検出結果に基づいて、前記半導体デバイスの良否判定を行う判定ステップとを備えた
    ことを特徴とするバーンイン試験方法。
    

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