JP7229124B2 - メモリ装置 - Google Patents

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Description

本発明は、メモリ装置に関し、より詳しくは、レイテンシ制御回路を含むメモリ装置等に関するものである
ＤＲＡＭ(Dynamic Random Access Memory)は、メインクロック信号に同期して、コマンドとアドレスを受信し、データクロック信号に同期して、データを受信又は伝送するように設計される。ＤＲＡＭの主たる動作は、コア回路に属するメモリセルアレイにデータを書き込むか、メモリセルアレイからデータを読み出すことである。メインクロック信号に基づいて、コア回路を制御するように生成される制御信号と、データクロック信号に基づいて、コア回路部に入出力されるデータは、互いに異なるクロックドメイン領域より提供される。ＤＲＡＭは、制御信号に応答して、入出力データを安定してラッチする動作を行うため、メインクロック信号とデータクロック信号の間の同期化動作は必須である。
本発明の目的は、内部で生成された位相情報を用いて、データ入出力時のレイテンシを調節するレイテンシ制御回路を含むメモリ装置を提供することである。
本発明の実施例によるメモリ装置は、クロックバッファと、データクロックバッファと、レイテンシ制御回路とを含む。前記クロックバッファは、メインクロック信号を受信し、内部メインクロック信号をコア回路に提供する。前記データクロックバッファは、データクロック信号を受信する。前記レイテンシ制御回路は、前記データクロック信号に基づいて、前記データクロック信号に関するレイテンシ情報を生成し、該当レイテンシ情報をデータ入出力回路に提供する。前記レイテンシ制御回路は、第１の分周器と、第２の分周器と、第１の同期検出器と、レイテンシ選択器とを含む。前記第１の分周器は、前記データクロック信号に基づいて、複数の２分周クロック信号を生成する。前記第２の分周器は、前記２分周クロック信号のうち、２つの２分周クロック信号を分周して、複数の４分周クロック信号を生成する。前記第１の同期検出器は、クロック同期化信号に応答して、前記２分周クロック信号のうち、他の２つの２分周クロック信号と前記データクロック信号の間の同期／非同期を示す２分周整列信号を出力する。前記レイテンシ選択器は、前記２分周整列信号に基づいて、自動で前記４分周クロック信号の位相を判別し、前記判別された４分周クロック信号の位相に基づいて、データの書込み・読出しに関する前記メインクロック信号のレイテンシを調節して、前記レイテンシ情報を出力する。
本発明によると、メモリ装置のレイテンシ制御回路は、クロック同期化信号に応答して、４分周クロック信号のうち、２つの位相を検出し、前記検出された位相とデータクロック信号の位相の同期／非同期を示す２分周整列信号に基づいて、４分周クロック信号の位相を検出し、前記検出された位相とデータクロック信号の同期／非同期を示す４分周整列信号を生成し、４分周整列信号に基づいて、４分周クロック信号のうち、同期された４分周クロック信号のレイテンシ情報により、データの受信及び伝送を行うことができる。そこで、メモリ装置は、データクロック信号のトグリングを最小化し、クロックドメインの変更による影響を最小化することができる。
図１は、本発明の実施例によるメモリシステムの構成を示すブロック図である。 図２は、図１のメモリ装置における高速のデータインタフェース動作を説明するタイミング図である。 図３は、図１のメモリ装置におけるクロック同期化動作を説明する図である。 図４は、図１のメモリ装置におけるクロック同期化動作を説明する図である。 図５は、本発明の実施例による図１のメモリ装置を説明する図である。 図６は、図５のメモリ装置をより詳しく示している図である。 図７は、図６のメモリ装置における第１のバンクアレイを示す図である。 図８は、図５のメモリ装置におけるクロック同期化回路を示すブロック図である。 図９は、図８のマルチプレクサ回路を示す回路図である。 図１０は、本発明の実施例による図５のメモリ装置におけるレイテンシ制御回路を示すブロック図である。 図１１は、図１０のレイテンシ制御回路におけるレイテンシ選択器の構成を示すブロック図である。 図１２は、図１１のレイテンシ選択器における第２の同期検出器を示す図である。 図１３は、図１１のレイテンシ選択器における第３の同期検出器を示す図である。 図１４は、図１１のレイテンシ選択器における選択回路の一例を示すブロック図である。 図１５は、図１４のレイテンシ調節回路のうち、第１のレイテンシ調節回路の構成を示す回路図である。 図１６は、図１１のレイテンシ選択器における選択回路の他の例を示すブロック図である。 図１０のレイテンシ制御回路において、２分周クロック信号、４分周クロック信号、２分周整列信号、及び４分周整列信号を示す図である。 図１０のレイテンシ制御回路において、２分周クロック信号、４分周クロック信号、２分周整列信号、及び４分周整列信号を示す図である。 図１０のレイテンシ制御回路において、２分周クロック信号、４分周クロック信号、２分周整列信号、及び４分周整列信号を示す図である。 図１０のレイテンシ制御回路において、２分周クロック信号、４分周クロック信号、２分周整列信号、及び４分周整列信号を示す図である。 図１０のレイテンシ制御回路において、２分周クロック信号、４分周クロック信号、２分周整列信号、及び４分周整列信号を示す図である。 図１０のレイテンシ制御回路において、２分周クロック信号、４分周クロック信号、２分周整列信号、及び４分周整列信号を示す図である。 図１０のレイテンシ制御回路において、２分周クロック信号、４分周クロック信号、２分周整列信号、及び４分周整列信号を示す図である。 図１０のレイテンシ制御回路において、２分周クロック信号、４分周クロック信号、２分周整列信号、及び４分周整列信号を示す図である。 図１９は、本発明の実施例によるメモリ装置の動作方法を示すフローチャートである。 図２０は、本発明の実施例によるメモリ装置を示すブロック図である。 図２１は、図２０のメモリ装置が３Ｄチップ構造に適用される例を示すブロック図である。 図２２は、本発明の実施例によるスタック型メモリ装置を含む半導体パッケージの例を示す構造図である。
以下、添付の図面を参照して、本発明の好適な実施例についてより詳しく説明する。図面上の同一の構成要素に対しては、同一の図面符号を付し、同一の構成要素に関する重複説明は、省略することにする。
図１は、本発明の実施例によるメモリシステムの構成を示すブロック図である。図１に示しているように、メモリシステム１０は、メモリコントローラ２０と、メモリ装置１００とを含む。メモリシステム１０は、メインクロック信号(CK)とデータクロック信号(WCK)を用いて、メモリコントローラ２０とメモリ装置１００の間のデータ通信をサポートする。
メモリコントローラ２０とメモリ装置１００の間には、第１のクロック信号ライン１１、コマンドバス１２、アドレスバス１３、第２のクロック信号ライン１４、及びデータバス１５が連結される。本発明の実施例によって、メモリシステム１０は、メインクロック信号(CK)とデータクロック信号(WCK)の他に、様々なクロック信号を用いて、データ通信をサポートすることができる。
メモリコントローラ２０で生じたメインクロック信号(CK)は、第１のクロック信号ライン１１を介して、メモリ装置１００に提供される。例えば、メインクロック信号(CK)は、反転メインクロック信号(CKB)と共に、連続交番反転信号として提供される。メインクロック信号対(CK、CKB)は、これらの交点を基準に、立上り・立下りエッジが検出されるので、タイミング精度を向上することができる。
第１のクロック信号ライン１１は、２つのメインクロック信号対(CK、CKB)を用いて、互いに相補的な連続交番反転信号を伝送することができる。この場合、第１のクロック信号ライン１１は、メインクロック信号対(CK、CKB)を伝送する２つの信号ラインからなる。本発明の実施例で説明するクロック信号(CK)は、２つのメインクロック信号対(CK、CKB)として説明される。説明の便宜のために、２つのメインクロック信号対(CK、CKB)は、メインクロック信号(CK)と称して説明する。
メモリコントローラ２０より提供されるコマンド(CMD)とアドレス信号(ADDR)のそれぞれは、コマンドバス１２とアドレスバス１３を介して、メモリ装置１００に提供される。
メモリコントローラ２０とメモリ装置１００の間のデータインタフェースのために、データクロック信号(WCK)とデータ(DQ)が伝送される。メモリコントローラ２０で発生したデータクロック信号(WCK)は、第２のクロック信号ライン１４を介して、メモリ装置１００に提供される。データクロック信号(WCK)は、反転データクロック信号(WCKB)と共に、連続交番反転信号として提供される。データクロック信号対(WCK、WCKB)は、これらの交点を基準に、立上り・立下りエッジが検出されるので、タイミング精度を向上することができる。
第２のクロック信号ライン１４は、２つのデータクロック信号対(WCK、WCKB)を用いて、互いに相補的な連続交番反転信号を伝送することができる。この場合、第２のクロック信号ライン１４は、データクロック信号対(WCK、WCKB)を伝送する２つの信号ラインからなる。説明の便宜のために、２つのデータクロック信号対(WCK、WCKB)は、データクロック信号(WCK)と称して説明する。
データクロック信号(WCK)に同期されるデータ(DQ)は、メモリコントローラ２０とメモリ装置１００の間のデータバス１５を介して伝送される。例えば、メモリコントローラ２０より提供されるバースト長さ(Burst Length、BL)に対応する書込みデータ(DQ)は、データクロック信号(WCK)に同期されて、データバス１５を介して、メモリ装置１００へ伝送される。メモリ装置１００から読み出されるバースト長さ(BL)に対応する読出しデータ(DQ)は、データクロック信号(WCK)に同期しラッチされた後、データバス１５を介して、メモリコントローラ２０へ伝送される。
メモリコントローラ２０とメモリ装置１００の間のデータインタフェースの速度が増加している。メモリ装置１００がＤＲＡＭとして具現される場合、ＤＲＡＭ内のコア回路の動作は、高速のデータインタフェースの速度に合わせて動作しないことが懸念される。すなわち、ＤＲＡＭのコア回路に連結されるメインクロック信号(CK)の周波数を増やすだけでは限界がある。これによって、ＤＲＡＭは、コア回路の動作速度は維持したまま、データインタフェース速度を増加させる方法を採用することになる。
図２は、図１のメモリ装置における高速のデータインタフェース動作を説明するタイミング図である。
図１及び図２に示しているように、メモリコントローラ２０から、メインクロック信号(CK)が伝送され、メインクロック信号(CK)に基づいて、コマンド(CMD)とアドレス信号(ADDR)が伝送される。データ(DQ)は、データクロック信号(WCK)に基づいて伝送される。高速のデータインタフェースのために、データクロック信号(WCK)の周波数は、メインクロック信号(CK)の周波数に比して、整数倍に設定される。
メモリ装置１００が書込み動作を行うと仮定する。メモリ装置１００は、Ｔ１時点からメインクロック信号(CK)を受信し、Ｔ２時点で、メインクロック信号(CK)に基づいて、書込みコマンド(CMD)と書込みアドレス信号(ADDR)を受信する。そして、Ｔ２時点で、データクロック信号(WCK)に基づいて、バースト長さに対応する書込みデータ(DQ)を受信することができる。
図２では、メモリ装置１００が、Ｔ２時点で、書込みコマンド(CMD)と書込みデータ(DQ)を受信することと説明している。本発明の実施例によって、メモリ装置１００は、書込みコマンド(CMD)を受信した後、メインクロック信号(CK)サイクルの倍数で表される書込みレイテンシ後に、書込みデータ(DQ)を受信することもできる。
他の実施例において、メモリ装置１００が読出し動作を行うと仮定する。メモリ装置１００は、Ｔ１時点からメインクロック信号(CK)を受信し、Ｔ２時点で、メインクロック信号(CK)に基づいて、読出しコマンド(CMD)と読出アドレス信号(ADDR)を受信する。そして、読出しコマンド(CMD)を受信した後、メインクロック信号(CK)サイクルの倍数で表される読出しレイテンシ後に、データクロック信号(WCK)に基づいて、読出しデータ(DQ)を伝送する。
メモリ装置１００は、書込み動作時、メモリコントローラ２０から入力されるデータ(DQ)を、データクロック信号(WCK)に用いてサンプリングし、サンプリングされたデータは、メインクロック信号(CK)を用いて、メモリセルアレイに格納する。また、メモリ装置１００は、読出し動作時、メインクロック信号(CK)を用いて、メモリセルアレイからデータを読出し、読出されたデータを、データクロック信号(WCK)を用いて、メモリコントローラ２０に伝送する。このように、メモリ装置１００は、互いに異なるクロックドメイン、すなわち、マルチプルクロックドメインで動作することができる。
メモリ装置１００において、メインクロック信号(CK)に基づいて動作する領域と、データクロック信号(WCK)に基づいて動作する領域の間で、データ移動が必要である。この場合、メインクロック信号(CK)とデータクロック信号(WCK)の間でドメインクロッシングが発生するが、ここで、データの欠落が発生することがあるという不都合がある。これを防止するために、メインクロック信号(CK)とデータクロック信号(WCK)の間でクロック同期化動作が行われることは必須である。メインクロック信号(CK)とデータクロック信号(WCK)の間のクロック同期化動作は、図３及び図４を参照して説明する。
図３及び図４は、図１のメモリ装置におけるクロック同期化動作を説明する図である。図３は、メインクロック信号(CK)とデータクロック信号(WCK)の間にクロック同期化が行われたアライン状態を説明し、図４は、クロック同期化されないミスアライン状態を説明している。
図３に示しているように、メインクロック信号(CK)とデータクロック信号(WCK)が、メモリ装置１００から受信される。データクロック信号(WCK)の周波数は、メインクロック信号(CK)の周波数よりも高く設定される。例えば、データクロック信号(WCK)の周波数は、メインクロック信号(CK)の周波数の整数倍である。
Ｔ１時点から、メインクロック信号(CK)が受信される。Ｔ１時点、Ｔ３時点、Ｔ５時点のそれぞれにおいて、メインクロック信号(CK)の立下りエッジが入力され、Ｔ２時点及びＴ４時点で、立上りエッジが入力される。
Ｔ２時点から、データクロック信号(WCK)が受信される。データクロック信号(WCK)は、書込みデータ(DQ)が入力、又は読出しデータ(DQ)が出力される度に、該当データ(DQ)と共に提供されるため、Ｔ１時点では、非活性化状態であり、該当データ(DQ)が提供されるＴ２時点から、活性化される。
メモリ装置１００は、Ｔ２時点で、データクロック信号(WCK)が受信されると、データクロック信号(WCK)を分周し、複数の分周されたデータクロック信号(WCK_0、WCK_90、WCK_180、WCK_270)を生成する。例えば、メモリ装置１００は、データクロック信号(WCK)を２分周し、複数の２分周クロック信号(WCK_0、WCK_90、WCK_180、WCK_270)を生成する。
データクロック信号(WCK)が受信されるＴ２時点以降において、第１の２分周クロック信号(WCK_0)は、メインクロック信号(CK)と同一の立上りエッジを有し、第２の２分周クロック信号(WCK_90)は、第１の２分周クロック信号(WCK_0)よりも９０度シフトされた位相を有し、第３の２分周クロック信号(WCK_180)は、第１の２分周クロック信号(WCK_0)よりも１８０度シフトされた位相を有し、第４の２分周クロック信号(WCK_270)は、第１の２分周クロック信号(WCK_0)よりも２７０度シフトされた位相を有するように生成される。
メモリ装置１００は、例えば、Ｔ３時点で、第１の２分周クロック信号(WCK_0)の立下りエッジを判断する場合、０.２５ｔＣＫ時間のセットアップ時間(Ｓ)と、０.２５ｔＣＫ時間の保持時間(Ｈ)とを含むアラインマージンを有する。メモリ装置１００は、０.２５ｔＣＫ時間のセットアップ時間(Ｓ)と、０.２５ｔＣＫ時間の保持時間(Ｈ)とを有し、メインクロック信号(CK)の立下りエッジに応答して、第１の２分周クロック信号(WCK_0)のロジックレベルをキャプチャーすることができる。メモリ装置１００は、キャプチャーされた第１の２分周クロック信号(WCK_0)のロジックレベルがロジックロウである場合、第１の２分周クロック信号(WCK_0)が立下りエッジであると判断する。
図３においては、メインクロック信号(CK)の立上りエッジに合わせて、第１の２分周データクロック信号(WCK_0)の立上りエッジが生成され、メインクロック信号(CK)の立下りエッジに合わせて、第１の２分周クロック信号(WCK_0)の立下りエッジが生成される。
図４に示しているように、第１の２分周クロック信号(WCK_0)をみると、データクロック信号(WCK)が受信されるＴ２時点で、メインクロック信号(CK)の立上りエッジと異なり、第１の２分周クロック信号(WCK_0)の立下りエッジが生成される。Ｔ３時点で、メインクロック信号(CK)の立下りエッジと異なり、第１の２分周クロック信号(WCK_0)の立上りエッジが生成される。
Ｔ４時点において、第１の２分周クロック信号(WCK_0)の立下りエッジが生成され、Ｔ５時点で、第１の２分周クロック信号(WCK_0)の立上りエッジが生成される。
図４においては、メインクロック信号(CK)の立上りエッジである時、第１の２分周クロック信号(WCK_0)の立下りエッジが生成され、メインクロック信号(CK)の立下りエッジである時、第１の２分周データクロック信号(WCK_0)の立上りエッジが生成されることが分かる。これは、メインクロック信号(CK)とデータクロック信号(WCK)の間に、クロック同期化されないミスアライン状態であることを示している。
例示として、Ｔ３時点において、メモリ装置１００は、Ｔ３時点を基準に、０.２５ｔＣＫ時間のセットアップ時間(Ｓ)と、０.２５ｔＣＫ時間の保持時間(Ｈ)とを有し、メインクロック信号(CK)の立下りエッジに応答して、第１の２分周クロック信号(WCK_0)のロジックレベルをキャプチャーする。メモリ装置１００は、キャプチャーされた第１の２分周クロック信号(WCK_0)のロジックレベルがロジックハイである場合、第１の２分周クロック信号(WCK_0)が立上りエッジであると判断する。
クロック同期化の動作時、アラインマージンの不足を解決するため、本発明の実施例では、可変的な周波数を有する、すなわち、ダイナミック周波数を有するデータクロック信号(WCK)を用いて、クロック同期化動作を行い、レイテンシ制御を行うことができる。
図５は、本発明の実施例による図１のメモリ装置を説明する図である。図５に示しているように、メモリ装置１００は、コマンドデコーダ１１０と、メインクロックバッファ１２５と、コア回路１３０と、データクロックバッファ１２７と、クロック同期化回路３００と、レイテンシ制御回路４００と、データ入出力回路１９５とを含む。
コマンドデコーダ１１０は、メモリコントローラ２０から伝送されるコマンド(CMD又はCMD_SYNC)を受信する。コマンドデコーダ１１０は、受信されたコマンド(CMD)を復号化して、内部コマンド信号(ICMD)とクロック同期化信号(ISYNC)を生成する。
コマンドデコーダ１１０は、受信される読出しコマンド又は書込みコマンドによって、読出し信号又は書込み信号を含む内部コマンド信号(ICMD)を生成する。コマンドデコーダ１１０は、内部コマンド信号(ICMD)を、コア回路１３０に提供する。内部コマンド信号(ICMD)は、コア回路１３０で行われるデータ読出し動作又はデータ書込み動作を制御することができる。
コマンドデコーダ１１０は、受信されるクロック同期化コマンド(CMD_SYNC)と、メインクロックバッファ１２５から提供される内部メインクロック信号(ICK)とに応答して、クロック同期化信号(ISYNC)を生成する。クロック同期化信号(ISYNC)は、クロック同期化コマンド(CMD_SYNC)に対応する区間のパルス信号として生成される。コマンドデコーダ１１０は、クロック同期化信号(ISYNC)を、クロック同期化回路３００とレイテンシ制御回路４００とに提供する。
メインクロックバッファ１２５は、メモリコントローラ２０からメインクロック信号(CK)を受信する。メインクロックバッファ１２５は、メインクロック信号(CK)をバッファリングして、内部メインクロック信号(ICK)を生成し、内部メインクロック信号(ICK)をコマンドデコーダ１１０とコア回路１３０とに提供する。内部メインクロック信号(ICK)の位相は、メインクロック信号(CK)の位相とほぼ同一である。
コア回路１３０は、メモリセルアレイ２００を含む。コア回路１３０は、メモリ装置１００の読出し動作時、読出し信号である内部コマンド信号(ICMD)と内部メインクロック信号(ICK)に応答して、メモリセルアレイ２００からデータを読み出す。コア回路１３０は、メモリ装置１００の書込み動作時、書込み信号である内部コマンド信号(ICMD)と内部メインクロック信号(ICK)に応答して、書込みデータを、メモリセルアレイ２００に書き込む。
コア回路１３０の詳細な構成については、図６を参照して後述する。
データクロックバッファ１２７は、メモリコントローラ２０からデータクロック信号(WCK)を受信し、データクロック信号(WCK)をバッファリングして、クロック同期化回路３００及びレイテンシ制御回路４００に提供する。
クロック同期化回路３００は、クロック同期化信号(ISYNC)とデータクロック信号(WCK)を受信して、クロック同期化動作を行う。クロック同期化回路３００は、クロック同期化動作の結果として、第１～第４の内部データクロック信号(IWCK/2_0、IWCK/2_90、IWCK/2_180、IWCK/2_270)からなる内部データクロック信号(IWCK)を生成する。クロック同期化回路３００は、内部データクロック信号(IWCK)を、データ入出力回路１９５に提供する。
データ入出力回路１９５は、データ入力回路と、データ出力回路とを含む。データ入力回路は、内部データクロック信号(IWCK)に応答して、書込みデータ(DQ)をアラインし、ラッチして、内部書込みデータ(DIN)としてメモリセルアレイ２００に提供する。データ出力回路は、内部データクロック信号(IWCK)に応答して、メモリセルアレイ２００から読み出される読出しデータ(DOUT)を、出力データ(DQ)として、メモリコントローラ２０に伝送する。
データ入出力回路１９５は、書込み動作時、書込みデータ(DQ)を、内部データクロック信号(IWCK)に用いてサンプリングし、サンプリングされたデータは、内部メインクロック信号(ICK)を用いて、メモリセルアレイ２００に書き込まれるように動作する。また、データ入出力回路１９５は、読出し動作時、内部メインクロック信号(ICK)を用いて、メモリセルアレイ２００からデータが読み出されるようにし、読み出されたデータを、内部データクロック信号(IWCK)を用いて、メモリコントローラ２０に伝送するように動作する。
レイテンシ制御回路４００は、データクロック信号(WCK)を受信し、クロック同期化信号(ISYNC)に応答して、データクロック信号(WCK)を２分周して、複数の２分周クロック信号を生成し、２分周クロック信号のうち、２つを更に２分周して複数の４分周クロック信号を生成し、２分周クロック信号のうち、他の２つの位相を検出し、検出された位相とデータクロック信号(WCK)の位相とが一致するか否かを示す２分周整列信号に基づいて、４分周クロック信号の位相を検出し、検出された位相の一致可否を示す４分周整列信号を生成し、４分周整列信号のうち、位相が一致する１つに対応する４分周クロック信号の１つに基づいて、メインクロック信号のレイテンシを調節し、調節されたレイテンシを、データの受信及び伝送に用いられる内部データクロック信号(IWCK)のレイテンシ情報(LTI)として、データ入出力回路１９５に提供する。データ入出力回路１９５は、レイテンシ情報(LTI)に応答して、書込み動作と読出し動作で、レイテンシ情報(LTI)に対応するレイテンシによって、データを受信及び伝送することができる。
メモリ装置１００において、クロック同期化回路３００により、内部メインクロック信号(ICK)と内部データクロック信号(IWCK)が同期化され、レイテンシ制御回路４００により、４分周クロック信号のうち、位相が一致した４分周クロック信号に基づいてレイテンシを制御するため、内部メインクロック信号(ICK)に基づいて動作される領域と、内部データクロック信号(IWCK)に基づいて動作される領域の間に同期化が行われ、レイテンシを正しく制御することができる。これによって、メモリ装置１００は、高速データインタフェースにおいて、データの欠落を生じることなく、データ通信を行うことができる。
図６は、図５のメモリ装置をより詳しく示している。図６に示しているように、メモリ装置１００は、制御ロジック回路１０５と、アドレスレジスタ１２０と、メインクロックバッファ１２５と、データクロックバッファ１２７と、バンク制御ロジック１３０と、リフレッシュカウンタ１４５と、行アドレスマルチプレクサ１４０と、列アドレスラッチ１５０と、行デコーダ１６０と、列デコーダ１７０と、メモリセルアレイ２００と、センスアンプ部１８５と、入出力ゲーティング回路１９０と、ＥＣＣ(error correction code)エンジン２９０と、データ入出力回路１９５と、クロック同期化回路３００と、レイテンシ制御回路４００とを含む。行デコーダ１６０、列デコーダ１７０、メモリセルアレイ２００、センスアンプ部１８５、及び入出力ゲーティング回路１９０は、図５のコア回路１３０を構成し、図５と重複する説明は省略する。
メモリセルアレイ２００は、第１～第８のバンクアレイ２１０～２８０を含む。また、行デコーダ１６０は、第１～第８のバンクアレイ２１０～２８０にそれぞれ連結された第１～第８のバンク行デコーダ１６０ａ～１６０ｈを含み、列デコーダ１７０は、第１～第８のバンクアレイ２１０～２８０にそれぞれ連結された第１～第８のバンク列デコーダ１７０ａ～１７０ｈを含み、センスアンプ部１８５は、第１～第８のバンクアレイ２１０～２８０にそれぞれ連結された第１～第８のバンクセンスアンプ１８５ａ～１８５ｈを含む。第１～第８のバンクアレイ２１０～２８０のそれぞれは、複数のワード線(WL)と、複数のビット線(BTL)と、ワード線(WL)とビット線(BTL)が交差する地点に形成される複数のメモリセル(MC)とを含む。
アドレスレジスタ１２０は、メモリコントローラ２０から、バンクアドレス(BANK_ADDR)、行アドレス(ROW_ADDR)、及び列アドレス(COL_ADDR)を含むアドレス(ADDR)を受信する。アドレスレジスタ１２０は、受信されたバンクアドレス(BANK_ADDR)を、バンク制御ロジック１３０に提供し、受信された行アドレス(ROW_ADDR)を、行アドレスマルチプレクサ１４０に提供し、受信された列アドレス(COL_ADDR)を、列アドレスラッチ１５０に提供する。
バンク制御ロジック１３０は、バンクアドレス(BANK_ADDR)に応答して、バンク制御信号を生成する。バンク制御信号に応答して、第１～第８のバンク行デコーダ１６０ａ～１６０ｈのうち、バンクアドレス(BANK_ADDR)に対応するバンク行デコーダが活性化され、第１～第８のバンク列デコーダ１７０ａ～１７０ｈのうち、バンクアドレス(BANK_ADDR)に対応するバンク列デコーダが活性化される。
行アドレスマルチプレクサ１４０は、アドレスレジスタ１２０から行アドレス(ROW_ADDR)を受信し、リフレッシュカウンタ１４５からリフレッシュ行アドレス(REF_ADDR)を受信する。行アドレスマルチプレクサ１４０は、行アドレス(ROW_ADDR)又はリフレッシュ行アドレス(REF_ADDR)を、行アドレス(RA)として選択的に出力することができる。行アドレスマルチプレクサ１４０から出力された行アドレス(RA)は、第１～第８のバンク行デコーダ１６０ａ～１６０ｈにそれぞれ印加される。
リフレッシュカウンタ１４５は、制御ロジック回路１０５の制御により、リフレッシュ行アドレス(REF_ADDR)を順次出力することができる。
第１～第８のバンク行デコーダ１６０ａ～１６０ｈのうち、バンク制御ロジック１３０により活性化されたバンク行デコーダは、行アドレスマルチプレクサ１４０から出力された行アドレス(RA)を復号化して、行アドレスに対応するワード線を活性化することができる。例えば、活性化されたバンク行デコーダは、行アドレスに対応するワード線に、ワード線駆動電圧を印加することができる。
列アドレスラッチ１５０は、アドレスレジスタ１２０から列アドレス(COL_ADDR)を受信し、受信された列アドレス(COL_ADDR)を一時的に格納する。また、列アドレスラッチ１５０は、バーストモードで、受信された列アドレス(COL_ADDR)を逐次増加することができる。列アドレスラッチ１５０は、一時的に格納された又は逐次増加された列アドレス(COL_ADDR)を、第１～第８のバンク列デコーダ１７０ａ～１７０ｈに各々印加する。第１～第８のバンク列デコーダ１７０ａ～１７０ｈのうち、バンク制御ロジック１３０により活性化されたバンク列デコーダは、入出力ゲーティング回路１９０を介して、バンクアドレス(BANK_ADDR)及び列アドレス(COL_ADDR)に対応するセンスアンプを活性化させることができる。
入出力ゲーティング回路１９０は、入出力データをゲーティングする回路と共に、入力データマスクロジックと、第１～第８のバンクアレイ２１０～２８０から出力されたデータを格納するための読出しデータラッチと、第１～第８のバンクアレイ２１０～２８０にデータを書き込むための書込みドライバとを含む。
第１～第８のバンクアレイ２１０～２８０の１つのバンクアレイより読出される符号語(CW)は、１つのバンクアレイに対応するセンスアンプにより感知され、読出しデータラッチに格納される。読出しデータラッチに格納された符号語(CW)は、ＥＣＣエンジン２９０によりＥＣＣ符号化が行われた後に、(DOUT)としてデータ入出力回路１９５に提供される。
第１～第８のバンクアレイ２１０～２８０の１つのバンクアレイに書込まれるデータ(DIN)は、ＥＣＣエンジン２９０に提供され、ＥＣＣエンジン２９７は、データ(DIN)に対して、ＥＣＣ符号化を行う。
制御ロジック回路１０５は、メモリ装置１００の動作を制御する。制御ロジック回路１０５は、メモリコントローラ２０から受信されるコマンド(CMD)を復号化するコマンドデコーダ１１０と、メモリ装置１００の動作モードを設定するためのモードレジスタ１１２とを含む。例えば、コマンドデコーダ１１０は、書込みイネーブル信号、行アドレスストロボ信号、列アドレスストロボ信号、チップセレクト信号などを復号化して、コマンド(CMD)に対応する制御信号を生成する。コマンドデコーダ１１０は、同期化コマンド(CMD_SYNC)を復号化して、クロック同期化信号(ISYNC)を生成する。
図７は、図６のメモリ装置における第１のバンクアレイを示す。図７に示しているように、第１のバンクアレイ２１０は、複数のワード線(WL1～WLm、ｍは、２以上の整数)と、複数のビット線(BL1～BLn、ｎは、２以上の整数)と、ワード線(WL1～WLm)とビット線(BL1～BLn)の間の交点に配置される複数のダイナミックメモリセル(MCs)とを含む。ダイナミックメモリセル(MCs)のそれぞれは、ワード線(WL1～WLm)のそれぞれとビット線(BL1～BLn)のそれぞれに連結されるセルトランジスタと、セルトランジスタに連結されるセルキャパシタとを含む。
図８は、図５のメモリ装置におけるクロック同期化回路を示すブロック図である。図８に示しているように、クロック同期化回路３００は、データクロック信号(WCK)を分周して、複数の２分周クロック信号(WCK/2_0、WCK/2_90、WCK/2_180、WCK/2_270)を生成し、クロック同期化信号(ISYNC)に基づいて、内部メインクロック信号(ICK)に同期化される内部データクロック信号(IWCK)を生成する。
クロック同期化回路３００は、多相発振機３２０と、第１及び第２の位相検出器３３１、３３２と、マルチプレクサ回路３４０とを含む。
多相発振機３２０は、分周器を用いて、データクロック信号(WCK)の位相を、０度、９０度、１８０度、及び２７０度にそれぞれシフトして、第１～第４の２分周クロック信号(WCK/2_0、WCK/2_90、WCK/2_180、WCK/2_270)を生成する。例えば、多相発振機３２０は、データクロック信号(WCK)を受信する分周器の出力に基づいて、分周器の出力から、０度、９０度、１８０度、及び２７０度に位相シフトされた第１～第４の２分周クロック信号(WCK/2_0、WCK/2_90、WCK/2_180、WCK/2_270)を生成する。
第１及び第２の位相検出器３３１、３３２のそれぞれは、第２及び第４の２分周クロック信号(WCK/2_90、WCK/2_270)に応答して、クロック同期化信号(ISYNC)をラッチし、第１及び第２の位相検出信号(PDS_90、PDS_270)を生成する。
第１の位相検出器３３１は、第２の２分周クロック信号(WCK/2_90)に応答して、クロック同期化信号(ISYNC)をラッチし、第１の位相検出信号(PDS_90)を出力するフリップフロップからなる。第２の位相検出器３３２は、第４の２分周クロック信号(WCK/2_270)に応答して、クロック同期化信号(ISYNC)をラッチし、第２の位相検出信号(PDS_270)を出力するフリップフロップからなる。
ここで、クロック同期化信号(ISYNC)は、内部メインクロック信号(ICK)に連携して生成されるため、クロック同期化信号(ISYNC)と、整列された第２の２分周クロック信号(WCK/2_90)とは、内部メインクロック信号(ICK)に同期化される信号として理解される。
図９は、図８のマルチプレクサ回路を示す回路図である。図９に示しているように、マルチプレクサ回路３４０は、第１～第４のマルチプレクサ３４１、３４３、３４５、３４７を含む。
第１のマルチプレクサ３４１は、第１の入力(I1)で第１の２分周クロック信号(WCK/2_0)を受信し、第２の入力(I2)で第３の２分周クロック信号(WCK/2_180)を受信する。第１のマルチプレクサ３４１は、第１及び第２の位相検出信号(PDS_90、PDS_270)に応答して、第１の入力(I1)の第１の２分周クロック信号(WCK/2_0)と、第２の入力(I2)の第３の２分周クロック信号(WCK/2_180)とのうち１つを選択して、第１の内部データクロック信号(IWCK/2_0)として出力する。
例えば、第１の位相検出信号(PDS_90)がロジックハイレベルであり、第２の位相検出信号(PDS_270)がロジックロウレベルであると、第１のマルチプレクサ３４１は、第１の２分周クロック信号(WCK/2_0)を選択して、第１の内部データクロック信号(IWCK/2_0)に出力する。これに対して、第１の位相検出信号(PDS_90)がロジックロウレベルであり、第２の位相検出信号(PDS_270)がロジックハイレベルであると、第１のマルチプレクサ３４１は、第３の２分周クロック信号(WCK/2_180)を選択して、第１の内部データクロック信号(IWCK/2_0)に出力する。
第２のマルチプレクサ３４３は、第１の入力(I1)で第２の２分周クロック信号(WCK/2_90)を受信し、第２の入力(I2)で第４の２分周クロック信号(WCK/2_270)を受信する。第２のマルチプレクサ３４３は、第１及び第２の位相検出信号(PDS_90、PDS_270)に応答して、第２の２分周クロック信号(WCK/2_90)と、第４の２分周クロック信号(WCK/2_270)とのうち１つを選択して、第２の内部データクロック信号(IWCK/2_90)として出力する。
第３のマルチプレクサ３４５は、第１の入力(I1)で第３の２分周クロック信号(WCK/2_180)を受信し、第２の入力(I2)で第１の２分周クロック信号(WCK/2_0)を受信する。第４のマルチプレクサ３４７は、第１の入力(I1)で第４の２分周クロック信号(WCK/2_270)を受信し、第２の入力(I2)で第２の２分周クロック信号(WCK/2_90)を受信する。
図１０は、本発明の実施例による図５のメモリ装置におけるレイテンシ制御回路を示すブロック図である。図１０に示しているように、レイテンシ制御回路４００は、第１の分周器４１０と、第２の分周器４２０と、第１の遅延セル４３０と、第２の遅延セル４４０と、第１の同期検出器４５０と、レイテンシ選択器５００とを含む。本発明の実施例において、第１の遅延セル４３０及び第２の遅延セル４４０は、レイテンシ制御回路４００に含まれないこともある。また、レイテンシ制御回路４００は、クロック同期化回路３００から、第１～第４の２分周クロック信号(WCK/2_0、WCK/2_90、WCK/2_180、WCK/2_270)を提供されてもよい。この場合、第１の分周器４１０は、レイテンシ制御回路４００に含まれない。
第１の分周器４１０は、データクロック信号(WCK、WCKB)を分周して、第１～第４の２分周クロック信号(WCK/2_0、WCK/2_90、WCK/2_180、WCK/2_270)を生成し、第１及び第３の２分周クロック信号(WCK/2_0、WCK/2_180)を、第２の分周器４２０に提供し、第２及び第４の２分周クロック信号(WCK/2_90、WCK/2_270)を、第１の遅延セル４３０に提供する。
第２の分周器４２０は、第１及び第３の２分周クロック信号(WCK/2_0、WCK/2_180)を分周して、第１～第４の４分周クロック信号(WCK/4_0_T、WCK/4_0_C、WCK/4_180_T、WCK/4_180_C)を生成し、第１～第４の４分周クロック信号(WCK/4_0_T、WCK/4_0_C、WCK/4_180_T、WCK/4_180_C)を、第２の遅延セル４４０に提供する。
第１の遅延セル４３０は、第２及び第４の２分周クロック信号(WCK/2_90、WCK/2_270)を遅らせて、第２及び第４の遅延２分周クロック信号(WCK/2_90D、WCK/2_270D)を、第１の同期検出器４５０に提供する。第２の遅延セル４４０は、第１～第４の４分周クロック信号(WCK/4_0_T、WCK/4_0_C、WCK/4_180_T、WCK/4_180_C)を遅らせて、第１～第４の遅延４分周クロック信号(WCK/4_0_TD、WCK/4_0_CD、WCK/4_180_TD、WCK/4_180_CD)を、レイテンシ選択器５００に提供する。
第１の同期検出器４５０は、クロック同期化信号(ISYNC)に応答して、第２及び第４の遅延２分周クロック信号(WCK/2_90D、WCK/2_270D)の位相を検出し、第２及び第４の遅延２分周クロック信号(WCK/2_90D、WCK/2_270D)の位相と、データクロック信号(WCK)の位相との同期／非同期を示す２分周整列信号(ALG、MISALG)を、レイテンシ選択器５００に提供する。第２の２分周クロック信号(WCK/2_90)の位相と、データクロック信号(WCK)の位相とが同期される場合、第１の２分周整列信号(ALG)がハイレベルとなり、第４の２分周クロック信号(WCK/2_270)の位相と、データクロック信号(WCK)の位相とが同期している場合、第２の２分周整列信号(MISALG)がハイレベルとなる。
レイテンシ選択器５００は、第１～第４の遅延４分周クロック信号(WCK/4_0_TD、WCK/4_0_CD、WCK/4_180_TD、WCK/4_180_CD)の位相を検出し、第１～第４の遅延４分周クロック信号(WCK/4_0_TD、WCK/4_0_CD、WCK/4_180_TD、WCK/4_180_CD)のそれぞれの位相と、データクロック信号(WCK)の位相との同期／非同期を示す４分周整列信号を生成し、４分周整列信号のうち、データクロック信号(WCK)と同期されることを示す１つに対応する、第１～第４の遅延４分周クロック信号(WCK/4_0_TD、WCK/4_0_CD、WCK/4_180_TD、WCK/4_180_CD)のいずれか１つに基づいて、メインクロック信号に関するレイテンシ(LTC)を調節し、調節されたレイテンシを、データクロック信号(WCK)のレイテンシ情報(LTI)として、データ入出力回路１９５に提供する。
本発明の実施例において、レイテンシ選択器５００は、第１～第４の遅延４分周クロック信号(WCK/4_0_TD、WCK/4_0_CD、WCK/4_180_TD、WCK/4_180_CD)の代わりに、第１～第４の４分周クロック信号(WCK/4_0_T、WCK/4_0_C、WCK/4_180_T、WCK/4_180_C)の位相を検出して、４分周整列信号を生成することができる。
図１１は、図１０のレイテンシ制御回路におけるレイテンシ選択器の構成を示すブロック図である。図１１に示しているように、レイテンシ選択器５００は、第２の同期検出器５１０と、第３の同期検出器５２０と、選択回路５３０とを含む。
第２の同期検出器５１０は、第１の２分周整列信号(ALG)に応答して、第１及び第２の４分周クロック信号(WCK/4_0_T、WCK/4_0_C)の位相を検出し、第１及び第２の４分周クロック信号(WCK/4_0_T、WCK/4_0_C)の位相の同期／非同期を示す第１及び第２の４分周整列信号(ALG_C、ALG_T)を、選択回路５３０に提供する。第３の同期検出器５２０は、第２の２分周整列信号(MISALG)に応答して、第３及び第４の４分周クロック信号(WCK/4_180_T、WCK/4_180_C)の位相を検出し、第３及び第４の４分周クロック信号(WCK/4_180_T、WCK/4_180_C)の位相の同期／非同期を示す第３及び第４の４分周整列信号(MISALG_C、MISALG_T)を、選択回路５３０に提供する。
選択回路５３０は、第１～第４の４分周クロック信号(WCK/4_0_T、WCK/4_0_C、WCK/4_180_T、WCK/4_180_C)を受信し、第１～第４の４分周整列信号(ALG_C、ALG_T、MISALG_C、MISALG_T)に応答して、メインクロック信号(CK)に関するレイテンシ(LTC)を調節し、データクロック信号(WCK)に関するレイテンシ情報(LTI)を、データ入出力回路１９５に提供する。
選択回路５３０は、メインクロック信号(CK)に関するレイテンシ(LTC)に基づいて、第１～第４の４分周整列信号(ALG_C、ALG_T、MISALG_C、MISALG_T)のうち、活性化される１つに対応する、第１～第４の４分周クロック信号(WCK/4_0_T、WCK/4_0_C、WCK/4_180_T、WCK/4_180_C)のいずれか１つのレイテンシを調節し、データクロック信号(WCK)のレイテンシ情報(LTI)を、データ入出力回路１９５に提供する。
図１２は、図１１のレイテンシ選択器における第２の同期検出器を示している。図１２に示しているように、第２の同期検出器５１０は、デーフリップフロップ５１１、５１３と、インバータ５１２、５１４とを含む。
インバータ５１２は、第１の４分周クロック信号(WCK/4_0_T)を反転させる。デーフリップフロップ５１１は、第１の２分周整列信号(ALG)の立上りエッジで、第１の４分周クロック信号(WCK/4_0_T)のレベルをラッチして、第１の４分周整列信号(ALG_T)に出力する。インバータ５１４は、第２の４分周クロック信号(WCK/4_0_C)を反転させる。デーフリップフロップ５１３は、第１の２分周整列信号(ALG)の立上りエッジで、第２の４分周クロック信号(WCK/4_0_C)のレベルをラッチして、第２の４分周整列信号(ALG_C)に出力する。
図１３は、図１１のレイテンシ選択器における第３の同期検出器を示している。図１３に示しているように、第３の同期検出器５２０は、デーフリップフロップ５２１、５２３と、インバータ５２２、５２４とを含む。
インバータ５２２は、第３の４分周クロック信号(WCK/4_180_T)を反転させる。デーフリップフロップ５２１は、第２の２分周整列信号(MISALG)の立上りエッジで、第３の４分周クロック信号(WCK/4_180_T)のレベルをラッチして、第３の４分周整列信号(MISALG_T)に出力する。インバータ５２４は、第４の４分周クロック信号(WCK/4_180_C)を反転させる。デーフリップフロップ５２３は、第２の２分周整列信号(MISALG)の立上りエッジで、第４の４分周クロック信号(WCK/4_180_C)のレベルをラッチして、第４の４分周整列信号(MISALG_C)に出力する。
図１４は、図１１のレイテンシ選択器における選択回路の一例を示すブロック図である。図１４に示しているように、選択回路５３０ａは、レイテンシ調節回路５４０、５６０、５７０、５８０と、オアゲート５９０とを含む。レイテンシ調節回路５４０、５６０、５７０、５８０はそれぞれ、メインクロック信号(CK)に関するレイテンシ(LTC)を受信し、４分周整列信号(ALG_C、ALG_T、MISALG_C、MISALG_T)のうち、対応する１つを受信し、４分周整列信号(ALG_C、ALG_T、MISALG_C、MISALG_T)のうち、活性化された１つに応答して活性化され、活性化される場合、メインクロック信号(CK)に関するレイテンシ(LTC)を、４分周クロック信号(WCK/4_0_T、WCK/4_0_C、WCK/4_180_T、WCK/4_180_C)のそれぞれに基づいて調節し、調節されたレイテンシを、サブレイテンシ情報(SLTI1～SLTI3)として、オアゲート５９０に提供する。オアゲート５９０は、サブレイテンシ情報(SLTI1～SLTI3)のいずれか１つをレイテンシ情報(LTI)として、データ入出力回路１９５に提供する。
図１５は、図１４のレイテンシ調節回路のうち、第１のレイテンシ調節回路の構成を示す回路図である。
図１４におけるレイテンシ調節回路５６０、５７０、５８０のそれぞれの構成は、第１のレイテンシ調節回路５４０の構成と同様である。
図１５に示しているように、第１のレイテンシ調節回路５４０は、デーフリップフロップ５４１～５４５と、アンドゲート５４６と、マルチプレクサ５４７～５４９と、クロック制御ロジック５５１～５５５とを含む。
デーフリップフロップ５４１～５４５、アンドゲート５４６、マルチプレクサ５４７～５４９、及びクロック制御ロジック５５１～５５５は、図１５に示しているように連結されている。
デーフリップフロップ５４１は、クロック制御ロジック５５１より提供される第１の遅延４分周クロック信号(WCK/4_TD)の立上りエッジで、メインクロック信号(CK)に関するレイテンシ５４１のレベルをラッチして出力する。ナンドゲート５４６は、選択信号(FS1)とデーフリップフロップ５４１の出力をナンド演算する。デーフリップフロップ５４２は、クロック制御ロジック５５２に提供される遅延した４分周クロック信号(WCK/4_TD3)の立上りエッジで、ナンドゲート５４２の出力をラッチする。マルチプレクサ５４７～５４９はそれぞれ、選択信号(FS2～FS4)のそれぞれに応答して、デーフリップフロップ５４１の出力である第１の入力と第２の入力のいずれか１つを選択して出力する。クロック制御ロジック５５１～５５５はそれぞれ、第１の４分周整列制御信号(ALG_T)に応答して、第１の４分周クロック信号(WCK/4_T)と、第１の４分周クロック信号(WCK/4_T)が遅らせたクロック信号(WCK/4_TD1、WCK/4_TD2、WCK/4_TD3、WCK/4_TD4)を、デーフリップフロップ５４１～５４５それぞれの第１の入力として提供する。選択信号(FS1～FS4)により、メインクロック信号(CK)に関するレイテンシ(LTC)が調節され、第１のサブレイテンシ情報(SLTI1)として提供される。選択信号(FS1～FS4)は、レイテンシ選択器５００の外部に提供される。
図１６は、図１１のレイテンシ選択器における選択回路の他の例を示すブロック図である。図１６に示しているように、選択回路５３０ｂは、レイテンシ調節回路５４０ａ、５６０ａ、５７０ａ、５８０ａと、マルチプレクサ５９５とを含む。レイテンシ調節回路５４０ａ、５６０ａ、５７０ａ、５８０ａは、メインクロック信号(CK)に関するレイテンシ(LTC)を、４分周クロック信号(WCK/4_0_T、WCK/4_0_C、WCK/4_180_T、WCK/4_180_C)のそれぞれに基づいて調節し、調節されたレイテンシを、サブレイテンシ情報(SLTI1～SLTI3)としてマルチプレクサ５９５に提供する。マルチプレクサ５９５は、４分周整列信号(ALG_C、ALG_T、MISALG_C、MISALG_T)のうち、活性化された１つに応答して、サブレイテンシ情報(SLTI1～SLTI3)のいずれか１つを、レイテンシ情報(LTI)としてデータ入出力回路１９５に提供する。
図１７ａ乃至図１７ｄは、図１０のレイテンシ制御回路において、２分周クロック信号、４分周クロック信号、２分周整列信号、及び４分周整列信号を示す。
図１７ａ乃至図１７ｄでは、データクロック信号(WCK)が正常に入力される場合を示している。
図１７ａに示しているように、図面符号６１１、６１３のように、第２の２分周クロック信号(WCK/2_90)の位相と、第１の４分周クロック信号(WCK/4_0_T)の位相とが、データクロック信号(WCK)に同期され、Ｔ２１時点から、第１の２分周整列信号(ALG)と、第１の４分周整列信号(ALG_T)とがハイレベルとなることが分かる。
図１７ｂに示しているように、図面符号６１１、６１５のように、第２の２分周クロック信号(WCK/2_90)の位相と、第２の４分周クロック信号(WCK/4_0_C)の位相とが、データクロック信号(WCK)に同期され、Ｔ２１時点から、第１の２分周整列信号(ALG)と、第２の４分周整列信号(ALG_C)とがハイレベルとなることが分かる。
図１７ｃに示しているように、図面符号６２１、６２３のように、第４の２分周クロック信号(WCK/2_270)の位相と、第３の４分周クロック信号(WCK/4_180_T)の位相とが、データクロック信号(WCK)に同期され、Ｔ３１時点から、第２の２分周整列信号(MISALG)と、第３の４分周整列信号(MISALG_T)とがハイレベルとなることが分かる。
図１７ｄに示しているように、図面符号６２１、６２５のように、第４の２分周クロック信号(WCK/2_270)の位相と、第４の４分周クロック信号(WCK/4_180_C)の位相とが、データクロック信号(WCK)に同期され、Ｔ３１時点から、第２の２分周整列信号(MISALG)と、第４の４分周整列信号(MISALG_C)とがハイレベルとなることが分かる。
図１８ａ乃至図１８ｄは、図１０のレイテンシ制御回路において、２分周クロック信号、４分周クロック信号、２分周整列信号、及び４分周整列信号を示している。
図１８ａ乃至図１８ｄでは、図面符号６３０のように、データクロック信号(WCK)が、クロック同期化信号(ISYNC)がハイレベルとなるまで、正常に入力されない場合を示している。
図１８ａに示しているように、図面符号６３１、６３３のように、第２の２分周クロック信号(WCK/2_90)の位相と、第１の４分周クロック信号(WCK/4_0_T)の位相とがデータクロック信号(WCK)に同期され、Ｔ４１時点から、第１の２分周整列信号(ALG)と、第１の４分周整列信号(ALG_T)とがハイレベルとなることが分かる。
図１８ｂに示しているように、図面符号６３１、６３５のように、第２の２分周クロック信号(WCK/2_90)の位相と、第２の４分周クロック信号(WCK/4_0_C)の位相とがデータクロック信号(WCK)に同期され、Ｔ４１時点から、第１の２分周整列信号(ALG)と、第２の４分周整列信号(ALG_C)とがハイレベルとなることが分かる。
図１８ｃに示しているように、図面符号６４１、６４３のように、第４の２分周クロック信号(WCK/2_270)の位相と、第３の４分周クロック信号(WCK/4_180_T)の位相とがデータクロック信号(WCK)に同期され、Ｔ５１時点から、第２の２分周整列信号(MISALG)と、第３の４分周整列信号(MISALG_T)とがハイレベルとなることが分かる。
図１８ｄに示しているように、図面符号６４１、６４５のように、第４の２分周クロック信号(WCK/2_270)の位相と、第４の４分周クロック信号(WCK/4_180_C)の位相とがデータクロック信号(WCK)に同期され、Ｔ５１時点から、第２の２分周整列信号(MISALG)と、第４の４分周整列信号(MISALG_C)とがハイレベルとなることが分かる。
図１０乃至図１８ｄにおいて、第２の分周器４２０は、２分周クロック信号(WCK/2_0、WCK/2_180)の代わりに、２分周クロック信号(WCK/2_90、WCK/2_270)を使うことができる。
図１９は、本発明の実施例によるメモリ装置の動作方法を示すフローチャートである。
図５乃至図１９に示しているように、メモリ装置１００の動作方法では、レイテンシ制御回路４００が、データクロック信号(WCK)に基づいて、複数の２分周クロック信号(WCK/2_0、WCK/2_90、WCK/2_180、WCK/2_270)を生成する(Ｓ５１０)。２分周クロック信号(WCK/2_0、WCK/2_90、WCK/2_180、WCK/2_270)のうち、２つの２分周クロック信号(WCK/2_0、WCK/2_180)を分周して、複数の４分周クロック信号(WCK/4_0_T、WCK/4_0_C、WCK/4_180_T、WCK/4_180_C)を生成する(Ｓ５２０)。レイテンシ制御回路４００は、２分周クロック信号(WCK/2_0、WCK/2_90、WCK/2_180、WCK/2_270)のうち、２つの２分周クロック信号(WCK/2_0、WCK/2_180)の他の２つの(WCK/2_90、WCK/2_270)の位相の同期／非同期を検出して、２分周整列信号(ALG、MISALG)を生成する(Ｓ５３０)。レイテンシ制御回路４００は、２分周整列信号に基づいて、自動で、４分周クロック信号(WCK/4_0_T、WCK/4_0_C、WCK/4_180_T、WCK/4_180_C)の位相を判別し、判別された位相に基づいて、関するレイテンシ情報(LTI)を提供する(Ｓ５４０)。データ入出力回路１９５は、レイテンシ情報(LTI)に対応するレイテンシによって、データ(DQ)を受信又は伝送する(Ｓ５５０)。
図２０は、本発明の実施例によるメモリ装置を示すブロック図である。
図２０に示しているように、積層タイプのメモリ装置７００は、第１群のダイ７１０と、第２群のダイ７２０とを含む。
第１群のダイ７１０は、少なくとも１つの緩衝ダイ７１１を含む。第２群のダイ７２０は、第１群のダイ７１０上に積層され、複数のシリコン貫通ビア(以下、ＴＳＶ)ラインを介して、データを通信する複数のメモリダイ７２０－１、７２０－２、…、７２０－ｐを含む。
複数のメモリダイ７２０－１、７２０-２、…、７２０－ｐの少なくとも１つは、データを格納するメモリセルアレイ７２２を含む。
緩衝ダイ７１１は、複数のＴＳＶラインを介して受信される伝送データに伝送誤りが発生した場合、伝送パリティービットを用いて、伝送誤りを訂正することによって、誤り訂正されたデータを生成するＥＣＣエンジン７１２を含む。ここで、ＥＣＣエンジン７１２は、伝送路のフェイルを訂正するための回路であるので、ビアＥＣＣエンジンと称する。緩衝ダイ７１１は、更に、クロック制御回路７１４と、データ入出力回路７１６とを含む。クロック制御回路７１４は、上述したクロック同期化回路及びレイテンシ制御回路を含み、データクロック信号(WCK)を受信して、内部データクロック信号(IWCK)とレイテンシ情報(LTI)をデータ入出力回路７１６に提供する。データ入出力回路７１６は、レイテンシ情報(LTI)に対応するレイテンシによって、内部データクロック信号(IWCK)を用いたデータ入出力を行う。
メモリ装置７００は、ＴＳＶラインを介して、データ及び制御信号を通信するスタックトチップタイプのメモリ装置、又はスタックトメモリ装置である。ＴＳＶラインは、シリコン貫通電極としても称する。
１つのメモリダイ７２０－ｐに形成されるデータＴＳＶライン群７３２は、ＴＳＶライン(L1～Lp)からなり、パリティーＴＳＶライン群７３４は、ＴＳＶライン(L10～Lq)からなる。データＴＳＶライン群７３２のＴＳＶライン(L1～Lp)と、パリティーＴＳＶライン群７３４のＴＳＶライン(L10～Lq)とは、複数のメモリダイ７２０－１～７２０－ｐの間に対応して形成されたマイクロバンプ(MCB)に連結される。
メモリ装置７００は、データバス(Ｂ１０)を介して、外部のメモリコントローラと通信するために３Ｄチップ構造又は２.５Ｄチップ構造を有する。緩衝ダイ７１０は、データバス(Ｂ１０)を介して、メモリコントローラに連結される。
ビアＥＣＣエンジンであるＥＣＣエンジン７１２は、データＴＳＶライン群７３２を介して受信される伝送データに伝送誤りが発生したか否かを、パリティーＴＳＶライン群７３４を介して受信される伝送パリティービットを用いて、チェックする。伝送誤りが発生する場合、第２タイプのＥＣＣエンジン７１２は、伝送パリティービットを用いて、伝送データに対する伝送誤りを訂正する。伝送誤りのビット数が訂正不可の場合、第２タイプのＥＣＣエンジン７１２は、データ誤りの発生を報知する情報を出力することができる。
図２１は、図２０のメモリ装置が３Ｄチップ構造に適用される例を示すブロック図である。図２１は、介在層を介することなく、ホストとＨＢＭを直接連結した３Ｄチップ構造８００を示している。
図２１に示しているように、ＰＣＢ８２０上には、フリップチップバンプ(ＦＢ)を介して、ＳｏＣ、ＣＰＧ、あるいは、ＣＰＵであるホストダイ８１０が配置される。ホストダイ８１０上には、第２群のダイ７２０のようなＨＢＭ構造を形成するためのメモリダイ(D11～D14)が積層される。
図２１においては、図２０の緩衝ダイ７１１又は論理ダイが省略されているが、緩衝ダイ７１１は、メモリダイ(D11)とホストダイ８１０の間に配置されることができる。ＨＢＭ構造を具現するために、メモリダイ(D11～D14)には、シリコン貫通電極と呼ばれるＴＳＶラインが形成される。ＴＳＶラインは、メモリダイの間に形成されたマイクロバンプ(MCB)と電気的に連結される。
図２２は、本発明の実施例によるスタック型メモリ装置を含む半導体パッケージの例を示す構造図である。図２２に示しているように、半導体パッケージ９００は、１以上のスタック型メモリ装置９１０と、メモリコントローラ９２０とを含む。スタック型メモリ装置９１０とメモリコントローラ９２０は、インターポーザ９３０上に装着され、スタック型メモリ装置９１０とメモリコントローラ９２０が装着されたインターポーザ９３０は、パッケージ基板９４０上に装着される。メモリコントローラ９２０は、メモリコントロール機能を果たす半導体装置に該当し、一例として、メモリコントローラ９２０は、アプリケーションプロセッサ(AP)として具現される。
スタック型メモリ装置９１０は、様々な形態で具現可能であり、一実施例によって、スタック型メモリ装置９１０は、多数のレイヤが積層されたＨＢＭ(High Bandwidth Memory)形態のメモリ装置である。これによって、スタック型メモリ装置９１０は、緩衝ダイ及び複数のメモリダイを含み、緩衝ダイは、クロック制御回路を含む。
インターポーザ９３０上には、多数のスタック型メモリ装置９１０が装着され、メモリコントローラ９２０は、多数のスタック型メモリ装置９１０と通信可能である。ここで、インターポーザ９３０は、シリコン(ＴＳＶ)形状、ＰＣＢ形状の有機、又はＮｏｎ－ＴＳＶ方式であるＥＭＩＢ(embedded multi-die interconnect bridge)を含むことができる。
本発明は、データクロック信号とメインクロック信号を利用する様々なメモリ装置に使用可能である。
上述したように、本発明の実施例を参照して説明したが、当該技術の分野における通常の知識を有する者は、下記の請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲内で、本発明を様々に修正及び変更できることを理解されるだろう。

Claims (20)

  1. メインクロック信号を受信し、内部メインクロック信号をコア回路に提供するクロックバッファと、
    データクロック信号を受信するデータクロックバッファと、
    前記データクロック信号に基づいて、前記データクロック信号に関するレイテンシ情報を生成し、該当レイテンシ情報をデータ入出力回路に提供するレイテンシ制御回路とを含み、
    前記レイテンシ制御回路は、
    前記データクロック信号に基づいて、複数の２分周クロック信号を生成する第１の分周器と、
    前記２分周クロック信号のうち、２つの２分周クロック信号を分周して、複数の４分周クロック信号を生成する第２の分周器と、
    クロック同期化信号に応答して、前記２分周クロック信号のうち、他の２つの２分周クロック信号と前記データクロック信号の間の同期／非同期を示す２分周整列信号を出力する第１の同期検出器と、
    前記２分周整列信号に基づいて、自動で前記４分周クロック信号の位相を判別し、前記判別された４分周クロック信号の位相に基づいて、データの書込み・読出しに関する前記メインクロック信号のレイテンシを調節して、前記レイテンシ情報を出力するレイテンシ選択器とを含むメモリ装置。
  2. 前記レイテンシ選択器は、前記２分周整列信号に応答して、前記４分周クロック信号と前記データクロック信号の間の同期／非同期を示す４分周整列信号を生成し、前記４分周整列信号の少なくとも１つ及び対応する前記４分周クロック信号の少なくとも１つを用いて、前記レイテンシを調節する請求項１に記載のメモリ装置。
  3. 前記２分周クロック信号は、第１～第４の２分周クロック信号を含み、
    前記２つの２分周クロック信号は、互いに１８０度の位相差を有する前記第２及び第４の２分周クロック信号を含み、
    前記他の２つの２分周クロック信号は、互いに１８０度の位相差を有する前記第１及び第３の２分周クロック信号を含み、
    前記第１の２分周クロック信号と前記第２の２分周クロック信号は、互いに９０度の位相差を有する請求項１又は２に記載のメモリ装置。
  4. 前記第１の同期検出器は、前記クロック同期化信号の活性化区間で、前記第２の２分周クロック信号の立下りエッジが感知されると、前記２分周整列信号のうち、第１の２分周整列信号を活性化させる請求項３に記載のメモリ装置。
  5. 前記第１の同期検出器は、前記クロック同期化信号の活性化区間で、前記第４の２分周クロック信号の立下りエッジが感知されると、前記２分周整列信号のうち、第２の２分周整列信号を活性化させる請求項３に記載のメモリ装置。
  6. 前記レイテンシ選択器は、
    前記２分周整列信号のうち、第１の２分周整列信号に基づいて、前記４分周クロック信号のうち、第１及び第２の４分周クロック信号と前記データクロック信号の間の同期／非同期を示す第１及び第２の４分周整列信号を出力する第２の同期検出器と、
    前記２分周整列信号のうち、第２の２分周整列信号に基づいて、前記４分周クロック信号のうち、第３及び第４の４分周クロック信号と前記データクロック信号の間の同期／非同期を示す第３及び第４の４分周整列信号を出力する第３の同期検出器と、
    前記第１～第４の４分周クロック信号を受信し、前記第１～第４の４分周整列信号に基づいて、前記第１～第４の４分周クロック信号のそれぞれに関するレイテンシを調節し、前記調節されたレイテンシのいずれか１つを、前記レイテンシ情報として選択する選択回路とを含む請求項１～５のうち何れか一項に記載のメモリ装置。
  7. 前記選択回路は、前記第１～第４の４分周整列信号のうち、活性化される１つに対応する、前記１～第４の４分周クロック信号のいずれか１つに関するレイテンシを調節し、前記調節されたレイテンシを、前記レイテンシ情報として出力する請求項６に記載のメモリ装置。
  8. 前記第２の同期検出器は、
    前記第１の２分周整列信号のエッジで、前記第１の４分周クロック信号がロウレベルである場合、前記第１の４分周整列信号を活性化させ、
    前記第１の２分周整列信号のエッジで、前記第２の４分周クロック信号がロウレベルである場合、前記第２の４分周整列信号を活性化させる請求項６に記載のメモリ装置。
  9. 前記第３の同期検出器は、
    前記第２の２分周整列信号のエッジで、前記第３の４分周クロック信号がロウレベルである場合、前記第３の４分周整列信号を活性化させ、
    前記第２の２分周整列信号のエッジで前記第４の４分周クロック信号がロウレベルである場合、前記第４の４分周整列信号を活性化させる請求項６に記載のメモリ装置。
  10. 前記第２の同期検出器は、
    前記第１の４分周クロック信号を反転させる第１のインバータと、
    前記第１の２分周整列信号のエッジで、前記第１のインバータの出力をラッチし、前記第１の４分周整列信号として出力する第１のフリップフロップと、
    前記第２の４分周クロック信号を反転させる第２のインバータと、
    前記第１の２分周整列信号のエッジで、前記第２のインバータの出力をラッチし、前記第２の４分周整列信号として出力する第２のフリップフロップとを含む請求項６に記載のメモリ装置。
  11. 前記第３の同期検出器は、
    前記第３の４分周クロック信号を反転させる第３のインバータと、
    前記第２の２分周整列信号のエッジで、前記第３のインバータの出力をラッチし、前記第３の４分周整列信号として出力する第３のフリップフロップと、
    前記第４の４分周クロック信号を反転させる第４のインバータと、
    前記第２の２分周整列信号のエッジで、前記第４のインバータの出力をラッチし、前記第４の４分周整列信号として出力する第４のフリップフロップとを含む請求項１０に記載のメモリ装置。
  12. 前記選択回路は、
    前記メインクロック信号に関するレイテンシを受信し、前記第１の４分周クロック信号を用いて、前記レイテンシを調節し、前記第１の４分周整列信号が活性化される場合、前記調節された第１のレイテンシを、第１のサブレイテンシ情報として出力する第１のレイテンシ調節回路と、
    前記メインクロック信号に関するレイテンシを受信し、前記第２の４分周クロック信号を用いて、前記レイテンシを調節し、前記第２の４分周整列信号が活性化される場合、前記調節された第２のレイテンシを、第２のサブレイテンシ情報として出力する第２のレイテンシ調節回路と、
    前記メインクロック信号に関するレイテンシを受信し、前記第３の４分周クロック信号を用いて、前記レイテンシを調節し、前記第３の４分周整列信号が活性化される場合、前記調節された第３のレイテンシを、第３のサブレイテンシ情報として出力する第３のレイテンシ調節回路と、
    前記メインクロック信号に関するレイテンシを受信し、前記第４の４分周クロック信号を用いて、前記レイテンシを調節し、前記第４の４分周整列信号が活性化される場合、前記調節された第４のレイテンシを、第４のサブレイテンシ情報として出力する第４のレイテンシ調節回路と、
    前記第１～第４のサブレイテンシ情報に対してオア演算を行い、前記レイテンシ情報を出力するオアゲートとを含む請求項６に記載のメモリ装置。
  13. 前記第１～第４のレイテンシ調節回路のいずれか１つは、前記第１～第４の４分周整列信号に応答して活性化される請求項１２に記載のメモリ装置。
  14. 前記選択回路は、
    前記メインクロック信号に関するレイテンシを受信し、前記第１の４分周クロック信号を用いて、前記レイテンシを調節し、第１のサブレイテンシ情報として出力する第１のレイテンシ調節回路と、
    前記メインクロック信号に関するレイテンシを受信し、前記第２の４分周クロック信号を用いて、前記レイテンシを調節し、第２のサブレイテンシ情報として出力する第２のレイテンシ調節回路と、
    前記メインクロック信号に関するレイテンシを受信し、前記第３の４分周クロック信号を用いて、前記レイテンシを調節し、第３のサブレイテンシ情報として出力する第３のレイテンシ調節回路と、
    前記メインクロック信号に関するレイテンシを受信し、前記第４の４分周クロック信号を用いて、前記レイテンシを調節し、第４のサブレイテンシ情報として出力する第４のレイテンシ調節回路と、
    前記第１～第４の４分周整列信号に応答して、前記第１～第４のサブレイテンシ情報のいずれか１つを選択し、前記レイテンシ情報として出力するマルチプレクサとを含む請求項６に記載のメモリ装置。
  15. 複数のバンクアレイを備えるメモリセルアレイと、
    メインクロック信号に同期化されたクロック同期化コマンドを受信し、クロック同期化信号を出力するコマンドデコーダと、
    アドレス信号に含まれるバンクアドレスに基づいて、前記バンクアレイを制御するバンク制御信号を出力するバンク制御ロジックと、
    データクロック信号に基づいて、複数の２分周クロック信号を生成し、前記クロック同期化信号に応答して、前記２分周クロック信号のいずれか１つを、内部データクロック信号に出力するクロック同期化回路と、
    前記２分周クロック信号の一部に基づいて、４分周クロック信号を生成し、前記クロック同期化信号に応答して、前記２分周クロック信号と前記データクロック信号の同期／非同期を示す２分周整列信号を生成し、前記２分周整列信号に応答して、前記４分周クロック信号の位相を判別し、前記判別された４分周クロック信号の位相に基づいて、前記メインクロック信号のレイテンシを調節し、前記内部データクロック信号に関するレイテンシ情報を出力するレイテンシ制御回路と、
    前記レイテンシ情報に対応するレイテンシにより、前記内部データクロック信号を用いて、データを受信・伝送するデータ入出力回路とを含み、
    前記バンクアレイのそれぞれは、複数のワード線と複数のビット線に連結される複数のダイナミックメモリセルを含むメモリ装置。
  16. 前記レイテンシ制御回路は、
    前記２分周クロック信号のうち、２つの２分周クロック信号を分周して、前記複数の４分周クロック信号を生成する分周器と、
    前記クロック同期化信号に応答して、前記２分周クロック信号のうち、他の２つの２分周クロック信号と、前記データクロック信号の間の同期／非同期を示す前記２分周整列信号を出力する第１の同期検出器と、
    前記２分周整列信号に応答して、自動で前記４分周クロック信号の位相を判別し、前記判別された前記４分周クロック信号の位相に基づいて、前記メインクロック信号の前記レイテンシを調節し、前記レイテンシ情報を出力するレイテンシ選択器とを含む請求項１５に記載のメモリ装置。
  17. 前記レイテンシ選択器は、前記２分周整列信号に応答して、前記４分周クロック信号と前記データクロック信号の間の同期／非同期を示す４分周整列信号を生成し、前記４分周整列信号の少なくとも１つ、及び対応する前記４分周クロック信号の少なくとも１つを用いて、前記レイテンシを調節する請求項１６に記載のメモリ装置。
  18. 更に、前記データに対して、ＥＣＣ符号化及びＥＣＣ復号化を行うＥＣＣエンジンを含む請求項１５～１７のうち何れか一項に記載のメモリ装置。
  19. 更に、前記データクロック信号を受信し、前記データクロック信号を、前記クロック同期化回路及び前記レイテンシ制御回路に提供するデータクロックバッファを含む請求項１５～１８のうち何れか一項に記載のメモリ装置。
  20. 少なくとも１つの緩衝ダイと、
    前記少なくとも１つの緩衝ダイの上部に積層され、複数の貫通ラインを介して、データを通信する複数のメモリダイとを含み、
    前記複数のメモリダイの少なくとも１つは、データを格納するメモリセルアレイを含み、
    前記少なくとも１つの緩衝ダイは、
    データクロック信号に基づいて、複数の２分周クロック信号を生成し、クロック同期化信号に応答して、前記２分周クロック信号のいずれか１つを、内部データクロック信号に出力するクロック同期化回路と、
    前記２分周クロック信号の一部に基づいて、４分周クロック信号を生成し、クロック同期化信号に応答して、前記２分周クロック信号と前記データクロック信号の同期／非同期を示す２分周整列信号を生成し、前記２分周整列信号に応答して、前記４分周クロック信号の位相を判別し、前記判別された４分周クロック信号の位相に基づいて、メインクロック信号のレイテンシを調節し、前記内部データクロック信号に関するレイテンシ情報を出力するレイテンシ制御回路と、
    前記レイテンシ情報に対応するレイテンシにより、前記内部データクロック信号を用いて、データを受信・伝送するデータ入出力回路とを含むメモリ装置。
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