KR20180002467A - 반도체 메모리 장치의 동작 방법 및 반도체 메모리 장치 - Google Patents

반도체 메모리 장치의 동작 방법 및 반도체 메모리 장치 Download PDF

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Abstract

메모리 셀 어레이 및 상기 메모리 셀 어레이에 대한 액세스를 제어하는 제어 로직 회로를 구비하는 반도체 메모리 장치의 동작 방법은 외부의 메모리 컨트롤러로부터 차동 데이터 클럭 신호에 동기된 데이터를 수신하는 단계, 상기 차동 데이터 클럭 신호가 분주된 분주 데이터 클럭 신호에 기초하여 상기 데이터를 상기 메모리 셀 어레이에 저장하는 단계, 상기 메모리 컨트롤러로부터의 독출 커맨드 및 타겟 어드레스에 응답하여 상기 메모리 셀 어레이로부터 데이터를 독출하는 단계 및 상기 독출된 데이터를 스트로브 모드에 따라 단일 스트로브 신호 또는 상기 분주 데이터 클럭 신호를 기초로 생성된 차동 스트로브 신호와 함께 상기 메모리 컨트롤러로 전송하는 단계를 포함한다.

Description

반도체 메모리 장치의 동작 방법 및 반도체 메모리 장치{Method of operating semiconductor memory device and semiconductor memory device}
본 발명은 메모리 분야에 관한 것으로, 보다 상세하게는 반도체 메모리 장치의 동작 방법 및 반도체 메모리 장치에 관한 것이다.
다이나믹 랜덤 억세스 메모리(이하 "DRAM"이라 칭함)등과 같은 휘발성 반도체 메모리 장치는 전자 시스템의 데이터 메모리로서 널리 채용되어왔다.
예를 들어, 그래픽스 더블 데이터 레이트 5(graphics double data rate 5, 이하 'GDDR5'라 지칭함)의 표준 규격에 따라 구현된 DRAM은 전자 시스템의 그래픽 카드 등에 탑재될 수 있다. 그러한, GDDR5 DRAM은 에러 검출 및 수정(error detection and correction) 기능을 지원하기 위해 에러 검출 코드(이하 'EDC')를 출력하는 EDC 핀들을 구비할 수 있다.
데이터가 독출되거나 데이터가 기입되는 데이터 액세스 모드에서는 상기 EDC 핀들로부터 CRC(cyclicredundancy check)코드 패턴이 송/수신 데이터의 신뢰성을 보장하기 위해 출력될 수 있다.
한편, 데이터 액세스 모드를 제외한 동작 모드 예를 들어 클럭킹 모드에서는 상기 EDC 핀들로부터 EDC 홀드 패턴 등과 같은 검출 클럭 패턴이 클럭 데이터 리커버리(이하 'CDR')기능을 메모리 컨트롤러나 GPU(또는 CPU)에 제공하기 위해 출력될 수 있다.
이에 따라, 본 발명의 일 목적은 WCK 클러킹시 데이터 스트로브 모드를 지원할 수 있는 반도체 메모리 장치의 동작 방법 및 반도체 메모리 장치를 제공하는 것이다.
상기 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 메모리 셀 어레이 및 상기 메모리 셀 어레이에 대한 액세스를 제어하는 제어 로직 회로를 구비하는 반도체 메모리 장치의 동작 방법은 외부의 메모리 컨트롤러로부터 차동 데이터 클럭 신호에 동기된 데이터를 수신하는 단계, 상기 차동 데이터 클럭 신호가 분주된 분주 데이터 클럭 신호에 기초하여 상기 데이터를 상기 메모리 셀 어레이에 저장하는 단계, 상기 메모리 컨트롤러로부터의 독출 커맨드 및 타겟 어드레스에 응답하여 상기 메모리 셀 어레이로부터 데이터를 독출하는 단계 및 상기 독출된 데이터를 스트로브 모드에 따라 단일 스트로브 신호 또는 상기 분주 데이터 클럭 신호를 기초로 생성된 차동 스트로브 신호와 함께 상기 메모리 컨트롤러로 전송하는 단계를 포함한다.
상기 일 목적을 달성하기 위한 반도체 메모리 장치는 메모리 셀 어레이, 제어 로직 회로 및 입출력 회로를 포함한다. 상기 메모리 셀 어레이는 기입 동작에서 외부의 메모리 컨트롤러로부터 전송된 차동 데이터 클럭 신호에 동기된 데이터를 저장한다. 상기 제어 로직 회로는 상기 메모리 컨트롤러로부터의 커맨드 및 어드레스에 응답하여 상기 메모리 셀 어레이에 대한 액세스를 제어한다. 상기 입출력 회로는 상기 제어 로직의 제어에 응답하여 독출 동작의 스트로브 모드에서 단일 스트로브 신호 또는 상기 차동 데이터 클럭 신호를 기초로 생성된 차동 스트로브 신호와 함께 상기 메모리 셀 어레이로부터 독출된 데이터를 상기 메모리 컨트롤러로 전송한다.
본 발명의 예시적인 실시예들에 따르면, WCK 클러킹을 사용하는 반도체 메모리 장치 및 메모리 시스템에서 단일 스트로브 신호 또는 차동 스트로브 신호를 사용하는 스트로브 모드를 지원하여 지터 특성을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 메모리 컨트롤러의 구성을 나타낸다.
도 3은 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 4는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 5는 도 3의 반도체 메모리 장치에서 입출력 회로의 구성을 나타낸다.
도 6은 도 5의 입출력 회로에서 제1 분주 클럭 신호가 클럭 신호에 자동으로 동기되는 것을 나타낸다.
도 7은 제1 스트로브 모드에서 도 1의 메모리 시스템의 인터페이스를 나타낸다.
도 8은 제1 스트로브 모드에서 도 3의 반도체 메모리 장치의 동작을 나타내는 타이밍도이다.
도 9는 제2 스트로브 모드에서 도 1의 메모리 시스템의 인터페이스를 나타낸다.
도 10은 제2 스트로브 모드에서 도 3의 반도체 메모리 장치의 동작을 나타내는 타이밍도이다.
도 11은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 구조도이다.
도 12는 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 13은 본 발명의 실시예들에 따른 메모리 시스템의 동작 방법을 나타내는 흐름도이다.
도 14는 본 발명의 실시예에 따른 반도체 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)를 포함할 수 있다.
메모리 컨트롤러(100)는 반도체 메모리 장치(200)의 전반적인 동작을 제어할 수 있다.
메모리 컨트롤러(100)는 클럭 신호(CK)와 상보 클럭 신호(CKB)로 구성되는 차동 클럭 신호(CK/CKB)에 동기하여 커맨드/어드레스(CMD/ADDR)를 반도체 메모리 장치(200)로 전송한다. 메모리 컨트롤러(100)는 데이터 클럭 신호(WCK)와 상보 데이터 클럭 신호(WCKB)로 구성되는 차동 데이터 클럭 신호(WCK/WCKB)에 동기하여 데이터(DQs)를 반도체 메모리 장치(200)로 전송한다. 반도체 메모리 장치(200)는 비-스트로브(non-strobe) 모드(또는 액세스 모드)에서는 스트로브 신호 없이 데이터(DQs)를 메모리 컨트롤러(100)에 전송하고, 스트로브 모드에서는 단일 스트로브 신호(RDQS) 또는 차동 스트로브 신호(RDQS/RDQSB)에 동기하여 데이터(DQs)를 메모리 컨트롤러(100)에 전송할 수 있다.
실시예에 따라, 반도체 메모리 장치(200)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR5(Low Power Double Data Rate), SDRAM(Synchronous Dynamic Random Access Memory)일 수 있다.
메모리 컨트롤러(100)는 커맨드(CMD) 및 어드레스(ADDR)를 이용하여 반도체 메모리 장치(200)의 액세스 모드와 스트로브 모드를 지정할 수 있다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 메모리 컨트롤러의 구성을 나타낸다.
도 2를 참조하면, 메모리 컨트롤러(100)는 제어 로직(105), 커맨드/어드레스 생성기(110), 커맨드/어드레스 송신 회로(113), 클럭 신호 생성기(120), 클럭 신호 송신기(124), 데이터 클럭 신호 송신기(125), 위상 제어기(130), 제1 디멀티플렉서(141), 제2 디멀티플렉서(142), 드라이버(143), 멀티플렉서(144), 데이터 수신기(151), 데이터 송신기(152), 제1 샘플러(153), 제2 샘플러(154), 클럭/데이터 복원 회로(160) 및 데이터 레지스터(170)를 포함할 수 있다.
커맨드/어드레스 생성기(110)는 커맨드(CMD) 및 어드레스(ADDR)를 생성하여 커맨드/어드레스 송신 회로(113)에 제공한다.
커맨드/어드레스 송신회로(113)는 샘플러(114) 및 송신기(115)를 포함하고, 샘플러(114)는 클럭 신호(CK)에 동기되어 커맨드(CMD) 및 어드레스(ADDR)를 송신기(115)에 제공하고, 송신기(115)는 커맨드(CMD) 및 어드레스(ADDR)를 반도체 메모리 장치(200)에 송신한다.
클럭 신호 생성기(120)는 발진기(121), 위상 고정 루프 회로(122), 분주기(123)를 포함할 수 있다. 발진기(121)는 발진 신호를 생성하고, 위상 고정 루프 회로(122)는 발진 신호에 응답하여 차동 데이터 클럭 신호(WCK/WCKB)를 생성하여 분주기(123)와 데이터 클럭 신호 송신기(125) 및 위상 제어기(130)에 제공한다.
데이터 클럭 신호 송신기(125)는 차동 데이터 클럭 신호(WCK/WCKB)를 반도체 메모리 장치(200)에 송신한다. 분주기(123)는 차동 데이터 클럭 신호(WCK/WCKB)의 주파수를 분주하여 차동 클럭 신호(CK/CKB)를 생성한다. 분주기(123)는 차동 클럭 신호(CK/CKB)를 클럭 신호 송신기(124)에 제공하고, 클럭 신호 송신기(124)는 차동 클럭 신호(CK/CKB)를 반도체 메모리 장치(200)에 전송한다. 따라서 차동 데이터 클럭 신호(WCK/WCKB)의 주파수는, 예를 들어, 차동 클럭 신호(CK/CKB)의 주파수의 2배일 수 있다.
위상 제어기(130)는 차동 데이터 클럭 신호(WCK/WCKB)의 위상을 조절하여 멀티플렉서(144)에 제공한다.
제1 디멀티플렉서(141)는 액세스 모드에서는 반도체 메모리 장치(200)로부터 전송되는 순환 중복 검사(CRC) 패턴을 수신하고, 제1 스트로브 모드에서는 반도체 메모리 장치(200)로부터 입력되는 스트로브 신호(RDQS)를 수신한다. 제1 디멀티플렉서(141)는 제1 선택 신호(SS1)에 응답하여 상기 순환 중복 검사(CRC) 패턴은 클럭/데이터 복원 회로(160)에 제공하고, 제1 스트로브 모드(단일 스트로브 모드)에서는 상기 스트로브 신호(RDQS)를 드라이버(143)에 제공한다.
제2 디멀티플렉서(142)는 액세스 모드에서는 반도체 메모리 장치(200)로부터 전송되는 데이터 반전 비트 신호(DBI)를 수신하고, 제2 스트로브 모드에서는 반도체 메모리 장치(200)로부터 전송되는 제2 선택 신호(SS2)에 응답하여 반도체 메모리 장치(200)로부터 제공되는 상보 스트로브 신호(RDQSB)를 수신한다. 제2 디멀티플렉서(142)는 액세스 모드에서는 데이터 반전 비트 신호(DBI)를 데이터 레지스터(170)에 제공하고, 제2 스트로브 모드(차동 스트로브 모드)에서는 상보 스트로브 신호(RDQSB)는 드라이버(143)에 제공한다.
멀티플렉서(144)는 제3 선택 신호(SS3)에 응답하여 액세스 모드에서는 위상 제어기(130)에 출력되는 조절된 데이터 클럭 신호를 샘플러들(153, 154)에 제공하고, 스트로브 모드에서는 스트로브 신호(RDQS) 또는 차동 스트로브 신호(RDQS/RDQSB)를 샘플러들(153, 154)에 제공한다.
제1 샘플러(153)는 액세스 모드에서는 조절된 데이터 클럭 신호에 동기하여 수신기(151)로부터 제공되는 데이터(DQs)를 데이터 레지스터(170)에 제공하고, 스트로브 모드에서는 스트로브 신호(RDQS) 또는 차동 스트로브 신호(RDQS/RDQSB)에 동기하여 수신기(151)로부터 제공되는 데이터(DQs)를 데이터 레지스터(170)에 제공한다.
제2 샘플러(154)는 액세스 모드에서는 조절된 데이터 클럭 신호에 동기하여 데이터 레지스터(170)로부터 제공되는 데이터(DQs)를 송신기(152)를 통하여 반도체 메모리 장치(200)에 전송하고, 스트로브 모드에서는 스트로브 신호(RDQS) 또는 차동 스트로브 신호(RDQS/RDQSB)에 동기하여 데이터 레지스터(170)로부터 제공되는 데이터(DQs)를 송신기(152)를 통하여 반도체 메모리 장치(200)에 전송할 수 있다.
제1 샘플러(153) 및 제2 샘플러(154)는 디-플립플롭으로 구성될 수 있다.
데이터 레지스터(170)는 기입 동작에서는 내부에 저장된 데이터를 샘플러(154)에 제공하고, 독출 동작에서는 샘플러(153)로부터 데이터를 제공받아, 데이터 반전 비트 신호(DBI)에 따라 데이터를 선택적으로 반전시켜 내부에 저장한다.
클럭/데이터 복원 회로(160)는 순환 중복 검사(CRC) 패턴을 이용하여 데이터 레지스터(160)에 저장된 데이터에 대하여 클럭/데이터 복원 동작을 수행할 수 있다.
제어 로직(105)은 메모리 컨트롤러(100)의 전반적 동작을 제어한다., 제어 로직(105)은 커맨드/어드레스 생성기(110), 커맨드/어드레스 송신 회로(113), 클럭 신호 생성기(120), 클럭 신호 송신기(124), 데이터 클럭 신호 송신기(125), 위상 제어기(130), 제1 디멀티플렉서(141), 제2 디멀티플렉서(142), 드라이버(143), 멀티플렉서(144), 데이터 수신기(151), 데이터 송신기(152), 제1 샘플러(153), 제2 샘플러(154), 클럭/데이터 복원 회로(160) 및 데이터 레지스터(170)를 제어할 수 있다. 특히 제어 로직(105)은 제1 선택 신호(SS1)는 제1 디멀티플렉서(141)에 제공하고, 제2 선택 신호(SS2)는 제2 디멀티플렉서(142)에 제공하고, 제3 선택 신호(SS3)는 멀티플렉서(144)에 제공할 수 있다.
도 3은 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 3을 참조하면, 반도체 메모리 장치(200)는 커맨드/어드레스 입력 버퍼(210), 제어 로직 회로(220), 뱅크 제어 로직(230A~230D), 메모리 셀 어레이(240A-240D), 기입 드라이버 및 데이터 입출력 센스 앰프부들(250A~250D), ECC 엔진들(260A~260D), 입출력 데이터 버퍼(270), 에러 검출 코드 패턴 생성기(280) 및 입출력 회로(300)를 포함한다.
메모리 셀 어레이(240A~240D)는 복수개의 메모리 셀들이 복수의 로우(row)들과 칼럼(column)들로 배열되는 제1 내지 제4 뱅크 어레이들(240A~240D)을 포함할 수 있다. 제1 내지 제4 뱅크 어레이들(240A~240D) 각각에는 메모리 셀들과 연결되는 워드라인들과 비트라인들을 선택하는 로우 디코더와 칼럼 디코더가 연결될 수 있다. 본 실시예에서는 4개의 뱅크 어레이들을 포함하는 반도체 메모리 장치(200a)의 예가 도시되어 있으나, 실시예들에 따라 반도체 메모리 장치(200a)는 임의의 수의 뱅크들을 포함할 수 있다.
커맨드/어드레스 입력 버퍼(210)는 메모리 컨트롤러(100)로부터 수신되는 차동 클럭 신호(CK/CKB), 커맨드(CMD) 및 어드레스(ADDR)를 수신할 수 있다. 커맨드(CMD)와 어드레스(ADDR)는 반도체 메모리 장치(200)의 동일한 단자들, 이른바 CA 패드들을 통하여 입력될 수 있다. 커맨드(CMD)와 어드레스(ADDR)는 상기 CA 패드들을 통하여 순차적으로 입력될 수 있다.
제어 로직 회로(220)는 커맨드/어드레스 입력 버퍼(210)를 통해 수신되는 커맨드(CMD)와 어드레스(ADDR)를 수신하여, 내부 커맨드(ICMD) 및 스트로브 모드 신호(SMS)를 발생하고 어드레스 신호를 발생할 수 있다. 내부 커맨드(ICMD)는 내부 독출 커맨드와 내부 기입 커맨드를 포함할 수 있다. 어드레스 신호는 뱅크 어드레스(BA), 로우 어드레스(RA) 및 칼럼 어드레스(CA)를 포함할 수 있다. 내부 커맨드(ICMD)와 어드레스 신호(BA/RA/CA)는 뱅크 제어 로직들(230A~230D)로 제공될 수 있다. 즉, 제어 로직 회로(220)는 메모리 셀 어레이(240A~240D)에 대한 액세스를 제어할 수 있다.
제어 로직 회로(220)는 커맨드 디코더(221) 및 모드 레지스터(222)를 포함할 수 있다. 커맨드 디코더(221)는 커맨드(CMD)를 디코딩하여 내부 커맨드(ICMD)를 생성할 수 있고, 모드 레지스터(222)는 커맨드(CMD)와 어드레스(ADDR)에 기초하여 반도체 메모리 장치(200)의 동작 모드를 설정할 수 있다. 즉 모드 레지스터(222)는 커맨드(CMD)와 어드레스(ADDR) 또는 외부에서 인가되는 테스트 모드 레지스트 셋(TMRS) 신호에 기초하여 반도체 메모리 장치(200)의 액세스 모드 또는 스트로브 모드를 설정할 수 있고, 액세스 모드 또는 스토로브 모드를 나타내는 스트로브 모드 신호(SMS)를 입출력 회로(300)에 제공할 수 있다.
뱅크 제어 로직들(230A~230D) 각각은 뱅크 어드레스(BA)에 응답하여 활성화될 수 있다. 활성화된 뱅크 제어 로직들(230A~230D)는 내부 커맨드(ICMD)와 로우 어드레스(RA) 및 칼럼 어드레스(CA)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 뱅크 제어 신호들에 응답하여, 활성화된 뱅크 제어 로직들(230A~230D)와 연결되는 제1 내지 제4 뱅크 어레이들(240A~240D)의 로우 디코더와 칼럼 디코더가 활성화될 수 있다.
제1 내지 제4 뱅크 어레이들(240A~240D) 각각의 로우 디코더는 로우 어드레스(RA)를 디코딩하여 로우 어드레스(RA)에 상응하는 워드라인을 인에이블시킬 수 있다. 제1 내지 제4 뱅크 어레이들(240A~240D)의 칼럼 어드레스(CA)는 칼럼 어드레스 래치에 일시적으로 저장될 수 있다. 칼럼 어드레스 래치는 버스트 모드에서 칼럼 어드레스(CA)를 점진적으로 증가시킬 수 있다. 일시적으로 저장된 또는 점진적으로 증가된 칼럼 어드레스(CA)는 칼럼 디코더로 제공될 수 있다. 칼럼 디코더는 칼럼 어드레스(CA)를 디코딩하여 칼럼 어드레스(CA)에 상응하는 칼럼 선택 신호(CSL)를 활성화시킬 수 있다.
뱅크 제어 로직들(230A~230D) 각각은 뱅크 제어 신호에 응답하여 제1 내지 제4 뱅크 어레이들(240A~240D)과 연결되는 ECC 엔진들(260A~260D)의 동작을 제어하는 ECC 인코딩 신호(ENC)와 ECC 디코딩 신호(DEC)를 발생할 수 있다.
기입 드라이버 및 데이터 입출력 센스 앰프부들(250A~250D)은 제1 내지 제4 뱅크 어레이들(240A~240D) 각각에서 출력되는 독출 데이터(DTA)를 감지 증폭하고, 제1 내지 제4 뱅크 어레이들(240A~240D) 각각에 저장될 기입 데이터(DTA)를 전달할 수 있다.
ECC 엔진들(260A~260D)은 기입 동작 시에, 뱅크 제어 로직들(230A~230D)에서 출력되는 ECC 인코딩 신호(ENC)에 응답하여 제1 내지 제4 뱅크 어레이들(240A~240D) 각각에 저장될 기입 데이터(DTA)에 대해 ECC 인코딩 동작을 수행하여 패리티 비트들을 생성할 수 있다.
ECC 엔진들(260A~260D)은 독출 동작 시에, 뱅크 제어 로직들(230A~230D)에서 출력되는 ECC 디코딩 신호(DEC)에 응답하여 제1 내지 제4 뱅크 어레이들(240A~240D) 각각에서 독출되는 데이터(DTA)와 패리티 비트들을 이용하여 ECC 디코딩 동작을 수행하여 독출 데이터에 발생된 에러 비트를 검출/정정할 수 있다.
입출력 데이터 버퍼(270)는 제1 내지 제4 뱅크 어레이들(240A~240D)로/로부터 입출력되는 데이터(DTA)를 게이팅하는 회로들과 함께, 제1 내지 제4 뱅크 어레이들(240A~240D)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들과 제1 내지 제4 뱅크 어레이들(240A~240D)에 데이터를 기입하기 위한 기입 데이터 래치들을 포함할 수 있다.
입출력 데이터 버퍼(270)는 독출 데이터 래치들을 통하여 제1 내지 제4 뱅크 어레이들(240A~240D)로부터 출력되는 병렬 데이터 비트들을 직렬 데이터 비트들로 변환할 수 있다. 입출력 데이터 버퍼(270)는 기입 데이터 래치를 이용하여 직렬하게 수신되는 기입 데이터를 병렬 데이터 비트들로 변환할 수 있다.
에러 검출 코드 패턴 생성기(280)는 액세스 모드에서 순환 중복 체크(CRC) 패턴(CRCP)을 생성할 수 있다.
입출력 회로(300)는 입출력 데이터 버퍼(270)에서 출력되는 직렬 데이터 비트들을 수신하고, 버스트 길이에 대응하는 데이터 비트들로 순차 배열하여 스트로브 신호(RDQS) 또는 차동 스트로브 신호(RDQS/RDQSB)와 함께 데이터 입출력 패드들로 출력할 수 있다. 입출력 회로(300)는 메모리 컨트롤러(100)로부터 제공되며 차동 데이터 클럭 신호(WCK/WCKB)와 함께 데이터 입출력 패드들을 통해 직렬하게 입력되는 버스트 길이에 해당하는 기입 데이터를 수신할 수 있다. 입출력 회로(300)는 직렬하게 수신된 버스트 길이의 기입 데이터를 입출력 데이터 버퍼(270)로 제공할 수 있다.
입출력 회로(300)는 또한 차동 클럭 신호(CK/CKB)를 수신할 수 있다.
도 4는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 4를 참조하면, 제1 뱅크 어레이(240A)는 복수개의 워드라인들(WL1~WL2m, m은 2이상의 정수), 복수개의 비트라인들(BL1~BL2n, n은 2이상의 정수), 그리고 워드라인들(WL1~WL2m)과 비트라인들(BL1~BL2n) 사이의 교차점에 배치되는 복수개의 메모리 셀들(MCs)을 포함한다. 각 메모리 셀(MC)은 DRAM 셀 구조를 갖는다. 메모리 셀들(MCs)이 연결되는 워드라인들(WLs)을 제1 뱅크 어레이(240A)의 로우들(rows)이라고 정의하고, 메모리 셀들(MCs)이 연결되는 비트라인들(BLs)을 제1 뱅크 어레이(240A)의 칼럼들(columns)이라고 정할 수 있다.
도 4의 제1 뱅크 어레이(240A)에서 하나의 비트라인(BL)에는 m 개의 메모리 셀들이 연결될 수 있고, 하나의 워드라인(WL)에는 n 개의 메모리 셀들이 연결될 수 있다.
도 5는 도 3의 반도체 메모리 장치에서 입출력 회로의 구성을 나타낸다.
도 5를 참조하면, 입출력 회로(300)는 데이터 클럭 신호 수신기(311), 위상 스플리터(310), D-플립플롭(313), 제1 멀티플렉서(321), 제2 멀티플렉서(322), 제1 송신기(323), 레플리카 딜레이(330), 제3 멀티플렉서(341), 제2 송신기(343), 제1 샘플러(351), 데이터 송신기(353), 제2 샘플러(361) 및 데이터 수신기(363)를 포함할 수 있다.
데이터 클럭 신호 수신기(311)는 메모리 컨트롤러(100)로부터 제공되는 차동 데이터 클럭 신호(WCK/WCKB)를 수신하여 위상 스플리터(310)에 제공한다. 위상 스플리터(310)는 차동 데이터 클럭 신호(WCK/WCKB)의 위상과 주파수를 분주하여 분주 클럭 신호들(WCK0, WCK90, WCK180, WCK270)을 생성하고, 분주 클럭 신호들(WCK0, WCK90, WCK180, WCK270) 중 제1 분주 클럭 신호(WCK0)의 위상을 클럭 신호(CK)에 일치시킨다. 위상 스플리터(310)는 분주 클럭 신호들(WCK0, WCK90, WCK180, WCK270)을 레플리카 딜레이(330), 제1 샘플러(351) 및 제2 샘플러(361)에 제공할 수 있다. 분주 클럭 신호들(WCK0, WCK90, WCK180, WCK270) 각각의 주파수는 차동 데이터 클럭 신호(WCK/WCKB)의 주파수의 절반일 수 있다.
디-플립플롭(313)은 차동 클럭 신호(CK/CKB)에 동기되어, 분주 클럭 신호들(WCK0, WCK90, WCK180, WCK270) 중 하나를 에러 검출 코드(error detection code) 패턴(EDCP)로 출력할 수 있다.
제1 멀티플렉서(321)는 제1 스트로브 모드 신호(SMS1)에 응답하여 액세스 모드에서는 CRC 패턴(CRCP)을 출력하고, 제1 스트로브 모드에서는 EDC 패턴(EDCP)을 출력할 수 있다. EDC 패턴(EDCP)은 도시되지 않은 레지스터에 저장되어 제1 멀티플렉서(321)에 제공될 수 있다. EDC 패턴(EDCP)은 로직‘0’과 로직‘1’이 반복되어 토글링되는 데이터 패턴일 수 있다. 제1 스트로브 모드에서 스트로브 신호(RDQS)로 제공되는 EDC 패턴(EDCP)의 주파수는 차동 클럭 신호(CK/CKB)의 주파수와 동일하거나 절반이거나 1/4일 수 있다.
제2 멀티플렉서(322)는 제2 스트로브 모드 신호(SMS2)에 응답하여 액세스 모드에서는 CRC 패턴(CRC)을 출력하고, 제1 스트로브 모드에서는 EDC 패턴(EDCP)을 출력하고, 제2 스트로브 모드에서는 레플리카 딜레이(330)의 출력을 출력할 수 있다.
제1 송신기(323)는 제2 멀티플렉서(322)의 출력을 메모리 컨트롤러(100)에 송신할 수 있다. 즉 제1 송신기(323)는 액세스 모드에서는 CRC 패턴(CRCP)을 출력하고, 제1 스트로브 모드나 제2 스트로브 모드에서는 스트로브 신호(RDQS)를 메모리 컨트롤러(100)로 전송할 수 있다.
레플리카 딜레이(330)는 분주 클럭 신호들(WCK0, WCK90, WCK180, WCK270) 중 위상 차이가 180도 차이가 나는 두 개의 분주 클럭 신호들(예를 들어, 제1 분주 클럭 신호(WCK0)와 제3 분주 클럭 신호(WCK180)의 위상을 조절하여 하나는 제2 멀티플렉서(322)에 제공하고, 다른 하나는 제3 멀티플렉서(341)에 제공할 수 있다.
제3 멀티플렉서(341)는 제2 스트로브 모드 신호(SMS2)에 응답하여 액세스 모드에서는 데이터 반전 비트 신호(DBI)를 출력하고, 제2 스트로브 모드에서는 레플리카 딜레이(330)의 출력을 출력할 수 있다.
제2 송신기(343)는 제3 멀티플렉서(343)의 출력을 메모리 컨트롤러(100)에 송신할 수 있다. 즉 제2 송신기(343)는 액세스 모드에서는 데이터 반전 비트 신호(DBI)를 출력하고, 제2 스트로브 모드에서는 반전 스트로브 신호(RDQSB)를 메모리 컨트롤러(100)로 전송할 수 있다.
제1 샘플러(351)는 독출 동작에서 분주 클럭 신호들(WCK0, WCK90, WCK180, WCK270)중 하나에 동기하여 입출력 데이터 버퍼(270)로부터 제공되는 데이터(DQs)를 데이터 송신기(353)에 제공하고, 데이터 송신기(353)는 데이터(DQs)를 메모리 컨트롤러(100)에 송신할 수 있다.
데이터 수신기(363)는 기입 동작에서 메모리 컨트롤러(100)로부터 제공되는 데이터(DQs)를 수신하여 제2 샘플러(361)에 제공하고, 제2 샘플러(361)는 분주 클럭 신호들(WCK0, WCK90, WCK180, WCK270)중 하나에 동기하여 데이터를 입출력 데이터 버퍼(270)에 제공할 수 있다.
제1 샘플러(351)와 제2 샘플러(361)는 디-플립플롭으로 구성될 수 있다.
도 5에서 제1 스트로브 모드 신호(SMS1)와 제2 스트로브 모드 신호(SMS2)는 도 3의 스트로브 모드 신호(SMS)에 포함될 수 있고, 데이터 반전 비트 신호(DBI)는 도 3에서 도시되지 않은 데이터 반전 회로에서 제공될 수 있다. 데이터 반전 회로는 데이터(DQs)의 비트들을 일정한 단위로 반전 여부를 결정하고 이를 나타내는 데이터 반전 비트 신호(DBI)를 출력할 수 있다. 또한 도 5에서 CRC 패턴(CRCP)은 도 3의 에러 검출 코드 패턴 생성기(280)로부터 제공될 수 있다.
도 6은 도 5의 입출력 회로에서 제1 분주 클럭 신호(WCK0)가 클럭 신호(CK)에 자동으로 동기되는 것을 나타낸다.
도 6을 참조하면, 위상 스플리터(310)는 제1 분주 클럭 신호(WCK0)를 클럭 신호(CK)에 동기시킴을 알 수 있다. 제1 분주 클럭 신호(WCK0)를 클럭 신호(CK)에 동기시키기 위하여, 위상 스플리터(310)는 제1 및 제2 분주 클럭 신호들(WCK0, WCK90)을 제3 및 제4 분주 클럭 신호들(WCK180, WCK270)과 스왑(swap) 시킬 수 있다. 이러한 스왑 및 동기화 동작은 반도체 메모리 장치(200) 내부에서 수행되는 것으로, 메모리 컨트롤러(100)에 대하여는 숨겨진 동작(hidden operation)일 수 있다.
도 7은 제1 스트로브 모드에서 도 1의 메모리 시스템의 인터페이스를 나타내고, 도 8은 제1 스트로브 모드에서 도 3의 반도체 메모리 장치의 동작을 나타낸다.
도 1, 도 3, 도 7 및 도 8을 참조하면, T0 시점에 메모리 컨트롤러(100)는 커맨드(CMD) 및 어드레스(ADDR)에 기초하여 반도체 메모리 장치(200)의 모드 레지스터(222)를 설정하여 반도체 메모리 장치(200)가 제1 스트로브 모드(RSTB1)에서 동작하도록 한다. T21 시점에서 반도체 메모리 장치(200)에 독출 커맨드(RD)와 뱅크 어드레스(BA), 로우 어드레스(RA)와 칼럼 어드레스(CA)가 인가된다.
T25 시점에서 T28 시점까지 반도체 메모리 장치(200)는 EDC 핀들(202, 102)을 통하여 토글링하는 EDC 패턴을 단일 스트로브 신호(RDQS)로서 메모리 컨트롤러(100)에 전송한다. T26 시점에서 T28 시점까지 반도체 메모리 장치(200)는 데이터 핀들(또는 패드들, 201)을 통하여 메모리 컨트롤러(100)의 데이터 핀들(101)로 데이터(DQs, 즉 D0~D7)를 전송한다. 메모리 컨트롤러(100)는 단일 스트로브 신호(RDQS)를 이용하여 전송되는 데이터(DQs)를 샘플링할 수 있다. 메모리 컨트롤러(100)는 단일 스트로브 신호(RDQS)를 이용하여 전송되는 데이터(DQs)를 샘플링할 수 있다.
T31 시점에서 메모리 컨트롤러(100)는 커맨드(CMD) 및 어드레스(ADDR)에 기초하여 반도체 메모리 장치(200)의 모드 레지스터(222)를 설정하여 반도체 메모리 장치(200)가 제1 스트로브 모드(RSTB1)를 탈출하도록 한다.
T0 시점에서 T41 시점까지 차동 클럭 신호(CK, CKB)와 차동 데이터 클럭 신호(WCK, WCKB)가 메모리 컨트롤러(100)로부터 반도체 메모리 장치(200)로 제공된다.
도 9는 제2 스트로브 모드에서 도 1의 메모리 시스템의 인터페이스를 나타내고, 도 10은 제2 스트로브 모드에서 도 3의 반도체 메모리 장치의 동작을 나타낸다.
도 1, 도 3, 도 9 및 도 10을 참조하면, T0’시점에 메모리 컨트롤러(100)는 커맨드(CMD) 및 어드레스(ADDR)에 기초하여 반도체 메모리 장치(200)의 모드 레지스터(222)를 설정하여 반도체 메모리 장치(200)가 제2 스트로브 모드(RSTB2)에서 동작하도록 한다. T21’시점에서 반도체 메모리 장치(200)에 독출 커맨드(RD)와 뱅크 어드레스(BA), 로우 어드레스(RA)와 칼럼 어드레스(CA)가 인가된다.
T25’시점에서 T28’시점까지 반도체 메모리 장치(200)는 EDC 핀들(202, 102)을 통하여 레플리카 딜레이(330)의 제1 출력을 스트로브 신호(RDQS)로서 메모리 컨트롤러(100)에 전송하고, DBI 핀들(203, 103)을 통하여 레플리카 딜레이(330)의 제2 출력을 상보 스트로브 신호(RDQSB)로서 메모리 컨트롤러(100)에 전송할 수 있다. T26’시점에서 T28’ 시점까지 반도체 메모리 장치(200)는 데이터 핀들(또는 패드들, 201)을 통하여 메모리 컨트롤러(100)의 데이터 핀들(101)로 데이터(DQs, 즉 D0~D7)를 전송한다. 메모리 컨트롤러(100)는 차동 스트로브 신호(RDQS/RDQSB)를 이용하여 전송되는 데이터(DQs)를 샘플링할 수 있다.
T31’ 시점에서 메모리 컨트롤러(100)는 커맨드(CMD) 및 어드레스(ADDR)에 기초하여 반도체 메모리 장치(200)의 모드 레지스터(222)를 설정하여 반도체 메모리 장치(200)가 제2 스트로브 모드(RSTB2)를 탈출하도록 한다.
T0’시점에서 T41’시점까지 차동 클럭 신호(CK, CKB)와 차동 데이터 클럭 신호(WCK, WCKB)가 메모리 컨트롤러(100)로부터 반도체 메모리 장치(200)로 제공된다.
도 11은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 구조도이다.
도 11에 도시된 바와 같이, 반도체 메모리 장치(600)는 다수의 반도체 레이어들(LA1 내지 LAs, s는 2 이상의 정수)을 구비할 수 있으며, 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 칩인 것으로 가정하며 또한 나머지 반도체 레이어들(LA2 내지 LAs)은 슬레이브 칩인 것으로 가정한다. 다수의 반도체 레이어들(LA1 내지 LAs)은 관통 실리콘 비아(TSV)를 통해 신호를 서로 송수신하며, 마스터 칩(LA1)은 외면에 형성된 도전 수단(미도시)을 통해 외부의 메모리 컨트롤러(미도시)와 통신한다. 마스터 칩으로서 제1 반도체 레이어(610)와 슬레이브 칩으로서 제s 반도체 레이어(620)를 중심으로 하여 반도체 장치(600)의 구성 및 동작을 설명하면 다음과 같다.
제1 반도체 레이어(610)는 슬레이브 칩들에 구비되는 메모리 영역(621)을 구동하기 위한 각종 주변 회로들을 구비한다. 예를 들어, 제1 반도체 레이어(610)는 메모리의 워드라인을 구동하기 위한 로우 드라이버(X-Driver, 6101)와, 메모리의 비트라인을 구동하기 위한 칼럼 드라이버(Y-Driver, 6102)와, 데이터의 입출력을 제어하기 위한 데이터 입출력 회로(6103), 외부로부터 커맨드(CMD)를 입력받아 버퍼링하는 커맨드 버퍼(6104)와, 외부로부터 어드레스를 입력받아 버퍼링하는 어드레스 버퍼(6105) 등을 구비할 수 있다. 메모리 영역(621)은 도 4를 참조하여 설명한 복수의 메모리 셀들을 포함할 수 있다.
또한 제1 반도체 레이어(610)는 제어 로직(6107)을 더 포함할 수 있다. 제어 로직(6107)은 메모리 컨트롤러(미도시)로부터 제공되는 커맨드 및 어드레스 신호에 기초하여 메모리 영역(621)에 대한 액세스를 제어할 수 있다.
한편, 제s 반도체 레이어(620)는, 메모리 영역(621)과 메모리 영역들(621)의 데이터의 독출/기입을 위한 기타 주변 회로들, 예컨데 로우 디코더, 칼럼 디코더, 비트라인 센스앰프 등(미도시)이 배치되는 주변회로 영역(622)을 구비할 수 있다.
데이터 입출력 회로(6103)는 도 5의 입출력 회로(300)를 포함할 수 있다. 따라서, 도 2 내지 도 10을 참조하여 설명한 바와 같이, 반도체 메모리 장치(600)는 기입 동작에서는 차동 데이터 클럭 신호(WCK/WCKB)를 사용하면서 독출 동작에서는 스트로브 신호(RDQS) 또는 차동 스트로브 신호(RDQS/RDQSB)를 메모리 컨트롤러에 제공하여 지터(jitter) 특성을 향상시킬 수 있다.
또한 반도체 메모리 장치(600)에는 3차원 메모리 어레이가 제공될 수 있다. 상기 3차원 메모리 어레이는 실리콘 기판 상에 배치된 액티브 영역을 구비하는 하나 이상의 물리적 레벨의 메모리 셀 어레이들 및 상기 메모리 셀들의 동작과 관련된 회로들이 모놀리딕(monolithic) 방식으로 형성될 수 있다. 여기서 ‘monolithic’이라는 용어는 복수의 레이어들로 구성된 어레이의 각 레벨이 하위 레이어 위에 직접적으로 적층되는 것을 의미한다. 본 발명에 참조로서 포함되는 다음의 특허 문헌들은 상기 3차원 메모리 어레이 대한 적절한 구성들을 기술한다. 상기 3차원 메모리 어레이에서 워드라인들 및/또는 비트라인들이 레벨들 사이에서 공유된다. 상기 특허문헌들은 다음과 같다: 미국 등록 특허 7,679,133; 8,553,466; 8,654,587; 8,559,235; 및 미국 공개 특허 2011/0233648.
도 12는 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 1 내지 도 12를 참조하면, 메모리 셀 어레이를 구비하는 반도체 메모리 장치(200)의 동작 방법에서는, 외부의 메모리 컨트롤러(100)로부터 차동 데이터 클럭 신호(WCK/WCKB)에 동기된 데이터(DQs)를 수신한다(S710). 상기 차동 데이터 클럭(WCK/WCKB)이 분주된 분주 데이터 클럭 신호에 기초하여 상기 데이터를 상기 메모리 셀 어레이에 저장한다(S720). 메모리 컨트롤러(100)로부터의 독출 커맨드(RD) 및 타겟 어드레스(ADDR)에 응답하여 상기 메모리 셀 어레이로부터 데이터를 독출한다(S730). 상기 독출된 데이터를 스트로브 모드에 따라 단일 스트로브 신호(RDQS) 또는 분주 데이터 클럭 신호를 기초로 생성된 차동 스트로브 신호(RDQS/RDQSB)와 함께 상기 메모리 컨트롤러(100)로 전송한다(S740). 제1 스트로브 모드에서 단일 스트로브 신호(RDQS)는 반도체 메모리 장치(200)의 EDC 핀(202)을 통하여 메모리 컨트롤러(100)에 전송될 수 있다. 제2 스트로브 모드에서 차동 스트로브 신호(RDQS/RDQSB)는 반도체 메모리 장치의 EDC 핀(202)과 DBI 핀(203)을 통하여 메모리 컨틀로러(100)에 전송될 수 있다.
도 13은 본 발명의 실시예들에 따른 메모리 시스템의 동작 방법을 나타내는 흐름도이다.
도 1 내지 도 10 및 도 13을 참조하면, 반도체 메모리 장치(200)와 상기 반도체 메모리 장치(200)를 제어하는 메모리 컨트롤러(100)를 구비하는 메모리 시스템(10)의 동작 방법에서는, 메모리 컨트롤러(100)가 차동 데이터 클럭 신호(WCK/WCKB)에 동기하여 데이터(DQs)를 반도체 메모리 장치(200)로 전송한다(S810). 반도체 메모리 장치(200)는 어드레스(ADDR)가 지정하는, 메모리 셀 어레이의 타겟 영역에 데이터(DTA)를 저장한다(S820). 반도체 메모리 장치(200)는 메모리 컨트롤러(100)로부터의 독출 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 메모리 셀 어레이의 타겟 페이지로부터 데이터(DTA)를 독출한다(S830). 반도체 메모리 장치(200)는 스트로브 모드 신호(SMS)에 응답하여 스트로브 모드에서 독출된 데이터(DTA)를 단일 스트로브 신호(RDQS) 또는 차동 스트로브 신호(RDQS/RDQSB)와 함께 메모리 컨트롤러(100)로 전송할 수 있다(S840).
도 14는 본 발명의 실시예에 따른 반도체 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 14를 참조하면, 모바일 시스템(700)은 어플리케이션 프로세서(710), 통신(Connectivity)부(720), 사용자 인터페이스(730), 비휘발성 메모리 장치(740), 메모리 서브 시스템(750) 및 파워 서플라이(760)를 포함한다. 메모리 서브 시스템(750)은 메모리 컨트롤러(751)와 LPDDR5와 같은 반도체 메모리 장치(753)을 포함할 수 있다.
어플리케이션 프로세서(710)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 통신부(720)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 메모리 서브 시스템(750)는 어플리케이션 프로세서(710)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 반도체 메모리 장치(753)는 도 3의 반도체 메모리 장치(200)로 구현될 수 있다.
비휘발성 메모리 장치(740)는 모바일 시스템(700)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 사용자 인터페이스(720)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(760)는 모바일 시스템(700)의 동작 전압을 공급할 수 있다.
모바일 시스템(700) 또는 모바일 시스템(700)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있다.
본 발명의 실시예들에 따르면, WCK 클러킹을 사용하는 반도체 메모리 장치 및 메모리 시스템에서 일 스트로브 신호 또는 차동 스트로브 신호를 사용하는 스트로브 모드를 지원하여 반도체 메모리 장치의 지터 특성을 향상시킬 수 있다.
본 발명은 LPDDR5 SDRAM를 사용하는 시스템에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 캠코더(Camcoder), 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템, 스마트 카드(Smart Card), 프린터(Printer) 등에 유용하게 이용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 외부의 메모리 컨트롤러로부터 차동 데이터 클럭 신호에 동기된 데이터를 수신하는 단계;
    상기 차동 데이터 클럭 신호가 분주된 분주 데이터 클럭 신호에 기초하여 상기 데이터를 상기 메모리 셀 어레이에 저장하는 단계;
    상기 메모리 컨트롤러로부터의 독출 커맨드 및 타겟 어드레스에 응답하여 상기 메모리 셀 어레이로부터 데이터를 독출하는 단계; 및
    상기 독출된 데이터를 스트로브 모드에 따라 단일 스트로브 신호 또는 상기 분주 데이터 클럭 신호를 기초로 생성된 차동 스트로브 신호와 함께 상기 메모리 컨트롤러로 전송하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 제어 로직 회로는 상기 메모리 컨트롤러로부터의 커맨드 및 어드레스를 수신하여 상기 스트로브 모드를 제1 스트로브 모드 및 제2 스트로브 모드 중 하나를 지정하는 스트로브 모드 신호를 생성하는 반도체 메모리 장치의 동작 방법.
  3. 제2항에 있어서,
    상기 스트로브 신호가 상기 제1 스트로브 모드를 지정하는 경우, 상기 반도체 메모리 장치는 상기 독출된 데이터를 상기 단일 스트로브 신호와 함께 상기 메모리 컨트롤러로 전송하는 반도체 메모리 장치의 동작 방법.
  4. 제3항에 있어서,
    상기 단일 스트로브 신호는 상기 반도체 메모리 장치의 에러 검출 코드 패턴이고,
    상기 에러 검출 패턴은 상기 메모리 컨트롤러로부터 상기 반도체 메모리 장치에 제공되는 차동 클럭 신호에 동기되어 생성되고,
    상기 단일 스트로브 신호의 주파수는 상기 차동 클럭 신호의 주파수와 동일하거나 절반이거나 4분의 1인 반도체 메모리 장치의 동작 방법.
  5. 제2항에 있어서,
    상기 스트로브 모드 신호가 상기 제2 스트로브 모드를 지정하는 경우, 상기 반도체 메모리 장치는 상기 독출된 데이터를 상기 차동 스트로브 신호와 함께 상기 메모리 컨트롤러로 전송하는 반도체 메모리 장치의 동작 방법.
  6. 제5항에 있어서,
    상기 차동 스트로브 신호는 스트로브 신호와 반전 스트로브 신호를 포함하고,
    상기 스트로브 신호는 상기 반도체 메모리 장치의 에러 검출 코드가 전송되는 제1 핀을 통하여 상기 메모리 컨트롤러 전송되고,
    상기 반전 스트로브 신호는 상기 반도체 메모리 장치의 데이터 반전 비트 신호가 전송되는 제2 핀을 통하여 상기 메모리 컨트롤러에 전송되는 반도체 메모리 장치의 동작 방법.
  7. 기입 동작에서 외부의 메모리 컨트롤러로부터 전송된 차동 데이터 클럭 신호에 동기된 데이터를 저장하는 메모리 셀 어레이;
    상기 메모리 컨트롤러로부터의 커맨드 및 어드레스에 응답하여 상기 메모리 셀 어레이에 대한 액세스를 제어하는 제어 로직 회로; 및
    상기 제어 로직의 제어에 응답하여 독출 동작의 스트로브 모드에서 단일 스트로브 신호 또는 상기 차동 데이터 클럭 신호를 기초로 생성된 차동 스트로브 신호와 함께 상기 메모리 셀 어레이로부터 독출된 데이터를 상기 메모리 컨트롤러로 전송하는 입출력 회로를 포함하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 제어 로직 회로는 상기 커맨드 및 어드레스를 수신하여 내부 커맨드 및 제1 스트로브 모드 및 제2 스트로브 모드 중 하나를 지정하는 스트로브 모드 신호를 생성하고,
    상기 스트로브 신호가 상기 제1 스트로브 모드를 지정하는 경우, 상기 입출력 회로는 상기 독출된 데이터를 상기 단일 스트로브 신호와 함께 상기 메모리 컨트롤러로 전송하고,
    상기 단일 스트로브 신호는 상기 반도체 메모리 장치의 에러 검출 코드 패턴이고,
    상기 에러 검출 패턴은 상기 메모리 컨트롤러로부터 상기 반도체 메모리 장치에 제공되는 차동 클럭 신호에 동기되어 생성되고,
    상기 단일 스트로브 신호의 주파수는 상기 차동 클럭 신호의 주파수와 동일하거나 절반이거나 4분의 1인 반도체 메모리 장치.
  9. 제7항에 있어서,
    상기 스트로브 신호가 상기 제2 스트로브 모드를 지정하는 경우, 상기 입출력 회로는 상기 독출된 데이터를 상기 단일 스트로브 신호와 함께 상기 메모리 컨트롤러로 전송하고,
    상기 입출력 회로는 상기 독출된 데이터를 상기 차동 스트로브 신호와 함께 상기 메모리 컨트롤러로 전송하고,
    상기 차동 스트로브 신호는 스트로브 신호와 반전 스트로브 신호를 포함하고,
    상기 스트로브 신호는 상기 반도체 메모리 장치의 에러 검출 코드가 전송되는 제1 핀을 통하여 상기 메모리 컨트롤러로 전송되고,
    상기 반전 스트로브 신호는 상기 반도체 메모리 장치의 데이터 반전 비트 신호가 전송되는 제2 핀을 통하여 상기 메모리 컨트롤러에 전송되는 반도체 메모리 장치.
  10. 제7항에 있어서,
    상기 입출력 회로는
    상기 차동 데이터 클럭 신호의 주파수를 분주하여 복수의 분주 클럭 신호들을 생성하는 위상 스플리터;
    상기 메모리 컨트롤러로부터 제공되는 차동 클럭 신호에 동기되어 상기 분주 클럭 신호들 중 하나를 에러 검출 코드 패턴으로 출력하는 디-플립플롭;
    제1 스트로브 모드 신호에 응답하여 순환 중복 체크 패턴 및 상기 에러 검출 코드 패턴 중 하나를 출력하는 제1 멀티플렉서;
    상기 분주 클럭 신호들 중 서로 180도의 위상 차이를 가지는 제1 분주 클럭 신호와 제2 분주 클럭 신호의 위상을 조절하는 레플리카 딜레이;
    제2 스트로브 모드 신호에 응답하여 상기 제1 멀티 플렉서의 출력과 상기 위상 조절된 제1 분주 클럭 신호 중 하나를 출력하는 제2 멀티플렉서; 및
    상기 제2 스트로브 모드 신호에 응답하여 상기 위상 조절된 제2 분주 클럭 신호와 데이터 반전 비트 신호 중 하나를 출력하는 제3 멀티플렉서를 포함하는 반도체 메모리 장치.
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