KR20190022965A - 메모리 시스템, 및 이를 위한 메모리 모듈과 반도체 메모리 장치 - Google Patents

메모리 시스템, 및 이를 위한 메모리 모듈과 반도체 메모리 장치 Download PDF

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KR20190022965A
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Abstract

메모리 시스템은 제어부, 제1 랭크, 제2 랭크, 명령/어드레스 신호 라인들, 및 데이터 라인들을 포함한다. 제1 랭크는 복수개의 제1 반도체 메모리 장치들을 포함하고, 제2 랭크는 복수개의 제2 반도체 메모리 장치들을 포함한다. 명령/어드레스 신호 라인들 및 데이터 라인들은 제어부, 제1 랭크, 및 제2 랭크 사이에 공유된다. 제1 랭크 및 제2 랭크는 제어부에 의해서 리드 레이턴시, 라이트 레이턴시, 및 버스트 길이의 값들이 설정된다. 제1 랭크와 상기 제2 랭크 사이에 데이터를 이동하는 데이터 이동 동작을 수행할 때, 제어부가 제1 랭크와 제2 랭크 중 하나로 명령/어드레스 신호 라인들을 통하여 쉬프트 리드 명령을 인가하고, 리드 레이턴시의 값에서 라이트 레이턴시의 값을 뺀 값에 해당하는 시간 후에 제1 랭크와 제2 랭크 중 다른 하나로 명령/어드레스 신호 라인들을 통하여 노말 라이트 명령 또는 쉬프트 라이트 명령을 인가함에 의해서 하나의 랭크로부터 리드되는 버스트 길이의 값에 해당하는 갯수의 데이터가 데이터 라인들을 통하여 다른 하나의 랭크로 라이트된다.

Description

메모리 시스템, 및 이를 위한 메모리 모듈과 반도체 메모리 장치 {MEMORY SYSTEM, AND MEMORY MODULE AND SEMICONDUCTOR MEMORY DEVICE FOR THE SAME}
본 발명은 메모리 시스템, 및 이를 위한 메모리 모듈과 반도체 메모리 장치에 관한 것이다.
전자 장치는 시스템 보드 상에 제어부, 복수개의 제1 메모리 장치들을 포함하는 제1 랭크, 및 복수개의 제2 메모리 장치들을 포함하는 제2 랭크를 포함할 수 있다. 제1 랭크 및 제2 랭크는 동일한 명령/어드레스 라인들을 통하여 명령/어드레스를 수신하고, 동일한 데이터 라인들을 통하여 데이터를 송수신할 수 있다.
제어부는 제1 랭크에 저장된 데이터를 제2 랭크로 이동하는 데이터 이동 동작을 수행하는 경우, 명령/어드레스 라인들을 통하여 제1 랭크로 노말 리드 명령을 인가한 후, 데이터 라인들을 통하여 제1 랭크로부터 리드되는 데이터를 수신하여 저장하고, 명령/어드레스 라인들을 통하여 제2 랭크로 노말 라이트 명령을 인가한 후, 저장된 데이터를 데이터 라인들을 통하여 제2 랭크로 전송한다. 따라서, 제어부가 데이터 이동 동작을 수행하는 경우, 제1 랭크로부터 리드되는 데이터가 제어부를 통하여 제2 랭크로 전송되기 때문에 데이터 이동 동작에 소요되는 시간이 길어지게 된다.
본 개시에 따른 실시예들의 과제는 제1 랭크와 제2 랭크 사이에 데이터 이동 동작을 수행할 때, 데이터 이동 동작을 수행하는 시간을 줄일 수 있는 메모리 시스템, 및 이를 위한 메모리 모듈과 반도체 메모리 장치를 제공하는데 있다.
본 개시에 따른 실시예들의 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 개시에 따른 실시예들의 메모리 시스템은 제어부; 복수개의 제1 반도체 메모리 장치들을 포함하는 제1 랭크; 복수개의 제2 반도체 메모리 장치들을 포함하는 제 2 랭크; 상기 제어부, 상기 제1 랭크, 및 상기 제2 랭크 사이에 공유되는 명령/어드레스 신호 라인들; 및 상기 제어부, 상기 제1 랭크, 및 상기 제2 랭크 사이에 공유되는 데이터 라인들을 구비하고, 상기 제1 랭크 및 상기 제2 랭크는 상기 제어부에 의해서 리드 레이턴시, 라이트 레이턴시, 및 버스트 길이의 값들이 설정되고, 상기 제1 랭크와 상기 제2 랭크 사이에 데이터를 이동하는 데이터 이동 동작을 수행할 때, 상기 제어부가 상기 제1 랭크와 상기 제2 랭크 중 하나로 상기 명령/어드레스 신호 라인들을 통하여 쉬프트 리드 명령을 인가하고, 상기 리드 레이턴시의 값에서 상기 라이트 레이턴시의 값을 뺀 값에 해당하는 시간 후에 상기 제1 랭크와 상기 제2 랭크 중 다른 하나로 상기 명령/어드레스 신호 라인들을 통하여 노말 라이트 명령 또는 쉬프트 라이트 명령을 인가함에 의해서 상기 하나의 랭크로부터 리드되는 상기 버스트 길이의 값에 해당하는 갯수의 데이터가 상기 데이터 라인들을 통하여 상기 다른 하나의 랭크로 라이트될 수 있다.
본 개시에 따른 실시예들의 메모리 모듈은 복수개의 반도체 메모리 장치들을 포함하는 랭크를 구비하고, 상기 랭크는 리드 레이턴시, 라이트 레이턴시, 및 버스트 길이의 값들이 설정되고, 노말 리드 명령이 입력되면, 상기 버스트 길이의 값에 해당하는 갯수의 데이터를 상기 리드 레이턴시에 해당하는 클럭 사이클 만큼 지연된 시점부터 데이터 스트로우브 신호의 엣지에 정렬되게 출력하는 노말 리드 동작을 수행하고, 쉬프트 리드 명령이 입력되면, 상기 버스트 길이의 값에 해당하는 갯수의 데이터를 상기 리드 레이턴시에 해당하는 클럭 사이클 만큼 또는 상기 리드 레이턴시에 해당하는 클럭 사이클 보다 제1 소정 지연 시간(= 하나의 비트의 데이터의 출력 시간)/2) 만큼 앞서거나 지연된 시점부터 데이터 스트로우브 신호의 센터에 정렬되게 출력하는 쉬프트 리드 동작을 수행하고, 노말 라이트 명령이 입력되면, 상기 라이트 레이턴시에 해당하는 클럭 사이클 보다 상기 제1 소정 지연 시간 만큼 앞선 시점부터 외부로부터 입력되는 데이터 스트로우브 신호의 센터에 정렬되게 입력되는 상기 버스트 길이의 값에 해당하는 갯수의 데이터를 입력하는 노말 라이트 동작을 수행할 수 있다.
본 개시에 따른 실시예들의 반도체 메모리 장치는 외부로부터 입력되는 로우 어드레스 신호 및 컬럼 어드레스 신호에 의해서 선택되는 복수개의 메모리 셀들을 포함하는 메모리 셀 어레이; 외부로부터 입력되는 명령 신호를 디코딩하여 모드 설정 명령, 노말 리드 명령, 쉬프트 리드 명령, 또는 노말 라이트 명령을 발생하는 명령어 디코더; 및 상기 모드 설정 명령에 응답하여 리드 레이턴시, 라이트 레이턴시, 및 버스트 길이의 값들이 설정되는 모드 설정 레지스터를 구비하고, 상기 노말 리드 명령이 입력되면, 상기 버스트 길이의 값에 해당하는 갯수의 상기 선택된 메모리 셀들로부터 출력되는 데이터를 상기 리드 레이턴시에 해당하는 클럭 사이클 만큼 지연된 시점부터 데이터 스트로우브 신호의 엣지에 정렬되게 출력하는 노말 리드 동작을 수행하고, 상기 쉬프트 리드 명령이 입력되면, 상기 버스트 길이의 값에 해당하는 갯수의 상기 선택된 메모리 셀들로부터 출력되는 데이터를 상기 리드 레이턴시에 해당하는 클럭 사이클 만큼 또는 상기 리드 레이턴시에 해당하는 클럭 사이클 보다 제1 소정 지연 시간(= 하나의 비트의 데이터의 출력 시간)/2) 만큼 앞서거나 지연된 시점부터 데이터 스트로우브 신호의 센터에 정렬되게 출력하는 쉬프트 리드 동작을 수행하고, 상기 노말 라이트 명령이 입력되면, 상기 라이트 레이턴시에 해당하는 클럭 시이클 보다 상기 제1 소정 지연 시간 만큼 앞선 시점부터 외부로부터 입력되는 데이터 스트로우브 신호의 센터에 정렬되게 입력되는 상기 버스트 길이의 값에 해당하는 갯수의 데이터를 상기 선택된 메모리 셀들로 라이트하는 노말 라이트 동작을 수행할 수 있다.
본 개시에 따른 실시예들의 반도체 메모리 장치는 반전 칩 선택신호가 인가되는 반전 칩 선택신호 단자; 반전 액티브 신호가 인가되는 반전 액티브 신호 단자; 반전 로우 어드레스 스트로우브 신호/어드레스 신호가 인가되는 반전 로우 어드레스 스트로우브 신호/어드레스 신호 단자; 반전 컬럼 어드레스 스트로우브 신호/어드레스 신호가 인가되는 반전 컬럼 어드레스 스트로우브 신호/어드레스 신호 단자; 반전 라이트 인에이블 신호/어드레스 신호가 인가되는 반전 라이트 인에이블 신호/어드레스 신호 단자; 어드레스 신호/오토 프리차지 모드 신호가 인가되는 어드레스 신호/오토 프리차지 모드 신호 단자; 어드레스 신호/버스트 찹 모드 신호가 인가되는 어드레스 신호/버스트 찹 모드 신호 단자; 어드레스 신호들이 인가되는 제1 어드레스 신호 단자들; 어드레스 신호가 인가되는 제2 어드레스 신호 단자; 및 어드레스 신호/쉬프트 모드 신호가 인가되는 제3 어드레스 신호/쉬프트 모드 신호 단자를 구비하고, 상기 반전 칩 선택신호 단자, 상기 반전 액티브 신호 단자, 상기 반전 로우 어드레스 스트로우브 신호/어드레스 신호 단자, 상기 반전 컬럼 어드레스 스트로우브 신호/어드레스 신호 단자, 및 상기 반전 라이트 인에이블 신호/어드레스 신호 단자를 통하여 명령 신호가 입력되고, 상기 반전 로우 어드레스 스트로우브 신호/어드레스 신호 단자, 상기 반전 컬럼 어드레스 스트로우브 신호/어드레스 신호 단자, 상기 상기 반전 라이트 인에이블 신호/어드레스 신호 단자, 상기 어드레스 신호/오토 프리차지 모드 신호 단자, 상기 어드레스 신호/버스트 찹 모드 신호 단자, 상기 제1 어드레스 신호 단자들, 상기 제2 어드레스 신호 단자, 및 상기 제3 어드레스 신호/쉬프트 모드 신호 단자를 통하여 로우 어드레스가 입력되고, 상기 제1 어드레스 신호 단자들을 통하여 컬럼 어드레스가 입력되고, 상기 어드레스 신호/오토 프리차지 모드 신호 단자, 상기 어드레스 신호/버스트 찹 모드 신호 단자, 상기 제1 어드레스 신호 단자들, 상기 제2 어드레스 신호 단자, 및 상기 제3 어드레스 신호/쉬프트 모드 신호 단자를 통하여 모드 설정 코드가 입력될 수 있다.
본 개시에 따른 실시예들에 따르면, 메모리 시스템 내의 제어부가 제1 랭크와 제2 랭크 사이에 데이터 이동 동작을 수행할 때, 제어부를 통하지 않고 데이터 이동 동작이 수행될 수 있다.
본 개시에 따른 실시예들에 따르면, 전자 시스템의 중앙 처리 장치가 외부의 캐쉬 메모리와 메인 메모리 사이에 데이터 이동 동작을 수행할 때, 중앙 처리 장치를 통하지 않고 데이터 이동 동작이 수행될 수 있다.
본 개시에 따른 실시예들에 따르면, 데이터 이동 동작에 소요되는 시간이 단축되어, 메모리 시스템 및 전자 시스템의 동작 성능이 개선될 수 있다.
도 1은 본 개시에 따른 실시예의 메모리 시스템을 나타내는 도면이다.
도 2는 본 개시에 따른 실시예의 메모리 시스템의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 3은 본 개시에 따른 실시예의 메모리 시스템의 데이터 이동 동작을 설명하기 위한 동작 타이밍도이다.
도 4는 본 개시에 따른 실시예의 메모리 시스템의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 5a 및 5b는 본 개시에 따른 실시예의 메모리 시스템의 데이터 이동 동작을 설명하기 위한 동작 타이밍도들이다.
도 6은 본 개시에 따른 실시예의 메모리 시스템을 나타내는 도면이다.
도 7은 본 개시에 따른 실시예의 메모리 인터페이스부의 구성을 나타내는 블록도이다.
도 8은 본 개시에 따른 실시예의 메모리 시스템을 나타내는 도면이다.
도 9는 본 개시에 따른 실시예의 메모리 시스템을 포함하는 전자 시스템을 도시한 블록도이다.
이하, 첨부된 도면을 참고로 하여 본 개시에 따른 실시예들의 메모리 시스템, 및 이를 위한 메모리 모듈과 반도체 메모리 장치를 설명하면 다음과 같다.
도 1은 본 개시에 따른 실시예의 메모리 시스템을 나타내는 도면이다.
도 1을 참조하면, 메모리 시스템(100)은 제어부(10), n개의 제1 반도체 메모리 장치들(M11 ~ M1n)을 포함하는 제1 랭크(R1)를 구비하는 제1 메모리 모듈(12-1), n개의 제2 반도체 메모리 장치들(M21 ~ M2n)을 포함하는 제2 랭크(R2)를 구비하는 제2 메모리 모듈(12-2), 클럭 신호(CLK)를 전송하는 클럭 신호 라인(CLKL), 제1 및 제2 반전 칩 선택 신호들(CSB1, CSB2)을 전송하는 제1 및 제2 반전 칩 선택 신호 라인들(CSBL1, CSBL2), 명령/어드레스 신호(COM/ADD)를 전송하는 명령/어드레스 신호 라인들(CAL), 데이터(DATA)를 전송하는 데이터 라인들(DL), 및 데이터 스트로우브 신호(DQS)를 전송하는 데이터 스트로우브 신호 라인(DQSL)을 포함할 수 있다. 제1 반전 칩 선택 신호(CSB1)를 전송하는 제1 반전 칩 선택 신호 라인(CSBL1)은 제어부(10)와 제1 랭크(R1) 사이에 연결되고, 제2 반전 칩 선택 신호(CSB2)를 전송하는 제2 반전 칩 선택 신호 라인(CSBL2)은 제어부(10)와 제2 랭크(R2) 사이에 연결될 수 있다. 클럭 신호 라인(CLKL), 명령/어드레스 신호 라인들(CAL), 데이터 라인들(DL), 및 데이터 스트로우브 신호 라인(DQSL)은 제어부(10), 제1 랭크(R1), 및 제2 랭크(R2)에 의해서 공유되는 라인들일 수 있다.
도 1에서, 제1 랭크(R1)와 제2 랭크(R2)가 서로 다른 메모리 모듈들(12-1, 12-2)에 장착되는 예를 도시하였으나, 제1 랭크(R1)와 제2 랭크(R2)는 동일한 메모리 모듈에 장착될 수도 있다. 제어부(10)는 중앙 처리 장치(CPU: Central Processing Unit) 내에 포함되는 메모리 제어부 또는 중앙 처리 장치(CPU) 외부에 있는 메모리 제어부일 수 있다. 클럭 신호(CLK)와 데이터 스트로우브 신호(DQS) 각각은 반전 클럭 신호(미도시)와 반전 데이터 스트로우브 신호(미도시)와 함께 전송되는 차동 신호 쌍일 수 있다. 제1 반도체 메모리 장치들(M11 ~ M1n) 각각, 및 제2 반도체 메모리 장치들(M21 ~ M2n) 각각이 8비트의 데이터를 입출력하는 경우, 데이터 라인들(DL)의 총 갯수는 8n개로 구성될 수 있다.
도 2는 본 개시에 따른 실시예의 메모리 시스템(100)의 반도체 메모리 장치들(M11 ~ M1n, M21 ~ M2n) 각각의 구성을 나타내는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치들(M11 ~ M1n, M21 ~ M2n) 각각은 내부 클럭 신호 발생부(20), 명령어 디코더(22), 모드 설정 레지스터(24), 어드레스 레지스터(26), 로우 어드레스 발생부(28), 컬럼 어드레스 발생부(30), 레이턴시 제어부(32), 로우 어드레스 디코더(34), 컬럼 어드레스 디코더(36), 메모리 셀 어레이(MCA), 데이터 리드부(38), 및 데이터 라이트부(40)를 구비할 수 있다.
도 2에 도시된 블록들 각각의 기능을 설명하면 다음과 같다.
내부 클럭 신호 발생부(20)는 지연 동기 루프(Delayed Lock loop)(미도시)를 포함할 수 있으며, 클럭 신호(CLK)를 수신하여 클럭 신호(CLK)에 동기된 내부 클럭 신호(ICLK0), 및 클럭 신호(CLK)로부터 90도, 180도, 및 270도 지연 동기된 내부 클럭 신호(ICLK90, ICLK180, ICLK270)를 발생할 수 있다.
명령어 디코더(22)는 명령 신호(CMD)를 수신하고 디코딩하여 액티브 명령(ACT), 노말 리드 명령(RD), 쉬프트 리드 명령(SRD), 노말 라이트 명령(WR), 및 모드 설정 명령(MRS)를 발생할 수 있다. 명령어 디코더(22)는 노말 리드 명령(RD)와 함께 입력되는 쉬프트 모드 신호(A)가 제1 상태(예를 들면, “하이” 레벨 또는 “로우” 레벨)이면 쉬프트 리드 명령(SRD)을 발생할 수 있다. 쉬프트 모드 신호(A)는 반도체 메모리 장치의 컬럼 어드레스 신호를 입력하기 위하여 사용되지 않는 단자를 통하여 입력될 수 있다.
모드 설정 레지스터(24)는 모드 설정 명령(MRS)에 응답하여 어드레스 레지스터(26)로부터 출력되는 내부 어드레스 신호(add)(이 경우, 내부 어드레스 신호(add)는 모드 설정 코드일 수 있다)를 이용하여 리드 레이턴시(WL), 라이트 레이턴시(WL), 및 버스트 길이(BL)의 값들을 설정할 수 있다.
어드레스 레지스터(26)는 어드레스 신호(ADD)를 수신하여 저장하고 내부 어드레스 신호(add)를 발생할 수 있다.
로우 어드레스 발생부(28)는 액티브 명령(ACT)에 응답하여 내부 어드레스 신호(add)를 수신하고 내부 클럭 신호(ICLK0)에 응답하여 로우 어드레스(RA)를 발생할 수 있다.
컬럼 어드레스 발생부(30)는 노말 리드 명령(RD), 쉬프트 리드 명령(SRD), 또는 노말 라이트 명령(WR)에 응답하여 내부 어드레스 신호(add)를 수신하고 내부 클럭 신호(ICLK0)에 응답하여 버스트 길이(BL)의 값에 해당하는 갯수 만큼 내부 어드레스 신호(add)를 순차적으로 카운팅하여 컬럼 어드레스(CA)를 발생할 수 있다.
레이턴시 제어부(32)는 노말 리드 명령(RD)이 발생되면, 내부 클럭 신호(ICLK0)에 응답하여 리드 레이턴시(RL)의 값에 해당하는 클럭 사이클 만큼 지연되어 활성화되고, 버스트 길이(BL)의 값에 해당하는 클럭 사이클 만큼 지연된 후에 비활성화되는 노말 리드 제어신호(RDC)를 발생할 수 있다. 클럭 사이클은 클럭 신호(CLK)에 기초하여 결정될 수 있다. 레이턴시 제어부(34)는 쉬프트 리드 명령(SRD)이 발생되면, 내부 클럭 신호(ICLK270)에 응답하여 리드 레이턴시(RL)의 값에 해당하는 클럭 사이클에서 제1 소정 지연 시간((하나의 비트의 데이터의 출력 시간)/2, 즉, 1/(1 클럭 사이클 내에 전송되는 데이터의 갯수×2)에 해당하는 클럭 사이클)을 뺀 시간 만큼 지연되어 활성화되고, 버스트 길이(BL)의 값에 해당하는 클럭 사이클 만큼 지연된 후에 비활성화되는 쉬프트 리드 제어신호(SRDC)를 발생할 수 있다. 레이턴시 제어부(32)는 노말 라이트 명령(WR)이 입력되면, 내부 클럭 신호(ICLK270)에 응답하여 라이트 레이턴시(WL)의 값에 해당하는 클럭 사이클에서 제1 소정 지연 시간을 뺀 시간 만큼 지연되어 활성화되고, 버스트 길이(BL)의 값에 해당하는 클럭 사이클 만큼 지연된 후에 비활성화되는 노말 라이트 제어신호(WRC)를 발생할 수 있다.
로우 어드레스 디코더(34)는 로우 어드레스(RA)를 디코딩하여 워드 라인 선택신호(wl)를 발생할 수 있다.
컬럼 어드레스 디코더(36)는 컬럼 어드레스(CA)를 디코딩하여 비트 라인들을 선택하기 위한 컬럼 선택신호(csl)를 발생할 수 있다.
메모리 셀 어레이(MCA)는 복수개의 메모리 셀들(미도시)을 포함하고, 노말 리드 명령(RD) 또는 쉬프트 리드 명령(SRD)이 발생되면, 워드 라인 선택신호(wl)와 컬럼 선택신호(csl)에 의해서 선택되는 메모리 셀들로부터 데이터를 리드하고, 노말 라이트 명령(WR)이 발생되면 선택되는 메모리 셀들로 데이터를 라이트할 수 있다. 메모리 셀 어레이(MCA)의 복수개의 메모리 셀들(미도시)은 외부로부터 입력되는 어드레스 신호(ADD)에 의해서 선택될 수 있다.
데이터 리드부(38)는 선택된 메모리 셀들로부터 리드되는 데이터를 입력하여 노말 리드 제어신호(RDC)의 활성화 기간 동안 내부 클럭 신호(ICLK0)에 응답하여 발생되는 데이터 스트로우브 신호(DQS)의 엣지에 정렬되게 순차적으로 출력하거나, 쉬프트 리드 제어신호(SRDC)의 활성화 기간 동안 내부 클럭 신호(ICLK0)에 동기되어 발생되는 데이터 스트로우브 신호(DQS)의 센터에 정렬되게 순차적으로 출력할 수 있다.
데이터 라이트부(40)는 노말 라이트 제어신호(WRC)의 활성화 기간 동안 데이터 스트로우브 신호(DQS)의 센터에 정렬되어 외부로부터 입력되는 데이터(DQ)를 순차적으로 입력하고 내부 클럭 신호(ICLK0)에 응답하여 데이터(DQ)를 선택된 메모리 셀들로 출력할 수 있다.
도 2에 도시된 반도체 메모리 장치는 실시예의 구성일 뿐이며, 도 1에 도시된 메모리 시스템(100)의 제1 메모리 모듈(12-1)의 제1 반도체 메모리 장치들(M11 ~ M1n) 각각 및 제2 메모리 모듈(12-2)의 제2 반도체 메모리 장치들(M21 ~ M2n) 각각은 노말 리드 명령(RD)이 입력되면, 노말 리드 동작을 수행하고, 쉬프트 리드 명령(SRD)이 입력되면, 쉬프트 리드 동작을 수행하여 노말 리드 동작 시 보다 제1 소정 지연 시간 만큼 앞선 시점부터 데이터를 출력하고, 노말 라이트 명령(WR)이 입력되면, 노말 라이트 동작을 수행하도록 다양하게 구성될 수 있다.
도 3은 본 개시에 따른 실시예의 메모리 시스템(100)의 데이터 이동 동작을 설명하기 위한 동작 타이밍도로서, 도 1에 도시된 제1 및 제2 반도체 메모리 장치들(M11 ~ M1n, M21 ~ M2n) 각각이 도 2를 참조하여 설명된 반도체 메모리 장치의 기능을 수행하는 경우의 동작을 설명하기 위한 것이다.
도 3에 도시된 동작 타이밍도는 도 1에 도시된 메모리 시스템(100)의 제어부(10)가 제1 랭크(R1)에 포함되는 제1 반도체 메모리 장치들(M11 ~ M1n) 각각의 제1 로우 어드레스(RA1)와 제1 컬럼 어드레스(CA1)에 의해서 선택된 제1 메모리 셀들에 저장된 데이터를 제2 랭크(R2)에 포함되는 제2 반도체 메모리 장치들(M21 ~ M2n) 각각의 제2 로우 어드레스(RA2)와 제2 컬럼 어드레스(CA2)에 의해서 선택되는 제2 메모리 셀들로 이동하는 데이터 이동 동작을 수행하는 경우의 동작을 가정하여 나타낸 것이다. 또한, 도 2에 도시된 제1 반도체 메모리 장치들(M11 ~ M1n) 각각과 제2 반도체 메모리 장치들(M21 ~ M2n) 각각이 더블 데이터 레이트(DDR: Double Data Rate) 동기형 동적 랜덤 억세스 메모리(SDRAM: Synchronous Dynamic Random Access Memory) 장치이고, DDR SDRAM의 리드 레이턴시(RL), 라이트 레이턴시(WL), 및 버스트 길이(BL) 각각의 값이 7, 5, 및 8로 설정된 경우의 동작을 가정하여 나타낸 것이다.
제어부(10)는 클럭 신호(CLK)에 응답하여 제1 반전 칩 선택신호(CSB1)를 제1 랭크(R1)로 전송할 수 있다. 제1 랭크(R1)에 포함된 제1 반도체 메모리 장치들(M11 ~ M1n)은 제1 반전 칩 선택신호(CSB1)에 응답하여 선택될 수 있다. 제어부(10)는 클럭 신호(CLK)에 응답하여 제2 반전 칩 선택신호(CSB2)를 제2 랭크(R2)로 전송할 수 있다. 제2 랭크(R2)에 포함된 제2 반도체 메모리 장치들(M21 ~ M2n)은 제2 반전 칩 선택신호(CSB2)에 응답하여 선택될 수 있다.
제어부(10)는 제1 반전 칩 선택신호(CSB1)를 인가하고 제2 소정 지연 시간(tCAL: 반전 칩 선택 신호와 대응하는 액티브 명령 사이의 지연 시간) 후에 클럭 신호(CLK)에 응답하여 제1 랭크(R1)에 포함된 제1 반도체 메모리 장치들(M11 ~ M1n)로 제1 액티브 명령(ACT1)과 함께 제1 로우 어드레스(RA1)를 전송할 수 있다. 제어부(10)는 제2 칩 선택신호(CS2)를 인가하고 제2 소정 지연 시간(tCAL) 지연 후에 제2 랭크(R2)에 포함된 제2 반도체 메모리 장치들(M21 ~ M2n)로 클럭 신호(CLK)에 응답하여 제2 액티브 명령(ACT2)과 함께 제2 로우 어드레스(RA2)를 전송할 수 있다.
제어부(10)는 제1 액티브 명령(ACT1)을 인가하고 제3 소정 지연 시간(tRCD: 액티브 명령과 대응하는 리드 명령(노말 리드 명령 또는 쉬프트 리드 명령) 또는 라이트 명령(노말 라이트 명령 또는 쉬프트 라이트 명령) 사이의 지연 시간) 후에 클럭 신호(CLK)에 응답하여 제1 랭크(R1)에 포함되는 제1 반도체 메모리 장치들(M11 ~ M1n)로 노말 리드 명령(RD)과 함께 제1 컬럼 어드레스(CA1) 및 제1 상태의 쉬프트 모드 신호(A)를 전송할 수 있다. 제어부(10)는 쉬프트 리드 명령으로, 노말 리드 명령(RD)과 제1 상태의 쉬프트 모드 신호(A)를 함께 인가하고, 제1 랭크(R1)에 포함된 제1 반도체 메모리 장치들(M11 ~ M1n) 각각은 노말 리드 명령(RD)과 함께 입력되는 쉬프트 모드 신호(A)가 제1 상태이면 쉬프트 리드 명령(SRD)을 발생할 수 있다. 제어부(10)는 제2 액티브 명령(ACT2)을 인가하고, 제3 소정 지연 시간 후에 제2 랭크(R2)에 포함된 제2 반도체 메모리 장치들(M21 ~ M2n)로 클럭 신호(CLK)에 응답하여 노말 라이트 명령(WR)과 함께 제2 컬럼 어드레스 신호(CA2)를 전송할 수 있다. 노말 리드 명령(RD)과 제1 상태의 쉬프트 모드 신호(A)를 인가한 후 노말 라이트 명령(WR)을 인가하기까지의 제4 소정 지연 시간(tSRW)은 리드 레이턴시(RL)의 값에서 라이트 레이턴시(WL)의 값을 뺀 값에 해당하는 시간으로 설정될 수 있으며, 제5 소정 지연 시간(tCCD: 컬럼 어드레스 신호들 사이의 입력 지연 시간) 보다 작은 시간일 수 있다.
제1 랭크(R1)에 포함되는 제1 반도체 메모리 장치들(M11 ~ M1n) 각각은 노말 리드 명령(RD) 및 제1 상태의 쉬프트 모드 신호(A)가 입력되면, 내부 클럭 신호(ICLK270)에 응답하여 리드 레이턴시(RL)의 값에 해당하는 7 클럭 사이클에서 제1 소정 지연 시간(T: 1/4 클럭 사이클)을 뺀 시간 만큼 지연되어 활성화되고, 버스트 길이(BL)의 값인 8에 해당하는 4 클럭 사이클 후에 비활성화되는 쉬프트 리드 제어신호(SRDC)의 활성화 기간 동안 내부 클럭 신호(ICLK0)에 응답하여 발생되는 데이터 스트로우브 신호(DQS)의 센터에 정렬되게 데이터(DQ1 ~ DQ8)를 순차적으로 출력할 수 있다. 즉, 도 3에 도시된 데이터(SRD DATA)가 데이터(DATA)로서 출력될 수 있다. 반면에, 제1 랭크(R1)에 포함되는 제1 반도체 메모리 장치들(M11 ~ M1n) 각각은 노말 리드 명령(RD)이 입력되면, 내부 클럭 신호(ICLK0)에 응답하여 리드 레이턴시(RL)이 값에 해당하는 7 클럭 사이클 만큼 지연되어 활성화되고, 버스트 길이(BL)의 값인 8에 해당하는 4 클럭 사이클 후에 비활성화되는 노말 리드 제어신호(RDC)의 활성화 기간 동안 내부 클럭 신호(ICLK0)에 응답하여 발생되는 데이터 스트로우브 신호(DQS)의 엣지에 정렬되게 데이터(DQ1 ~ DQ8)를 순차적으로 출력할 수 있다. 즉, 도 3의 점선으로 도시된 데이터(RD DATA)가 출력될 수 있다. 따라서, 쉬프트 리드 동작 시에 데이터(SRD DATA)는 노말 리드 동작 시에 데이터(RD DATA)보다 제1 소정 지연 시간(T) 만큼 앞당겨 출력될 수 있다.
제2 랭크(R2)에 포함되는 제2 반도체 메모리 장치들(M21 ~ M2n) 각각은 노말 라이트 명령(WR)이 입력되면, 내부 클럭 신호(ICLK270)에 응답하여 라이트 레이턴시(WL)의 값에 해당하는 5 클럭 사이클에서 제1 소정 지연 시간(T)을 뺀 시간 만큼 지연되어 활성화되고, 버스트 길이(BL)의 값에 해당하는 4 클럭 사이클 후에 비활성화되는 노말 라이트 제어신호(WRC)의 활성화 기간 동안 제1 반도체 메모리 장치들(M11 ~ M1n) 각각으로부터 전송되는 데이터 스트로우브 신호(DQS)의 센터에 정렬되어 순차적으로 입력되는 데이터(DQ1 ~ DQ8)를 입력할 수 있다. 즉, 도 3의 점선으로 도시된 데이터(WR DATA)를 입력할 수 있다. 따라서, 도 3에 도시된 데이터(DATA)가 데이터(WR DATA)로서 입력될 수 있다.
도 4는 본 개시에 따른 실시예의 메모리 시스템(100)의 반도체 메모리 장치(M11 ~ M1n, M21 ~ M2n) 각각의 구성을 나타내는 블록도이다.
도 4에 도시된 반도체 메모리 장치의 명령어 디코더(22'), 레이턴시 제어부(32'), 컬럼 어드레스 발생부(30'), 데이터 리드부(40'), 및 데이터 라이트부(42') 이외의 구성은 도 2에 도시된 반도체 메모리 장치와 동일할 수 있다. 따라서, 여기에서는 상이한 블록들의 기능에 대해서만 설명하기로 한다.
명령어 디코더(22')는 도 2에 도시된 명령어 디코더(22)와 동일한 기능을 수행할 수 있으며, 추가적으로, 노말 라이트 명령(WR)과 함께 입력되는 쉬프트 모드 신호(A)가 제1 상태이면 쉬프트 라이트 명령(SWR)을 발생할 수 있다. 도 2를 참조하여 설명한 바와 같이, 쉬프트 모드 신호(A)는 반도체 메모리 장치의 컬럼 어드레스 신호를 입력하기 위하여 사용되지 않는 단자를 통하여 입력될 수 있다.
컬럼 어드레스 발생부(30')는 노말 리드 명령(RD), 쉬프트 리드 명령(SRD), 노말 라이트 명령(WR), 또는 쉬프트 라이트 명령(SWR)에 응답하여 내부 어드레스 신호(add)를 수신하고 내부 클럭 신호(ICLK0)에 응답하여 버스트 길이(BL)의 값에 해당하는 갯수 만큼 내부 어드레스 신호(add)를 순차적으로 카운팅하여 컬럼 어드레스(CA)를 발생할 수 있다.
일실시예로서, 레이턴시 제어부(32')는 노말 리드 명령(RD) 및 노말 라이트 명령(WR)이 발생되면, 도 2를 참조하여 설명된 레이턴시 제어부(32)와 마찬가지로 노말 리드 제어신호(RDC) 및 노말 라이트 제어신호(WRC)를 발생할 수 있다. 반면에, 레이턴시 제어부(32')는 도 2에 도시된 레이턴시 제어부(32)와 달리, 쉬프트 리드 명령(SRD)이 발생되면, 내부 클럭 신호(ICLK90)에 응답하여 리드 레이턴시(RL)의 값에 해당하는 클럭 사이클에서 제1 소정 지연 시간을 더한 시간 만큼 지연되어 활성화되고, 버스트 길이(BL)의 값에 해당하는 클럭 사이클 후에 비활성화되는 쉬프트 리드 제어신호(SRDC)를 발생할 수 있다. 추가적으로, 레이턴시 제어부(32')는 쉬프트 라이트 명령(SWR)이 발생되면, 내부 클럭 신호(ICLK90)에 응답하여 라이트 레이턴시(WL)의 값에 해당하는 클럭 사이클에서 제1 소정 지연 시간을 더한 시간(즉, 노말 라이트 명령(WR)이 입력될 때 보다 제 6 소정 지연 시간) 만큼 지연되어 활성화되고, 버스트 길이(BL)의 값에 해당하는 클럭 사이클 후에 비활성화되는 쉬프트 라이트 제어신호(SWRC)를 발생할 수 있다. 다른 실시예로서, 레이턴시 제어부(32')는 노말 리드 명령(RD) 및 노말 라이트 명령(WR)이 발생되면, 도 2를 참조하여 설명된 레이턴시 제어부(32)와 마찬가지로 노말 리드 제어신호(RDC) 및 노말 라이트 제어신호(WRC)를 발생할 수 있다. 반면에, 레이턴시 제어부(32')는 쉬프트 리드 명령(SRD)이 발생되면, 노말 리드 명령(RD)이 발생되는 경우와 마찬가지로, 내부 클럭 신호(ICLK0)에 응답하여 리드 레이턴시(RL)의 값에 해당하는 클럭 사이클 만큼 지연되어 활성화되고, 버스트 길이(BL)의 값에 해당하는 클럭 사이클 후에 비활성화되는 쉬프트 리드 제어신호(SRDC)를 발생할 수 있다. 추가적으로, 레이턴시 제어부(32')는 쉬프트 라이트 명령(SWR)이 발생되면, 내부 클럭 신호(ICLK0)에 응답하여 라이트 레이턴시(WL)의 값에 해당하는 클럭 사이클 만큼 지연되어 활성화되고, 버스트 길이(BL)의 값에 해당하는 클럭 사이클 후에 비활성화되는 쉬프트 라이트 제어신호(SWRC)를 발생할 수 있다. 노말 리드 제어신호(RDC), 쉬프트 리드 제어신호(SRDC), 노말 라이트 제어신호(WRC), 및 쉬프트 라이트 제어신호(SWRC)의 활성화 기간은 활성화 기간의 전, 후로 소정의 마아진을 가지고 발생될 수 있다.
데이터 리드부(38')는 선택된 메모리 셀들로부터 출력되는 데이터를 노말 리드 제어신호(RDC)의 활성화 기간 동안 내부 클럭 신호(ICLK0)에 응답하여 발생되는 데이터 스트로우브 신호(DQS)의 엣지에 정렬되게 순차적으로 출력하거나, 도 2를 참조하여 설명된 쉬프트 리드 제어신호(SRDC)의 활성화 기간과 다른 쉬프트 리드 제어신호(SRDC)의 활성화 기간 동안 내부 클럭 신호(ICLK180) 또는 내부 클럭 신호(ICLK90)에 응답하여 발생되는 데이터 스트로우브 신호(DQS)의 센터에 정렬되게 순차적으로 출력할 수 있다.
데이터 라이트부(40')는 노말 라이트 제어신호(WRC)의 활성화 기간 동안 데이터 스트로우브 신호(DQS)의 센터에 정렬되어 외부로부터 입력되는 데이터(DQ)를 순차적으로 입력하거나, 쉬프트 라이트 제어신호(SWRC)의 활성화 기간 동안 데이터 스트로우브 신호(DQS)의 센터에 정렬되게 외부로부터 입력되는 데이터(DQ)를 순차적으로 입력하고 내부 클럭 신호(ICLK0)에 응답하여 입력된 데이터를 선택된 메모리 셀들로 출력할 수 있다.
도 4에 나타내는 반도체 메모리 장치는 실시예의 구성일 뿐이며, 도 1에 도시된 메모리 시스템(100)의 제1 메모리 모듈(12-1)의 제1 반도체 메모리 장치들(M11 ~ M1n) 각각 및 제2 메모리 모듈(12-2)의 제2 반도체 메모리 장치들(M21 ~ M2n) 각각은 노말 리드 명령(RD)이 입력되면, 노말 리드 동작을 수행하고, 쉬프트 리드 명령(SRD)이 입력되면, 노말 리드 동작 시와 동일하거나 제1 소정 지연 시간 만큼 지연된 시점부터 데이터를 출력하되, 노말 리드 동작 시와 달리 데이터 스트로우브 신호(DQS)의 센터에 정렬되게 데이터를 출력하는 쉬프트 리드 동작을 수행하고, 노말 라이트 명령(WR)이 입력되면, 노말 라이트 동작을 수행하고, 쉬프트 라이트 명령(SWR)이 입력되면, 노말 라이트 동작 시 보다 제1 소정 지연 시간 또는 제6 소정 지연 시간 만큼 지연된 시점부터 데이터를 입력하는 쉬프트 라이트 동작을 수행하도록 다양하게 구성될 수 있다.
도 5a는 본 개시에 따른 실시예의 메모리 시스템(100)의 데이터 이동 동작을 설명하기 위한 동작 타이밍도로서, 도 1에 도시된 제1 및 제2 반도체 메모리 장치들(M11 ~ M1n, M21 ~ M2n) 각각이 도 4를 참조하여 설명된 반도체 메모리 장치의 기능을 수행하는 경우의 동작을 설명하기 위한 것이다.
도 5a에 도시된 동작 타이밍도는 도 3에 도시된 동작 타이밍도를 참조하여 설명한 것과 동일한 가정을 적용하여 나타낸 것이다.
도 5a에 도시된 동작 타이밍도에서, 제어부(10)가 노말 리드 명령(RD)과 함께 제1 컬럼 어드레스(CA1) 및 제1 상태의 쉬프트 모드 신호(A)를 인가하기 까지의 동작은 도 3과 동일하므로, 여기에서는 노말 리드 명령(RD)을 인가한 후의 동작에 대해서만 설명하기로 한다.
제어부(10)는 제2 액티브 명령(ACT2)을 인가하고, 제3 소정 지연 시간 후에 제2 랭크(R2)에 포함된 제2 반도체 메모리 장치들(M21 ~ M2n)로 클럭 신호(CLK)에 응답하여 노말 라이트 명령(WR)과 함께 제2 컬럼 어드레스 신호(CA2) 및 제1 상태의 쉬프트 모드 신호(A)를 전송할 수 있다. 제어부(10)는 쉬프트 라이트 명령으로, 노말 라이트 명령(WR)과 제1 상태의 쉬프트 모드 신호(A)를 함께 인가하고, 제2 랭크(R2)에 포함된 제2 반도체 메모리 장치들(M21 ~ M2n) 각각은 라이트 명령(WR)과 함께 입력되는 쉬프트 모드 신호(A)가 제1 상태이면 쉬프트 라이트 명령(SWR)으로 인식할 수 있다. 상술한 바와 같이, 쉬프트 리드 명령(SRD)과 쉬프트 라이트 명령(SWR) 사이의 제4 소정 지연 시간(tSRW)은 리드 레이턴시(RL)의 값에서 라이트 레이턴시(WL)의 값을 뺀 값에 해당하는 시간으로, 제5 소정 지연 시간(tCCD) 보다 작은 시간일 수 있다.
제1 랭크(R1)에 포함되는 제1 반도체 메모리 장치들(M11 ~ M1n) 각각은 노말 리드 명령(RD)과 제1 상태의 쉬프트 모드 신호(A)가 입력되면, 내부 클럭 신호(ICLK90)에 응답하여 리드 레이턴시(RL)의 값에 해당하는 7 클럭 사이클에서 제1 소정 지연 시간(T)을 더한 시간 만큼 지연되어 활성화되고, 버스트 길이(BL)의 값인 8에 해당하는 4 클럭 사이클 후에 비활성화되는 쉬프트 리드 제어신호(SRDC)의 활성화 기간 동안 내부 클럭 신호(ICLK180)에 응답하여 발생되는 데이터 스트로우브 신호(DQS)의 센터에 정렬되게 데이터(DQ1 ~ DQ8)를 순차적으로 출력할 수 있다. 즉, 도 5a에 도시된 데이터(SRD DATA)가 데이터(DATA)로서 출력될 수 있다. 반면에, 제1 랭크(R1)에 포함되는 제1 반도체 메모리 장치들(M11 ~ M1n) 각각은 노말 리드 명령(RD)이 입력되면, 도 3을 참조하여 설명된 것과 동일한 동작을 수행하여 데이터(DQ1 ~ DQ8)를 출력할 수 있다. 즉, 도 5a에 점선으로 도시된 데이터(RD DATA)가 출력될 수 있다. 따라서, 쉬프트 리드 동작시에 데이터(SRD DATA)는 노말 리드 동작시에 데이터(RD DATA)보다 제1 소정 지연 시간(T) 만큼 지연되어 출력될 수 있다.
제2 랭크(R2)에 포함되는 제2 반도체 메모리 장치들(M21 ~ M2n) 각각은 노말 라이트 명령(WR)과 제1 상태의 쉬프트 모드 신호(A)가 입력되면, 내부 클럭 신호(ICLK90)에 응답하여 라이트 레이턴시(WL)의 값에 해당하는 5 클럭 사이클에서 제1 소정 지연 시간(T)을 더한 시간 만큼 지연되어 활성화되고, 버스트 길이(BL)의 값인 8에 해당하는 4 클럭 사이클 후에 비활성화되는 쉬프트 라이트 제어신호(SWRC)의 활성화 기간 동안 제1 반도체 메모리 장치들(M11 ~ M1n) 각각으로부터 데이터 스트로우브 신호(DQS)의 센터에 정렬하여 순차적으로 입력되는 데이터(DQ1 ~ DQ8)를 입력할 수 있다. 즉, 도 5a에 도시된 데이터(DATA)가 데이터(SWR DATA)로 입력될 수 있다. 반면에, 제2 랭크(R2)에 포함되는 제2 반도체 메모리 장치들(M21 ~ M2n) 각각은 노말 라이트 명령(WR)이 입력되면, 도 3을 참조하여 설명된 것과 동일한 동작을 수행하여 데이터(DQ1 ~ DQ8)를 입력할 수 있다. 즉, 도 5a의 점선으로 나타낸 데이터(WR DATA)가 입력될 수 있다. 따라서, 쉬프트 라이트 동작시에 데이터(SWR DATA)는 노말 라이트 동작시에 데이터(WR DATA)보다 제6 소정 지연 시간(D) 만큼 지연되어 입력될 수 있다.
도 5b는 본 개시에 따른 실시예의 메모리 시스템(100)의 데이터 이동 동작을 설명하기 위한 동작 타이밍도로서, 도 1에 도시된 제1 및 제2 반도체 메모리 장치들(M11 ~ M1n, M21 ~ M2n) 각각이 도 4의 반도체 메모리 장치의 기능을 수행하는 경우의 동작을 설명하기 위한 것이다.
도 5b에 도시된 동작 타이밍도는 도 3에 도시된 동작 타이밍도를 참조하여 설명한 것과 동일한 가정을 적용하여 나타낸 것이다.
도 5b에 도시된 동작 타이밍도에서, 제어부(10)가 노말 라이트 명령(WR)과 함께 제2 컬럼 어드레스(CA2) 및 제1 상태의 쉬프트 모드 신호(A)를 인가하기 까지의 동작은 도 5a와 동일하므로, 이에 대한 설명은 생략하기로 한다.
제1 랭크(R1)에 포함되는 제1 반도체 메모리 장치들(M11 ~ M1n) 각각은 노말 리드 명령(RD)과 제1 상태의 쉬프트 모드 신호(A)가 입력되면, 내부 클럭 신호(ICLK0)에 응답하여 리드 레이턴시(RL)의 값에 해당하는 7 클럭 사이클 만큼 지연되어 활성화되고, 버스트 길이(BL)의 값인 8에 해당하는 4 클럭 사이클 후에 비활성화되는 쉬프트 리드 제어신호(SRDC)의 활성화 기간 동안 내부 클럭 신호(ICLK90)에 응답하여 발생되는 데이터 스트로우브 신호(DQS)의 센터에 정렬되게 데이터(DQ1 ~ DQ8)를 순차적으로 출력할 수 있다. 즉, 도 5b에 도시된 데이터(SRD DATA)가 데이터(DATA)로서 출력될 수 있다. 반면에, 제1 랭크(R1)에 포함되는 제1 반도체 메모리 장치들(M11 ~ M1n) 각각은 노말 리드 명령(RD)이 입력되면, 도 3을 참조하여 설명된 것과 동일한 동작을 수행하여 데이터(DQ1 ~ DQ8)를 출력할 수 있다. 즉, 도 5b에 점선으로 도시된 데이터(RD DATA)가 출력될 수 있다. 따라서, 쉬프트 리드 동작시에 데이터(SRD DATA)는 노말 리드 동작시에 데이터(RD DATA)와 동일하게 출력되되, 노말 리드 동작 시에 데이터(RD DATA)가 데이터 스트로우브 신호(DQS)의 엣지에 정렬되어 출력되는 것과 달리, 데이터 스트로우브 신호(DQS)의 센터에 정렬되어 출력될 수 있다.
제2 랭크(R2)에 포함되는 제2 반도체 메모리 장치들(M21 ~ M2n) 각각은 노말 라이트 명령(WR)과 제1 상태의 쉬프트 모드 신호(A)가 입력되면, 내부 클럭 신호(ICLK0)에 응답하여 라이트 레이턴시(WL)의 값에 해당하는 5 클럭 사이클 만큼 지연되어 활성화되고, 버스트 길이(BL)의 값인 8에 해당하는 4 클럭 사이클 후에 비활성화되는 쉬프트 라이트 제어신호(SWRC)의 활성화 기간 동안 제1 반도체 메모리 장치들(M11 ~ M1n) 각각으로부터 데이터 스트로우브 신호(DQS)의 센터에 정렬되게 순차적으로 입력되는 데이터(DQ1 ~ DQ8)를 입력할 수 있다. 즉, 도 5b에 도시된 데이터(DATA)가 데이터(SWR DATA)로 입력될 수 있다. 반면에, 제2 랭크(R2)에 포함되는 제2 반도체 메모리 장치들(M21 ~ M2n) 각각은 노말 라이트 명령(WR)이 입력되면, 도 3을 참조하여 설명된 것과 동일한 동작을 수행하여 데이터(DQ1 ~ DQ8)를 입력할 수 있다. 즉, 도 5b의 점선으로 나타낸 데이터(WR DATA)가 입력될 수 있다. 따라서, 쉬프트 라이트 동작시에 데이터(SWR DATA)는 노말 라이트 동작시에 데이터(WR DATA)보다 제1 소정 지연 시간(T) 만큼 지연되어 입력될 수 있다.
도시하지는 않았지만, 도 2 및 4를 참조하여 설명된 반도체 메모리 장치의 외부 단자들(볼들 또는 핀들)은 국제 반도체 표준 협의 기구(JEDEC: Joint Electron Device Engineering Council)에 의해서 표준화된 DDR SDRAM 장치의 외부 단자들을 포함할 수 있다.
상술한 도 2 및 4를 참조하여 설명한 본 개시에 따른 실시예들의 반도체 메모리 장치는 반전 액티브 신호(ACTB) 단자, 반전 칩 선택신호(CSB) 단자, 반전 로우 어드레스 스트로우브 신호/어드레스 신호(RASB/A16) 단자, 반전 컬럼 어드레스 스트로우브 신호/어드레스 신호(CASB/A15) 단자, 및 반전 라이트 인에이블 신호/어드레스 신호(WEB/A14) 단자를 통하여 명령 신호가 입력될 수 있다. 반전 로우 어드레스 스트로우브 신호/어드레스 신호(RASB/A16) 단자, 반전 컬럼 어드레스 스트로우브 신호/어드레스 신호(CASB/A15) 단자, 및 반전 라이트 인에이블 신호/어드레스 신호(WEB/A14) 단자, 어드레스 신호/쉬프트 모드 신호(A17/A) 단자, 어드레스 신호들(A13, A11, A0 ~ A9), 어드레스 신호/버스트 찹 모드 신호(BCB) 단자, 및 어드레스 신호/오토 프리차지 신호(A10/AP) 단자를 통하여 로우 어드레스 신호가 입력될 수 있다. 어드레스 신호/쉬프트 모드 신호(A17/A) 단자, 어드레스 신호들(A13, A11, A0 ~ A9), 어드레스 신호/버스트 찹 모드 신호(BCB) 단자, 및 어드레스 신호/오토 프리차지 신호(A10/AP) 단자를 통하여 모드 설정 코드가 입력될 수 있다. 오토 프리차지 모드 신호(AP)는 어드레스 신호/오토 프리차지 모드(A12/AP) 단자를 통하여 입력되고, 버스트 찹 모드 신호(BCB)는 어드레스 신호/버스트 찹 모드 신호(A10/BCB) 단자를 통하여 입력될 수 있다. 쉬프트 모드 신호(A)는 어드레스 신호/쉬프트 모드 신호(A17/A) 단자를 통하여 입력될 수 있다. 쉬프트 모드 신호(A)는 아래의 표 1에 나타낸 것과 달리, 어드레스 신호(A13) 단자를 통하여 입력될 수도 있다. 즉, 쉬프트 모드 신호(A)는 모드 설정 코드 또는 로우 어드레스 신호를 입력하기 위하여 사용되나, 컬럼 어드레스 신호를 입력하기 위하여 사용되지 않는 어드레스 신호 단자들 중 하나를 통하여 입력될 수 있다.
명령 CSB ACTB RASB/
A16		 CASB/
A15		 WEB/
A14		 A17/A A13 A12/BCB A11 A10/AP A0 ~ A9
ACT L L RA RA
RD L H H L H L V BCB CA AP CA
SRD L H H L H H V BCB CA AP CA
WR L H H L L L V BCB CA AP CA
SWR L H H L L H V BCB CA AP CA
MRS L H L L L 모드 설정 코드
상기 표 1에서, H는 “하이” 레벨(제1 상태)을, L은 “로우” 레벨(제2 상태)을, V는 “하이” 레벨 또는 “로우” 레벨(그러나, 정의된 논리 레벨)을 나타내고, RA는 로우 어드레스 신호, CA는 컬럼 어드레스 신호를 나타낼 수 있다.
상기 표 1 및 도 2 또는 4에 도시된 반도체 메모리 장치를 참조하면, 명령어 디코더(22)는 외부로부터 입력되는 반전 칩 선택신호(CSB) 및 반전 액티브 신호(ACTB)가 모두 “로우” 레벨이면, 액티브 명령(ACT)를 발생할 수 있다. 명령어 디코더(22)는 반전 칩 선택신호(CSB), 반전 액티브 신호(ACTB), 반전 로우 어드레스 스트로우브 신호(RASB), 반전 컬럼 어드레스 스트로우브 신호(CASB), 반전 라이트 인에이블 신호(WEB), 및 쉬프트 모드 신호(A) 각각이 “로우” 레벨, “하이” 레벨, “하이” 레벨, “로우” 레벨, “하이” 레벨, 및 “로우” 레벨이면, 노말 리드 명령(RD)을 발생하고, “로우” 레벨, “하이” 레벨, “하이” 레벨, “로우” 레벨, “로우” 레벨이면, 및 “로우” 레벨이면, 노말 라이트 명령(WR)을 발생할 수 있다. 명령어 디코더(22)는 반전 칩 선택신호(CSB), 반전 액티브 신호(ACTB), 반전 로우 어드레스 스트로우브 신호(RASB), 반전 컬럼 어드레스 스트로우브 신호(CASB), 반전 라이트 인에이블 신호(WEB), 및 쉬프트 모드 신호(A) 각각이 “로우” 레벨, “하이” 레벨, “하이” 레벨, “로우” 레벨, “하이” 레벨, 및 “하이” 레벨이면, 쉬프트 리드 명령(SRD)를 발생할 수 있다. 명령어 디코더(22)는 반전 칩 선택신호(CSB), 반전 액티브 신호(ACTB), 반전 로우 어드레스 스트로우브 신호(RASB), 반전 컬럼 어드레스 스트로우브 신호(CASB), 및 반전 라이트 인에이블 신호(WEB),모두 “로우” 레벨이면, 모드 설정 명령(MRS)를 발생할 수 있다.
상기 표 1 및 도 4에 도시된 반도체 메모리 장치를 참조하면, 명령어 디코더(22')는 외부로부터 입력되는 반전 칩 선택신호(CSB), 반전 액티브 신호(ACTB), 반전 로우 어드레스 스트로우브 신호(RASB), 반전 컬럼 어드레스 스트로우브 신호(CASB), 반전 라이트 인에이블 신호(WEB), 및 쉬프트 모드 신호(A) 각각이 “로우” 레벨, “하이” 레벨, “하이” 레벨, “로우” 레벨, “로우” 레벨, 및 “하이” 레벨이면, 쉬프트 라이트 명령(SWR)을 추가적으로 발생할 수 있다.
상기 표 1 및 도 2 또는 4에 도시된 반도체 메모리 장치를 참조하면, 어드레스 레지스터(26) 및 로우 어드레스 발생부(28)는 액티브 명령(ACT)이 발생되면, 외부로부터 입력되는 어드레스 신호들(A16, A15, A14, 및 A0 ~ A12)를 입력하여 로우 어드레스 신호(RA)를 발생할 수 있다.
상기 표 1 및 도 2 또는 4에 도시된 반도체 메모리 장치를 참조하면, 어드레스 레지스터(26) 및 컬럼 어드레스 발생부(30)는 노말 리드 명령(RD), 쉬프트 리드 명령(SRD), 및 노말 라이트 명령(WR)이 발생되면, 외부로부터 입력되는 어드레스 신호들(A11, A0 ~ A9)을 입력하여 컬럼 어드레스 신호(CA)를 발생할 수 있다. 상기 표 1 및 도 4에 도시된 반도체 메모리 장치를 참조하면, 어드레스 레지스터(26) 및 컬럼 어드레스 발생부(30')은 쉬프트 라이트 명령(SWR)이 발생되면, 외부로부터 입력되는 어드레스 신호들(A11, A0 ~ A9)을 입력하여 컬럼 어드레스 신호(CA)를 추가적으로 발생할 수 있다.
상기 표 1 및 도 2 또는 4에 도시된 반도체 메모리 장치를 참조하면, 어드레스 레지스터(26) 및 모드 설정 레지스터(24)는 모드 설정 명령(MRS)이 발생되면, 어드레스 신호들(A13 또는 A17, A12 ~ A0)의 단자들을 통하여 입력되는 모드 설정 코드를 입력하여 모드 설정 값들(리드 레이턴시(RL), 라이트 레이턴시(WL), 및 버스트 길이(BL)의 값들)을 설정할 수 있다.
본 개시에 따른 실시예들의 반도체 메모리 장치는 노말 리드 명령(RD), 쉬프트 리드 명령(SRD), 노말 라이트 명령(WR), 및/또는 쉬프트 라이트 명령(SWR) 및 어드레스 신호들이 입력되면, 상술한 도 2 내지 5B를 참조하여 설명한 것과 같은 동작들을 수행할 수 있다.
도 6은 본 개시에 따른 실시예의 메모리 시스템을 나타내는 도면이다.
도 6에 도시된 메모리 시스템(200)은 도 1에 도시된 메모리 시스템(100)의 제2 메모리 모듈(12-2) 대신에 제2 메모리 모듈(12-2')을 포함하는 것을 제외하면 도 1에 도시된 메모리 시스템(100)과 동일한 구성을 가질 수 있다.
도 6을 참조하면, 제2 메모리 모듈(12-2')은 제2 반도체 메모리 장치들(M21' ~ M2n') 및 메모리 인터페이스부(14)를 포함하는 제2 랭크(R2')를 구비할 수 있다. 제어부(10), 제1 랭크(R1)에 포함되는 제1 반도체 메모리 장치들(M11 ~ M1n) 각각, 및 제2 랭크(R2')에 포함되는 메모리 인터페이스부(14)은 제1 프로토콜을 사용하여 데이터를 입출력할 수 있고, 제2 랭크(R2')에 포함되는 메모리 인터페이스부(14), 및 제2 반도체 메모리 장치들(M21' ~ M2n') 각각은 제1 프로토콜과 다른 제2 프로토콜을 사용하여 데이터를 입출력할 수 있다. 실시예로서, 제1 반도체 메모리 장치들(M11 ~ M1n)은 DDR SDRAM 장치들이고, 제2 반도체 메모리 장치들(M21' ~ M2n')은 낸드 플래쉬 메모리(NAND Flash Memory) 장치들, 자기 저항 랜덤 억세스 메모리(MRAM: Magnetoresistive Random Access Memory) 장치들, 또는 위상 변화 랜덤 억세스 메모리(PRAM: Phase-change Random Access Memory) 장치들과 같은 불휘발성 메모리(NVM: Non-Volatile Memory) 장치들일 수 있다.
제1 반도체 메모리 장치들(M11 ~ M1n) 각각이 DDR SDRAM 장치들이고, 제2 반도체 메모리 장치들(M21' ~ M2n') 각각이 NVM 장치들로 구성되는 경우에, 제1 반도체 메모리 장치들(M11 ~ M1n) 각각은 DDR SDRAM 프로토콜을 사용하여 데이터(DATA)를 입출력하고, 제2 반도체 메모리 장치들(M21' ~ M2n') 각각은 NVM 프로토콜을 사용하여 데이터를 입출력할 수 있다. 제어부(10)는 제1 반도체 메모리 장치들(M11 ~ M1n), 및 메모리 인터페이스부(14)와 DDR SDRAM 프로토콜을 사용하여 데이터(DATA)를 입출력할 수 있다. 메모리 인터페이스부(14)는 DDR SDRAM 프로토콜을 사용하여 명령/어드레스 라인들(COM/ADD) 및 데이터 라인들(DL)을 통하여 전송되는 명령/어드레스 신호 및 데이터를 NVM 프로토콜로 전환하여 제2 반도체 메모리 장치들(M21' ~ M2n') 각각으로 전송하고, NVN 프로토콜을 사용하여 제2 반도체 메모리 장치들(M21' ~ M2n') 각각으로부터 출력되는 데이터를 DDR SDRAM 프로토콜로 전환하여 데이터 라인들(DL)로 전송할 수 있다. 메모리 인터페이스부(14)는 노말 리드 명령(RD)가 입력되면, 노말 리드 동작을 수행하고, 쉬프트 리드 명령(SRD)이 입력되면, 노말 리드 동작 시와 동일하거나 노말 리드 동작 시 보다 제1 소정 지연 시간 만큼 앞서거나 지연된 시점부터 데이터를 출력하는 쉬프트 리드 동작을 수행할 수 있다. 메모리 인터페이스부(14)는 노말 라이트 명령(WR)이 입력되면, 노말 라이트 명령을 수행하고, 쉬프트 라이트 명령(SWR)이 입력되면, 노말 라이트 동작 시 보다 제1 소정 지연 시간 또는 제6 소정 지연 시간 만큼 지연된 시점부터 데이터를 입력하는 쉬프트 라이트 동작을 수행할 수 있다.
도 7은 도 6에 도시된 메모리 인터페이스부(14)의 실시예의 구성을 나타내는 블록도로서, 메모리 인터페이스부(14)는 도 2에 도시된 반도체 메모리 장치의 내부 클럭 신호 발생부(20), 명령어 디코더(22), 모드 설정 레지스터(24), 어드레스 레지스터(26), 로우 어드레스 발생부(28), 컬럼 어드레스 발생부(30), 레이턴시 제어부(32), 데이터 리드부(38), 데이터 라이트부(40)를 포함할 수 있다. 또한, 메모리 인터페이스부(14)는 프로토콜 전환부(14-1)를 추가적으로 포함할 수 있다.
도 7에서, 도 2에 도시된 블록들과 동일한 참조 번호를 가진 블록들은 도 2에 도시된 블록들과 동일한 기능을 수행할 수 있다.
메모리 인터페이스부(14)로 DDR SDRAM 프로토콜을 사용하는 명령/어드레스 신호(COM/ADD) 및 데이터(DATA)가 인가되고, NVM 프로토콜을 사용하는 명령/어드레스 신호(NVM COM/ADD) 및 NVM 데이터(DATA)를 출력하는 경우를 가정하여 프로토콜 전환부(14-1)의 기능을 설명하면 다음과 같다.
메모리 인터페이스부(14)는 노말 리드 명령(RD)이 입력되면, 리드 레이턴시(RL)의 값에 해당하는 클럭 사이클 만큼 지연된 시점부터 데이터를 출력하고, 쉬프트 리드 명령(SRD)이 입력되면, 리드 레이턴시(RL)의 값에 해당하는 클럭 사이클에서 제1 소정 지연 시간을 뺀 시간 만큼 지연된 시점부터 데이터를 출력하고, 노말 라이트 명령(WR)이 입력되면, 라이트 레이턴시(WL)의 값에 해당하는 클럭 사이클에서 제1 소정 지연 시간을 뺀 시간 만큼 지연된 시점부터 데이터를 입력할 수 있다. 프로토콜 전환부(14-1)은 내부 클럭 신호(ICLK), 액티브 명령(ACT), 노말 리드 명령(RD), 노말 라이트 명령(WR), 로우 어드레스 신호(RA), 및 컬럼 어드레스 신호(CA)를 입력하여 NVM 프로토콜을 사용하는 NVM 명령/어드레스 신호(NVM COM/ADD)로 전환하고, NVM 명령/어드레스 신호(NVM COM/ADD)에 응답하여 DDR 입력 데이터(DDR DIN)를 NVM 데이터(NVM DATA)로 전환하여 출력하거나, NVM 데이터(NVM DATA)를 DDR 출력 데이터(DDR DOUT)로 전환하여 출력할 수 있다. 따라서, 도 6에 도시된 메모리 시스템(200)은 도 7에 도시된 메모리 인터페이스부(14)를 구비하여 도 3의 동작 타이밍도를 참조하여 설명된 데이터 이동 동작을 수행할 수 있다.
실시예로서, 도시하지는 않았지만, 도 6에 도시된 메모리 인터페이스부(14)는 도 4에 도시된 반도체 메모리 장치의 내부 클럭 신호 발생부(20), 명령어 디코더(22'), 모드 설정 레지스터(24), 어드레스 레지스터(26), 로우 어드레스 발생부(28), 컬럼 어드레스 발생부(30'), 레이턴시 제어부(32'), 데이터 리드부(38'), 및 데이터 라이트부(40')를 포함할 수 있다. 또한, 메모리 인터페이스부(14)는 도 7에 도시된 프로토콜 전환부(14-1)를 추가적으로 포함할 수 있다. 따라서, 도 6에 도시된 메모리 시스템(200)은 도 5a 및 5b의 동작 타이밍도들을 참조하여 설명된 데이터 이동 동작을 수행할 수 있다.
도 8은 본 개시에 따른 실시예의 메모리 시스템(300)을 나타내는 도면이다.
도 8에 도시된 메모리 시스템(300)은 도 1에 도시된 메모리 시스템(100)의 제2 메모리 모듈(12-2) 대신에 제2 메모리 모듈(12-2”)을 포함하는 것을 제외하면 도 1에 도시된 메모리 시스템(100)과 동일한 구성을 가질 수 있다.
도 8을 참조하면, 제2 메모리 모듈(12-2”)은 도 1에 도시된 메모리 시스템(100)의 제2 랭크(R2)의 n/2개의 제2 반도체 메모리 장치들(M21 ~ M2(n/2))과 도 6에 도시된 메모리 시스템(200)의 제2 랭크(R2')의 n/2개의 제2 반도체 메모리 장치들(M21' ~ M2(n/2)), 및 메모리 인터페이스부(14')를 포함하는 제2 랭크(R2”)를 포함할 수 있다. 제1 랭크(R1)에 포함되는 제1 반도체 메모리 장치들(M11 ~ M1n)과 제2 랭크(R2”)에 포함되는 제2 반도체 메모리 장치들(M21 ~ M2(n/2))은 동일한 프로토콜을 사용하여 데이터를 입출력할 수 있다. 제1 랭크(R1)에 포함되는 제1 반도체 메모리 장치들(M11 ~ M1n)과 제2 랭크(R2”)에 포함되는 제2 반도체 메모리 장치들(M21' ~ M2(n/2)')은 서로 다른 프로토콜을 사용하여 데이터를 입출력할 수 있다. 실시예로서, 제1 반도체 메모리 장치들(M11 ~ M1n) 및 제2 반도체 메모리 장치들(M21 ~ M2(n/2))은 DDR SDRAM 장치들이고, 제2 반도체 메모리 장치들(M21' ~ M2(n/2)')은 낸드 플래쉬 메모리 장치들, MRAM장치들, 또는 PRAM장치들과 같은 NVM 장치들일 수 있다.
제1 반도체 메모리 장치들(M11 ~ M1n) 및 제2 반도체 메모리 장치들(M21 ~ M2(n/2)) 각각이 DDR SDRAM 장치들이고, 제2 반도체 메모리 장치들(M21' ~ M2(n/2)') 각각이 NVM 장치들로 구성되는 경우에, 제1 반도체 메모리 장치들(M11 ~ M1n) 각각, 제2 반도체 메모리 장치들(M21 ~ M2(n/2)) 각각, 및 메모리 인터페이스부(14')는 제어부(10)와 DDR SDRAM 프로토콜을 사용하여 데이터(DATA)를 입출력하고, 메모리 인터페이스부(14')와 제2 반도체 메모리 장치들(M21' ~ M2(n/2)') 각각은 NVM 프로토콜을 사용하여 데이터를 입출력할 수 있다. 메모리 인터페이스부(14')는 도 7을 참조하여 설명된 메모리 인터페이스부(14)와 동일한 동작을 수행할 수 있다. 따라서, 도 8에 도시된 메모리 시스템(300)은 도 3 또는 도 5a, b의 동작 타이밍도를 참조하여 설명된 데이터 이동 동작을 수행할 수 있다.
상술한 실시예들에서, 메모리 시스템(100, 200, 또는 300)의 제1 랭크(R1)에 포함되는 제1 반도체 메모리 장치들(M11 ~ M1n)에 저장된 데이터가 제2 랭크(R2, R2', 또는 R2”)에 포함된 제2 반도체 메모리 장치들(M21 ~ M2n, M21' ~ M2n', 또는 M21 ~ M2(n/2) 및 M21' ~ M2(n/2)')로 이동하는 데이터 이동 동작을 설명하였다. 그러나, 메모리 시스템(100, 200, 또는 300)의 제2 랭크(R2, R2', R2”)에 포함된 제2 반도체 메모리 장치들(M21 ~ M2n, M21' ~ M2n', 또는 M21 ~ M2(n/2) 및 M21' ~ M2(n/2)')에 저장된 데이터가 제1 랭크(R1)에 포함되는 제1 반도체 메모리 장치들(M11 ~ M1n)로 이동하는 데이터 이동 동작 또한 동일한 방법으로 수행될 수 있다.
도 9는 본 개시에 따른 실시예의 메모리 시스템을 포함하는 전자 시스템을 도시한 블록도이다.
도 9를 참조하면, 전자 시스템(400)은 바디(410)를 포함할 수 있다. 바디(410)는 인쇄 회로 기판 등을 갖는 시스템 보드 또는 마더 보드일 수 있다. 전자 시스템(400)은 중앙 처리 장치(CPU: Central Processing Unit:)(402), 제1 메모리 모듈(404), 제2 메모리 모듈(406)을 포함하는 메모리 시스템(420), 인터페이스부(430), 및 버스(440)를 포함할 수 있다. 중앙 처리 장치(402)는 내부에 메모리 제어부(401)를 포함할 수 있다.
중앙 처리 장치(402)는 전자 시스템(400)을 제어할 수 있다. 제1 메모리 모듈(404)은 중앙 처리 장치(402)의 캐쉬 메모리로 사용되고, 제2 메모리 모듈(406)은 중앙 처리 장치(402)의 메인 메모리로 사용될 수 있다. 중앙 처리 장치(402), 제1 메모리 모듈(404), 및 제2 메모리 모듈(406)은 도 1, 도 6, 또는 도 8에 도시된 구성을 가질 수 있다. 인터페이스부(430)는 버스(440)에 연결되어 중앙 처리 장치(402)의 제어 하에 데이터를 입출력하는 기능을 수행할 수 있다. 전자 시스템(400)은 모바일 기기 또는 컴퓨터일 수 있다.
제2 메모리 모듈(406)은 제1 메모리 모듈(404) 보다 저장 용량이 클 수 있다. 중앙 처리 장치(402)는 자주 요청되는 데이터 및 명령들을 저장하기 위한 내부 캐쉬 메모리(미도시)를 포함할 수 있다. 중앙 처리 장치(402)는 내부 캐쉬 메모리(미도시)의 저장 공간이 부족할 경우에 캐쉬 메모리로서 사용되는 제1 메모리 모듈(404)에 자주 요청되는 데이터 및 명령들을 저장할 수 있다. 중앙 처리 장치(402)는 자주 요청되는 데이터 및 명령들이 내부 캐쉬 메모리(미도시)에서 발견되지 않을 경우 제1 메모리 모듈(404)에서 찾을 수 있고, 제1 메모리 모듈(404)에서도 발견되지 않을 경우에 메인 메모리로서 사용되는 제2 메모리 모듈(406)에서 찾을 수 있다. 중앙 처리 장치(402)는 자주 요청되는 데이터 및 명령들이 제2 메모리 모듈(406)에서 발견되면, 제2 메모리 모듈(406)에 저장된 데이터 및 명령들을 내부 캐쉬 메모리 또는 제1 메모리 모듈(404)에 저장할 수 있다. 만일 내부 캐쉬 메모리의 저장 공간이 부족할 경우, 중앙 처리 장치(402)는 제2 메모리 모듈(406)에 저장된 데이터 및 명령들을 제1 메모리 모듈(404)로 이동하는 도 3, 도 5a, 또는 도 5b의 동작 타이밍도를 이용하여 설명된 데이터 이동 동작을 수행할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
10: 제어부 12-1, 404: 제1 메모리 모듈
12-2, 12-2', 12-2”, 406: 제2 메모리 모듈
M11 ~ M1n: 제1 반도체 메모리 장치
M21 ~ M2n, M21' ~ M2n': 제2 반도체 메모리 장치
R1: 제1 랭크 R2, R2', R2”: 제2 랭크
14, 14': 메모리 인터페이스부 14-1: 프로토콜 전환부
20: 내부 클럭 신호 발생부 22, 22': 명령어 디코더
24: 모드 설정 레지스터 26: 어드레스 레지스터
28: 로우 어드레스 발생부 30, 30': 컬럼 어드레스 발생부
32, 32': 레이턴시 제어부 34: 로우 어드레스 디코더
36: 컬럼 어드레스 디코더 MCA: 메모리 셀 어레이
38, 38': 데이터 리드부 40, 40': 데이터 라이트부
400: 전자 시스템 410: 바디
401: 메모리 제어부 402: 중앙 처리 장치
404: 제1 메모리 모듈 406: 제2 메모리 모듈
430: 인터페이스부 440: 버스

Claims (10)

  1. 복수개의 반도체 메모리 장치들을 포함하는 랭크를 구비하고,
    상기 랭크는 리드 레이턴시, 라이트 레이턴시, 및 버스트 길이의 값들이 설정되고, 노말 리드 명령이 입력되면, 상기 버스트 길이의 값에 해당하는 갯수의 데이터를 상기 리드 레이턴시에 해당하는 클럭 사이클 만큼 지연된 시점부터 데이터 스트로우브 신호의 엣지에 정렬되게 출력하는 노말 리드 동작을 수행하고, 쉬프트 리드 명령이 입력되면, 상기 버스트 길이의 값에 해당하는 갯수의 데이터를 상기 리드 레이턴시에 해당하는 클럭 사이클 만큼 또는 상기 리드 레이턴시에 해당하는 클럭 사이클 보다 제1 소정 지연 시간(= 하나의 비트의 데이터의 출력 시간)/2) 만큼 앞서거나 지연된 시점부터 데이터 스트로우브 신호의 센터에 정렬되게 출력하는 쉬프트 리드 동작을 수행하고, 노말 라이트 명령이 입력되면, 상기 라이트 레이턴시에 해당하는 클럭 사이클 보다 상기 제1 소정 지연 시간 만큼 앞선 시점부터 외부로부터 입력되는 데이터 스트로우브 신호의 센터에 정렬되게 입력되는 상기 버스트 길이의 값에 해당하는 갯수의 데이터를 입력하는 노말 라이트 동작을 수행하는 메모리 모듈.
  2. 제1 항에 있어서, 상기 랭크는
    상기 노말 리드 명령과 함께 제1 상태의 쉬프트 모드 신호가 입력되면, 상기 쉬프트 리드 명령을 발생하고, 상기 노말 라이트 명령과 함께 상기 제1 상태의 쉬프트 모드 신호가 입력되면, 쉬프트 라이트 명령을 추가적으로 발생하고,
    상기 쉬프트 모드 신호는 상기 반도체 메모리 장치들 각각의 컬럼 어드레스 신호를 입력하기 위하여 사용되지 않는 단자를 통하여 입력되는 메모리 모듈.
  3. 제2 항에 있어서, 상기 반도체 메모리 장치들 각각은
    상기 쉬프트 라이트 명령이 입력되면, 상기 라이트 레이턴시에 해당하는 클럭 사이클 보다 상기 제1 소정 지연 시간 또는 제2 소정 지연 시간(= 하나의 비트의 데이터의 출력 시간) 만큼 지연된 시점부터 상기 외부로부터 입력되는 데이터 스트로우브 신호의 센터에 정렬되게 입력되는 상기 버스트 길이의 값에 해당하는 갯수의 데이터를 입력하는 쉬프트 라이트 동작을 수행하는 메모리 모듈.
  4. 제1 항에 있어서, 상기 반도체 메모리 장치들이 n(=k+l, k는 0 이상의 정수, l은 1 이상 n 이하의 정수)개이고, 상기 k개의 반도체 메모리 장치들이 제1 프로토콜을 사용하고, 상기 l개의 반도체 메모리 장치들이 상기 제1 프로토콜과 다른 제2 프로토콜을 사용하는 경우에,
    상기 랭크는
    상기 제1 프로토콜을 사용하여 입력되는 명령/어드레스 및 데이터를 상기 제2 프로토콜로 전환하여 상기 l개의 반도체 메모리 장치들로 전송하고, 상기 l개의 반도체 메모리 장치들로부터 출력되는 상기 제2 프로토콜을 사용하여 입력되는 데이터를 상기 제1 프로토콜로 전환하여 출력하되, 상기 노말 리드 명령이 입력되면, 상기 노말 리드 동작을 수행하고, 상기 쉬프트 리드 명령이 입력되면, 상기 쉬프트 리드 동작을 수행하고, 상기 노말 라이트 명령이 입력되면, 상기 노말 라이트 동작을 수행하는 메모리 인터페이스부를 추가적으로 구비하는 메모리 모듈.
  5. 제4 항에 있어서, 상기 k개의 반도체 메모리 장치들 각각, 및 상기 메모리 인터페이스부는
    상기 노말 리드 명령과 함께 제1 상태의 쉬프트 모드 신호가 입력되면, 상기 쉬프트 리드 명령을 발생하고, 상기 노말 라이트 명령과 함께 상기 제1 상태의 쉬프트 모드 신호가 입력되면, 쉬프트 라이트 명령을 추가적으로 발생하고,
    상기 쉬프트 모드 신호는 상기 k개의 반도체 메모리 장치들 각각, 및 상기 메모리 인터페이스부의 컬럼 어드레스 신호를 입력하기 위하여 사용되지 않는 단자를 통하여 입력되는 메모리 모듈.
  6. 제5 항에 있어서, 상기 k개의 반도체 메모리 장치들 각각, 및 상기 메모리 인터페이스부는
    상기 쉬프트 라이트 명령이 입력되면, 상기 라이트 레이턴시에 해당하는 클럭 사이클 보다 상기 제1 소정 지연 시간 또는 제2 소정 지연 시간(= 하나의 비트의 데이터의 출력 시간) 만큼 지연된 시점부터 상기 외부로부터 입력되는 데이터 스트로우브 신호의 센터에 정렬되게 입력되는 상기 버스트 길이의 값에 해당하는 갯수의 데이터를 입력하는 쉬프트 라이트 동작을 수행하는 메모리 모듈.
  7. 외부로부터 입력되는 로우 어드레스 신호 및 컬럼 어드레스 신호에 의해서 선택되는 복수개의 메모리 셀들을 포함하는 메모리 셀 어레이;
    외부로부터 입력되는 명령 신호를 디코딩하여 모드 설정 명령, 노말 리드 명령, 쉬프트 리드 명령, 또는 노말 라이트 명령을 발생하는 명령어 디코더; 및
    상기 모드 설정 명령에 응답하여 리드 레이턴시, 라이트 레이턴시, 및 버스트 길이의 값들이 설정되는 모드 설정 레지스터를 구비하고,
    상기 노말 리드 명령이 입력되면, 상기 버스트 길이의 값에 해당하는 갯수의 상기 선택된 메모리 셀들로부터 출력되는 데이터를 상기 리드 레이턴시에 해당하는 클럭 사이클 만큼 지연된 시점부터 데이터 스트로우브 신호의 엣지에 정렬되게 출력하는 노말 리드 동작을 수행하고, 상기 쉬프트 리드 명령이 입력되면, 상기 버스트 길이의 값에 해당하는 갯수의 상기 선택된 메모리 셀들로부터 출력되는 데이터를 상기 리드 레이턴시에 해당하는 클럭 사이클 만큼 또는 상기 리드 레이턴시에 해당하는 클럭 사이클 보다 제1 소정 지연 시간(= 하나의 비트의 데이터의 출력 시간)/2) 만큼 앞서거나 지연된 시점부터 데이터 스트로우브 신호의 센터에 정렬되게 출력하는 쉬프트 리드 동작을 수행하고, 상기 노말 라이트 명령이 입력되면, 상기 라이트 레이턴시에 해당하는 클럭 시이클 보다 상기 제1 소정 지연 시간 만큼 앞선 시점부터 외부로부터 입력되는 데이터 스트로우브 신호의 센터에 정렬되게 입력되는 상기 버스트 길이의 값에 해당하는 갯수의 데이터를 상기 선택된 메모리 셀들로 라이트하는 노말 라이트 동작을 수행하는 반도체 메모리 장치.
  8. 제7 항에 있어서, 상기 명령어 디코더는
    상기 노말 리드 명령과 함께 제1 상태의 쉬프트 모드 신호가 입력되면, 상기 쉬프트 리드 명령을 발생하고,
    상기 쉬프트 모드 신호는 상기 반도체 메모리 장치의 상기 컬럼 어드레스 신호를 입력하기 위하여 사용되지 않는 단자를 통하여 입력되는 반도체 메모리 장치.
  9. 제7 항에 있어서, 상기 명령어 디코더는
    상기 노말 라이트 명령과 함께 제1 상태의 쉬프트 모드 신호가 입력되면, 쉬프트 라이트 명령을 추가적으로 발생하고,
    상기 쉬프트 모드 신호는 상기 반도체 메모리 장치의 상기 컬럼 어드레스 신호를 입력하기 위하여 사용되지 않는 단자를 통하여 입력되는 반도체 메모리 장치.
  10. 제9 항에 있어서, 상기 반도체 메모리 장치는
    상기 쉬프트 라이트 명령이 발생되면, 상기 노말 라이트 동작 시 보다 상기 제1 소정 지연 시간 또는 제2 소정 지연 시간(= 하나의 비트의 데이터의 출력 시간) 만큼 지연된 시점부터 상기 외부로부터 입력되는 데이터 스트로우브 신호의 센터에 정렬되게 입력되는 상기 버스트 길이에 해당하는 갯수의 데이터를 상기 선택된 메모리 셀들로 라이트하는 쉬프트 라이트 동작을 수행하는 반도체 메모리 장치.
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