KR100902126B1 - 반도체 메모리 소자와 그의 구동 방법 - Google Patents

반도체 메모리 소자와 그의 구동 방법 Download PDF

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Abstract

본 발명은 쓰기 명령을 제1 및 제2 내부클럭신호에 응답하여 제1 및 제2 펄스신호를 생성하기 위한 펄스신호 생성수단과, 상기 제1 및 제2 펄스신호에 응답하여 활성화 폭이 설정되는 리셋신호를 생성하기 위한 리셋신호 생성수단, 및 설정된 버스트 랭스에 대응하는 만큼 상기 제2 펄스신호를 쉬프팅하여 데이터 스트로브 리셋신호를 생성하며, 상기 데이터 스트로브 리셋신호의 활성화 구간을 상기 리셋신호에 응답하여 제한하기 위한 데이터 스트로브 리셋신호 생성수단을 구비하는 반도체 메모리 소자를 제공한다.
데이터 스트로브 신호, 링백, 데이터 스트로브 리셋신호

Description

반도체 메모리 소자와 그의 구동 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATION METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 데이터 스트로브 신호의 링백(ringback) 현상을 방지하기 위한 데이터 스트로브 리셋신호를 생성하기 위한 반도체 메모리 소자와 그의 구동방법에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 소자는 칩 셋(chip set)과 같은 외부 회로로부터 데이터를 인가받아 저장하는 쓰기 동작을 수행하거나, 저장된 데이터를 칩 셋으로 출력하는 읽기 동작을 수행한다. 요즈음에는 고속의 데이터 전송을 위하여 데이터를 주고 받을 때 데이터 스트로브 신호를 함께 주고 받는 방식을 이용하고 있다. 여기서 데이터 스트로브 신호는 기본적으로 고 인피던스를 유지하고 데이터에 동기화되어 토글링(toggling)하며 데이터가 끝나는 시점에서 다시 고 인피던스를 유지하게 된다. 하지만 이러한 데이터 스트로브 신호는 링백(ringback) 현상이 발생할 수 있다. 그래서, 데이터가 끝나는 시점에 데이터 스트로브 신호를 예컨대 논리'로우'로 리셋시켜 주며, 이러한 역할을 데이터 스트로브 리셋신호가 수행한다.
도 1은 기존의 데이터 스트로브 리셋신호를 생성하는데 관련된 반도체 메모리 소자의 일부 회로를 설명하기 위한 블록도이다.
도 1을 참조하면, 반도체 메모리 소자는 쓰기펄스신호 생성부(110)와, 쉬프팅부(120)와, 제1 리셋신호 생성부(130)와, 선택출력부(140)와, 리셋신호 출력부(150), 및 제2 리셋신호 생성부(160)를 구비한다.
쓰기펄스신호 생성부(110)는 쓰기명령(WT)을 내부클럭신호(CLKP4)에 동기화시켜 쓰기펄스신호(WTP)로써 출력한다. 여기서, 쓰기펄스신호(WTP)는 반도체 메모리 소자의 쓰기 동작시 활성화되는 펄스(pulse)신호로써, 다수의 내부회로에 쓰기 동작 시점을 알려주기 위한 신호이다. 그리고, 내부클럭신호(CLKP4)는 외부클럭신호 보다 조금 지연된 신호로써, 쓰기명령(WT)의 셋업-홀드 타임(setup-hold time)을 고려한 클럭신호이다. 참고로, 쓰기명령(WT)은 외부명령신호인 칩 셀렉트(chip select) 신호와, 로우 어드레스 스트로브(row address strobe) 신호와, 컬럼 어드레스 스트로브(colunm address strobe) 신호, 및 라이트 인에이블(write enable) 신호를 디코딩(decoding)하여 생성되는 여러 가지 내부 명령 중 하나이며, 이 외에도 읽기명령, 프리차지명령, 및 액티브명령 등이 있다.
한편, 쓰기펄스신호 생성부(110)는 쓰기명령(WT)과 같은 외부명령을 입력받아 내부에서 사용할 수 있게 가공하기 위한 회로들과 근접하게 설계된다. 다시 말하면, 쓰기펄스신호(WTP)는 반도체 메모리 소자의 쓰기 동작시 다수의 내부회로에 입력되는 신호이다. 그래서, 쓰기펄스신호 생성부(110)는 특정 내부회로에 맞는 위치에 설계될 수 없다. 즉, 모든 내부회로를 고려하여 적당한 위치에 설계되어야 한다. 때문에, 쓰기펄스신호(WTP)는 긴 전송 라인으로 인하여 다소 지연되어 쉬프팅부(120)와, 제1 및 제2 리셋신호 생성부(130, 160)에 전달된다.
쉬프팅부(120)는 내부클럭신호(CLKP4)에 응답하여 쓰기펄스신호(WTP)를 쉬프팅하여 제1 내지 제3 쉬프팅신호(SFT_WTP1, SFT_WTP2, SFT_WTP4)를 생성하며, 제1 리셋신호(RSTB1)에 응답하여 리셋 동작을 수행한다. 즉, 제1 내지 제3 쉬프팅신호(SFT_WTP1, SFT_WTP2, SFT_WTP4)는 제1 리셋신호(RSTB1)에 응답하여 예정된 논리 레벨 값으로 리셋된다.
제1 리셋신호 생성부(130)는 파워업신호(PWRUP)와 쓰기펄스신호(WTP)에 응답하여 제1 리셋신호(RSTB1)를 생성한다. 여기서, 파워업신호(PWRUP)는 반도체 메모리 소자의 파워 온(power on) 상황에서 외부전원전압이 충분한 전압 레벨을 가지는 경우 활성화되는 신호로써, 반도체 메모리 소자는 파워업신호(PWRUP)를 이용하여 래치 업(latch up)과 같은 치명적인 손상을 회피할 수 있다. 참고로, 파워업신호(PWRUP)는 외부전원전압이 목표로 하는 전압 레벨까지 상승하는 동안 접지전원전압을 유지하다가 외부전원전압이 목표전압레벨 이상이 되면 외부전압전압으로 천이하는 특징이 있다.
도 2는 도 1의 제1 리셋신호 생성부(130)를 설명하기 위한 회로도이다.
도 2를 참조하면, 제1 리셋신호 생성부(130)는 파워업신호(PWRUP)를 입력받아 반전하기 위한 제1 인버터(INV1)와, 쓰기펄스신호(WTP)와 제1 인버터(INV1)의 출력신호에 응답하여 제1 리셋신호(RSTB1)를 생성하기 위한 제1 노아 게이트(NOR1)를 구비한다. 그래서, 제1 리셋신호 생성부(130)는 파워업신호(PWRUP)가 목표전압레벨 이상이 되어 천이된 이후에 쓰기펄스신호(WTP)를 반전한 제1 리셋신호(RSTB1)를 출력한다.
다시 도 1을 참조하면, 선택출력부(140)는 제1 내지 제3 버스트 랭스(BL2, BL4, BL8)에 따라 제1 내지 제3 쉬프팅신호(SFT_WTP1, SFT_WTP2, SFT_WTP4) 중 어느 하나를 선택하여 출력한다. 여기서, 제1 버스트 랭스(BL2)는 버스트 랭스가 2 인 경우 활성화되고, 제2 버스트 랭스(BL4)는 버스트 랭스가 4 인 경우 활성화되며, 제3 버스트 랭스(BL8)는 버스트 랭스가 8 인 경우 활성화된다. 일반적으로, 버스트 랭스가 2 인 경우 쓰기펄스신호(WTP)를 한 번 쉬프팅한 제1 쉬프팅신호(SFT_WTP1)를 선택하여 출력하고, 버스트 랭스가 4 인 경우 쓰기펄스신호(WTP)를 두 번 쉬프팅한 제2 쉬프팅신호(SFT_WTP2)를 선택하여 출력하며, 버스트 랭스가 8 인 경우 쓰기펄스신호(WTP)를 네 번 쉬프팅한 제3 쉬프팅신호(WT4)를 선택하여 출력한다.
리셋신호 출력부(150)는 선택출력부(140)의 출력신호와 제어클럭신호(DSFP2)에 응답하여 데이터 스트로브 리셋신호(DISDSP)를 생성한다. 여기서, 제어클럭신호(DSFP2)는 데이터 스트로브 신호(도 3 참조)의 폴링 에지(falling edge)에 응답하여 생성되는 신호로써, 도 3에 도시되어 있다. 리셋신호 출력부(150)는 제2 리셋신호(RSTB2)에 응답하여 리셋 동작을 수행한다. 즉, 데이터 스트로브 리셋신호(DISDSP)는 제2 리셋신호(RSTB2)에 응답하여 리셋된다.
제2 리셋신호 생성부(160)는 쓰기펄스신호(WTP)에 응답하여 제2 리셋신호(RSTB2)를 생성한다. 여기서, 제2 리셋신호(RSTB2)는 쓰기펄스신호(WTP)를 반전하고 펄스 폭을 늘린 신호로써, 도 3에 도시되어 있다.
한편, 데이터 스트로브 신호는 이렇게 생성된 데이터 스트로브 리셋신호(DISDSP)에 응답하여 예정된 논리 레벨 값으로 리셋된다. 결국, 데이터 스트로브 신호의 링백 현상을 방지해 준다.
하지만, 기존의 데이터 스트로브 리셋신호 생성회로는 연속적인 쓰기 동작시 아래와 같은 문제점이 발생한다. 이하, 도 3을 통해 기존 회로의 문제점을 살펴보기로 한다.
도 3은 도 1의 각 신호의 타이밍을 설명하기 위한 타이밍도로써, 내부클럭신호(CLKP4)와, 쓰기펄스신호(WTP)와, 제1 리셋신호(RSTB1)와, 제2 쉬프팅신호(SFT_WTP2)와, 제어클럭신호(DSFP2)와, 제2 리셋신호(RSTB2)와, 데이터 스트로브 리셋신호(DISDSP)와, 외부에서 입력되는 외부 데이터 스트로브 신호(DQS), 및 내부에서 사용되는 내부 데이터 스트로브 신호(DQS_INN)가 도시되어 있다. 설명의 편의를 위하여 버스트 랭스가 4 인 경우를 일례로 설명하기로 한다. 즉, 선택출력부(140, 도 1 참조)는 제2 버스트 랭스(BL4)에 응답하여 제2 쉬프팅신호(SFT_WTP2)를 선택하여 출력한다. 여기서, 제2 쉬프팅신호(SFT_WTP2)는 내부클럭신호(CLKP4)에 응답하여 쓰기펄스신호(WTP)를 두번 쉬프팅한 신호이다.
도 1과 도 3을 참조하면, 첫 번째 쓰기명령(TW1)이 인가되면 내부클럭신호(CLKP4)에 동기화된 쓰기펄스신호(WTP)가 활성화된다. 여기서, 쓰기펄 스신호(WTP)는 긴 전송라인으로 인하여 도면에서와 같이 다소 지연되어 쉬프팅부(120)와, 제1 및 제2 리셋신호 생성부(130, 160)로 전달된다. 이어서, 이렇게 지연된 쓰기펄스신호(WTP)에 응답하여 제1 및 제2 리셋신호(RSTB1, RSTB2)는 활성화된다. 여기서, 제1 리셋신호(RSTB1)는 쓰기펄스신호(WTP)를 반전한 신호이고, 제2 리셋신호(RSTB2)는 쓰기펄스신호(WTP)를 반전하고 펄스 폭을 늘린 신호이다.
쉬프팅부(120)는 제1 리셋신호(RSTB1)에 의하여 리셋이 풀린 후 내부클럭신호(CLKP4)에 응답하여 활성화된 쓰기펄스신호(WTP)를 쉬프팅하고, 선택출력부(140)는 버스트 랭스 4 에 대응하는 제2 쉬프팅신호(SFT_WTP2)를 ① 에서와 같이 출력한다. 이어서, 제2 쉬프팅신호(SFT_WTP2)는 첫 번째 쓰기명령(TW1)에 대응하는 데이터 스트로브 리셋신호(DISDSP)를 활성화시킨다. 한편, 두 번째 쓰기명령(WT2)이 연속적으로 인가되면, 외부 데이터 스트로브 신호(DQS)가 활성화되어 반도체 메모리 소자에 인가되더라도 데이터 스트로브 리셋신호(DISDSP)에 의하여 내부 데이터 스트로브 신호(DQS_INN)는 ② 에서와 같이 논리'로우'로 리셋된다.
다시 말하면, 제2 쉬프팅신호(SFT_WTP2)는 첫 번째 쓰기명령(TW1)에 대응하여 ① 에서와 같이 활성화되고, 이렇게 활성화된 제2 쉬프팅신호(SFT_WTP2)는 두 번째 쓰기명령(WT2)이 인가되더라도 데이터 스트로브 리셋신호(DISDSP)를 활성화시켜 ② 에서와 같이 내부 데이터 스트로브 신호(DQS_INN)를 논리'로우'로 리셋시킨다. 즉, 두 번째 쓰기명령(WT2)에 대응되는 내부 데이터 스트로브 신호(DQS_INN)의 펄스 폭이 줄어들게 된다.
한편, 내부 데이터 스트로브 신호(DQS_INN)와 데이터가 스펙(SPEC.)으로 정해진 tDQSS 를 만족하지 못하게 되면, 데이터를 제대로 입력받을 수 없게 된다. 여기서, tDQSS 는 내부 데이터 스트로브 신호(DQS_INN)를 기준으로 데이터가 입력되어야 하는 구간을 정의한 것으로, 데이터는 내부 데이터 스트로브 신호(DQS_INN)를 기준으로 tDQSS 에 맞게 입력되어야 한다.
하지만, 기존의 회로에서는 데이터 스트로브 리셋신호(DISDSP)의 원치않는 활성화로 인하여 내부 데이터 스트로브 신호(DQS_INN)의 펄스 폭이 줄어 들었다. 이와 같은 상황은 제2 쉬프팅신호(SFT_WTP2)에 ① 과 같은 글리치(glitch)가 발생하는데서 기인하는 것이다. 이렇듯, 글리치로 인하여 내부 데이터 스트로브 신호(DQS_INN)의 펄스 폭이 줄어들게 되면 반도체 메모리 소자는 데이터를 제대로 입력받지 못하는 문제점이 발생한다.
이와 같은 문제점은 반도체 메모리 소자의 동작 주파수가 점점 고주파로 높아짐에 따라 심각해져서, 외부에서 데이터를 인가받더라도 내부에서는 아예 인식하지 못하는 상황이 발생한다. 이는 곧 반도체 메모리 소자의 신뢰성을 낮춰주는 결과를 초래한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 데이터 스트로브 리셋신호의 원치 않는 활성화를 유발시키는 글리치를 근본적으로 제거할 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다.
또한, 안정적인 데이터 스트로브 리셋신호를 이용하여 내부 데이터 스트로브 신호와 데이터의 tDQSS 를보장해 줄 수 있는 반도체 메모리 소자를 제공하는데 또 다른 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 메모리 소자는 쓰기 명령을 제1 및 제2 내부클럭신호에 응답하여 제1 및 제2 펄스신호를 생성하기 위한 펄스신호 생성수단; 상기 제1 및 제2 펄스신호에 응답하여 활성화 폭이 설정되는 리셋신호를 생성하기 위한 리셋신호 생성수단; 및 설정된 버스트 랭스에 대응하는 만큼 상기 제2 펄스신호를 쉬프팅하여 데이터 스트로브 리셋신호를 생성하며, 상기 데이터 스트로브 리셋신호의 활성화 구간을 상기 리셋신호에 응답하여 제한하기 위한 데이터 스트로브 리셋신호 생성수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 소자는 쓰기 명령을 제1 및 제2 내부클럭신호에 응답하여 제1 및 제2 펄스신호를 생성하기 위한 펄스신호 생성수단; 상기 제1 및 제2 펄스신호에 응답하여 활성화 폭이 설정되는 리셋신호를 생성하기 위한 리셋신호 생성수단; 상기 리셋신호에 응답하여 리셋되고, 상기 제2 내부클럭신호에 응답하여 상기 제2 펄스신호를 쉬프팅하기 위한 쉬프팅수단; 및 상기 쉬프팅수단의 출력신호 중 설정된 버스트 랭스에 대응하는 쉬프팅신호를 데이터 스트로브 리셋신호로써 출력하기 위한 데이터 스트로브 리셋신호 출력수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 소자는 쓰기 명령을 제1 및 제2 내부클럭신호에 응답하여 제1 및 제2 펄스신호를 생성하기 위한 펄스신호 생성수단; 상기 제1 및 제2 펄스신호에 응답하여 활성화 폭이 설정되는 제1 리셋신호를 생성하기 위한 제1 리셋신호 생성수단; 상기 제1 리셋신호의 펄스 폭을 예정된 시간만큼 지연시켜 제2 리셋신호를 생성하기 위한 제2 리셋신호 생성수단; 상기 제2 내부클럭신호에 응답하여 상기 제2 펄스신호를 쉬프팅하기 위한 쉬프팅수단; 상기 쉬프팅수단의 출력신호 중 설정된 버스트 랭스에 대응하는 쉬프팅신호를 선택적으로 출력하기 위한 선택출력수단; 및 상기 제2 리셋신호에 응답하여 리셋되고, 상기 선택출력수단의 출력신호를 데이터 스트로브 리셋신호로써 출력하기 위한 데이터 스트로브 리셋신호 출력수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 소자의 구동 방법은 쓰기 명령을 제2 내부클럭신호보다 빠른 제1 내부클럭신호에 응답하여 제1 펄스신호로써 생성하는 단계; 상기 쓰기 명령을 상기 제2 내부클럭신호에 응답하여 제2 펄스신호로써 생성하는 단계; 상기 제2 내부클럭신호에 응답하여 상기 상기 제2 펄스신호를 설정된 버스트 랭스에 대응하는 만큼 쉬프팅하여 데 이터 스트로브 리셋신호로써 생성하는 단계; 및 상기 제1 펄스신호에 응답하여 상기 데이터 스트로브 리셋신호의 활성화 구간을 제한하는 단계를 포함한다.
또한, 상기 목적을 달성하기 위한 본 발명은 상기 쓰기 명령에 대응하는 데이터와 동기화되어 인가되는 외부 데이터 스트로브 신호를 상기 데이터 스트로브 리셋신호에 응답하여 버퍼링하고 내부 데이터 스트로브 신호로써 생성하는 버퍼링수단을 더 구비하고, 또한 상기 제1 내부클럭신호는 상기 제2 내부클럭신호 보다 위상이 빠른 것을 특징으로 한다.
본 발명은 기존보다 빠른 내부클럭신호에 응답하여 활성화되는 리셋신호를 생성하고, 이를 이용하여 기존에 글리치가 발생하는 구간을 근본적으로 제거할 수 있다. 이를 통해 반도체 메모리 소자는 연속적인 쓰기 명령이 인가되더라도 안정적인 내부 데이터 스트로브 신호를 생성함으로써, 스팩으로 정한 tDQSS 를 보장받을 수 있다.
본 발명은 연속적인 쓰기 명령에 대하여 글리치 구간을 근본적으로 제거해 줌으로써, 안정적인 tDQSS 를 보장 받을 수 있는 효과를 얻을 수 있다.
또한, 본 발명은 동작 주파수가 고주파수로 가더라도 데이터 스트로브 신호에 대응하는 데이터를 안정적으로 입력받을 수 있기 때문에, 반도체 메모리 소자의 신뢰성을 높여 줄 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4는 본 발명의 제1 실시예에 따른 반도체 메모리 소자의 일부 구성을 설명하기 위한 블록도이다.
도 4를 참조하면, 반도체 메모리 소자는 쓰기펄스신호 생성부(410)와, 데이터 스트로브 리셋신호 생성부(420), 및 리셋신호 생성부(430)를 구비할 수 있다.
쓰기펄스신호 생성부(410)는 쓰기명령(WT)을 제1 내부클럭신호(CLKP2)와 제2 내부클럭신호(CLKP4)에 동기화시켜 제1 쓰기펄스신호(WTP1) 및 제2 쓰기펄스신호(WTP2)를 생성하기 위한 것으로, 제1 쓰기펄스신호 생성부(412)와, 지연부(414), 및 제2 쓰기펄스신호 생성부(416)를 구비할 수 있다.
제1 쓰기펄스신호 생성부(412)는 쓰기명령(WT)을 제1 내부클럭신호(CLKP2)에 동기화시킨 제1 쓰기펄스신호(WTP1)를 생성하기 위한 것이고, 지연부(414)는 제1 내부클럭신호(CLKP2)를 예정된 시간만큼 지연시켜 제2 내부클럭신호(CLKP4)로써 생성하기 위한 것이며, 제2 쓰기펄스신호 생성부(416)는 쓰기명령(WT)를 제2 내부클럭신호(CLKP4)에 동기화시킨 제2 쓰기펄스신호(WTP2)를 생성하기 위한 것이다. 참고로, 제2 쓰기펄스신호 생성부(416)는 쓰기명령(WT)의 셋업-홀드 타임을 조절하는 역할도 수행할 수 있다.
여기서, 제1 쓰기펄스신호 생성부(412)와 제2 쓰기펄스신호 생성부(416)는 서로 유사한 구조를 가질 수 있으며, 제1 쓰기펄스신호 생성부(412)는 제2 쓰기펄스신호 생성부(416)의 셋업-홀트 타임을 조절하는 부분(도시되지 않음)을 생략할 수 있다. 또한, 제2 쓰기펄스신호 생성부(416)는 기존의 펄스신호 생성부(110, 도1 참조)와 실질적으로 동일한 구성을 가지고, 동일한 동작을 수행함으로 자세한 회로 및 동작 설명은 생략하기로 한다. 본 발명에 따른 제1 쓰기펄스신호 생성부(412)는 제2 쓰기펄스신호 생성부(416)에 입력되는 제2 내부클럭신호(CLKP4)보다 위상 빠른 제1 내부클럭신호(CLKP2)를 이용하여 이에 동기화된 제1 쓰기펄스신호(WTP1)를 생성할 수 있다.
여기서, 제2 쓰기펄스신호(WTP2)는 반도체 메모리 소자의 쓰기 동작시 활성화되는 펄스신호로써, 다수의 내부 회로에 쓰기 동작 시점을 알려주기 위한 신호이다. 그리고, 제1 및 제2 내부클럭신호(CLKP2, CLKP4)는 외부클럭신호에 보다 조금씩 지연된 신호로써, 예컨대, 제1 내부클럭신호(CLKP2)는 외부클럭신호를 게이트 2 단 정도에 대응하는 만큼 지연시킨 신호이고, 제2 내부클럭신호(CLKP4)는 외부클럭신호를 게이트 4 단 정도에 대응하는 만큼 지연시킨 신호이다. 때문에, 지연부(414)는 제1 내부클럭신호(CLKP2)를 입력받아 게이트 2 단 정도에 대응하는 지연시간을 반영하여 제2 내부클럭신호(CLKP4)를 출력할 수 있다. 한편, 제2 내부클럭신호(CLKP4)의 경우 쓰기명령(WT)의 셋업-홀드 타임을 고려한 클럭신호로써, 기존의 내부클럭신호와 동일한 타이밍을 가질 수 있다.
참고로, 쓰기명령(WT)은 외부명령신호인 칩 셀렉트(chip select) 신호와, 로 우 어드레스 스트로브(row address strobe) 신호와, 컬럼 어드레스 스트로브(colunm address strobe) 신호, 및 라이트 인에이블(write enable) 신호를 디코딩(decoding)하여 생성되는 여러 가지 내부 명령 중 하나이며, 이 외에도 읽기명령, 프리차지명령, 및 액티브명령 등이 있다.
한편, 쓰기펄스신호 생성부(410)는 쓰기명령(WT)과 같은 외부명령을 입력받아 내부에서 사용할 수 있게 가공하기 위한 회로들과 근접하게 설계된다. 다시 말하면, 제2 쓰기펄스신호(WTP2)는 반도체 메모리 소자의 쓰기 동작시 다수의 내부회로에 입력되는 신호이다. 그래서, 쓰기펄스신호 생성부(410)는 특정 내부회로에 맞는 위치에 설계될 수 없다. 즉, 모든 내부회로를 고려하여 적당한 위치에 설계되어야 한다. 때문에, 제2 쓰기펄스신호(WTP2)는 긴 전송 라인으로 인하여 다소 지연되어 쉬프팅부(422)와, 제1 및 제2 리셋신호 생성부(430, 424_3)에 전달될 수 있다. 여기서, 제1 쓰기펄스신호 생성부(412)는 설계에 따라 다른 위치에 설계될 수 있으나, 본 실시예에서는 제2 쓰기펄스신호 생성부(416)와 근접하게 설계되는 경우를 일례로 설명하기로 한다.
한편, 데이터 스트로브 리셋신호 생성부(420)는 설정된 버스트 랭스(BL2, BL4, BL8)에 대응하는 만큼 제2 쓰기펄스신호(WTP2)를 쉬프팅하고, 제1 리셋신호(RSTB1)에 응답하여 활성화 구간이 제한되는 데이터 스트로브 리셋신호(DISDSP)를 생성하기 위한 것으로, 쉬프팅부(422)와, 데이터 스트로브 리셋신호 출력부(424)를 구비할 수 있다.
쉬프팅부(422)는 제2 내부클럭신호(CLKP4)에 응답하여 제2 쓰기펄스신호(WTP2)를 쉬프팅하여 제1 내지 제3 쉬프팅신호(SFT_WTP1, SFT_WTP2, SFT_WTP4)를 생성할 수 있다. 그리고, 쉬프팅부(422)는 제1 리셋신호(RSTB1)에 응답하여 리셋 동작을 수행할 수 있다. 즉, 제1 내지 제3 쉬프팅신호(SFT_WTP1, SFT_WTP2, SFT_WTP4)는 제1 리셋신호(RSTB1)에 응답하여 예정된 논리 레벨 값으로 리셋될 수 있다.
도 5는 도 4의 쉬프팅부(422)를 설명하기 위한 블록도이다.
도 5를 참조하면, 쉬프팅부(422)는 쓰기펄스신호 입력부(510)와 다수의 쉬프팅부(530)를 구비할 수 있다.
쓰기펄스신호 입력부(510)는 제2 쓰기펄스신호(WTP2)를 입력받기 위한 것으로써, 제2 내부클럭신호(CLKP4)와 제2 쓰기펄스신호(WTP2)에 따라 출력신호의 논리 레벨이 결정될 수 있다. 다시 말하면, 제2 내부클럭신호(CLKP4)가 논리'하이(high)'이고 제2 쓰기펄스신호(WTP2)가 논리'로우(low)'인 경우 쓰기펄스신호 입력부(510)의 출력신호는 논리'로우'로 비활성화된다. 이어서, 제2 쓰기펄스신호(WTP2)가 논리'하이'인 경우 쓰기펄스신호 입력부(510)의 출력신호는 논리'하이'로 활성화된다.
다수의 쉬프팅부(530)는 쓰기펄스신호 입력부(510)의 출력신호를 제2 내부클럭신호(CLKP4)에 동기화시켜 제1 쉬프팅신호(SFT_WTP1)로써 출력하기 위한 제1 쉬프팅부(532)와, 제1 쉬프팅신호(SFT_WTP1)를 제2 내부클럭신호(CLKP4)에 동기화시켜 제2 쉬프팅신호(SFT_WTP2)로써 출력하기 위한 제2 쉬프팅부(534)와, 제2 쉬프팅신호(SFT_WTP2)를 제2 내부클럭신호(CLKP4)에 동기화시켜 출력하기 위한 제3 쉬프 팅부(536), 및 제3 쉬프팅부(536)의 출력신호를 제2 내부클럭신호(CLKP4)에 동기화시켜 제3 쉬프팅신호(SFT_WTP3)로써 출력하기 위한 제4 쉬프팅부(538)를 구비할 수 있다.
여기서, 제1 내지 제4 쉬프팅부(532, 534, 536, 538)는 제1 리셋신호(RSTB1)에 응답하여 리셋된다. 즉, 제1 내지 제3 쉬프팅신호(SFT_WTP1, SFT_WTP2, SFT_WTP3)는 제1 리셋신호(RSTB1)에 응답하여 예정된 논리 레벨 값으로 리셋될 수 있다. 제1 내지 제4 쉬프팅부(532, 534, 536, 538)는 제1 리셋신호(RSTB1)에 응답하여 리셋되고, 각각에 입력되는 신호를 제2 내부클럭신호(CLKP4)에 동기화시킬 수 있는 구성을 가질 수 있으며, 예컨대 플립 플롭(Flip Flop)로 구현될 수 있다.
다시 도 4를 참조하여 데이터 스트로브 리셋신호 출력부(424)를 설명하기에 앞서 제1 리셋신호 생성부(430)를 설명하기로 한다.
제1 리셋신호 생성부(430)는 파워업신호(PWRUP)와 제1 및 제2 쓰기펄스신호(WTP1, WTP2)에 응답하여 활성화 폭이 설정되는 제1 리셋신호(RSTB1)를 생성할 수 있다. 여기서, 제1 리셋신호(RSTB1)는 제1 쓰기펄스신호(WTP1)의 활성화 시점에 응답하여 활성화되고, 제2 리셋신호(RSTB2)의 비활성화 시점에 응답하여 비활성화될 수 있다. 참고로, 파워업신호(PWRUP)는 반도체 메모리 소자의 파워 온 상황에서 외부전원전압이 충분한 전압 레벨을 가지는 경우 활성화되는 신호로써, 반도체 메모리 소자는 파워업신호(PWRUP)를 이용하여 래치 업(latch up)과 같은 치명적인 손상을 회피할 수 있다. 참고로, 파워업신호(PWRUP)는 외부전원전압이 목표로 하는 전압 레벨까지 상승하는 동안 접지전원전압을 유지하다가 외부 전원전압이 목표로 하는 전압 레벨 이상이 되면 외부전압전압으로 천이하는 특징이 있다.
도 6은 도 4의 제1 리셋신호 생성부(430)를 설명하기 위한 회로도이다.
도 6을 참조하면, 제1 리셋신호 생성부(430)는 펄스신호 생성부(432)와, 파워업신호 입력부(434), 및 출력부(436)를 구비할 수 있다.
펄스신호 생성부(432)는 제1 쓰기펄스신호(WTP1)와 제2 쓰기펄스신호(WTP2)에 응답하여 제1 리셋신호(RSTB1)에 대응하는 펄스 폭을 가지는 펄스신호(PUL)를 생성하기 위한 것으로, 제1 및 제2 쓰기펄스신호(WTP1, WTP2)를 입력받는 제1 노아 게이트(NOR1)와, 제1 노아 게이트(NOR1)의 출력신호를 반전하여 펄스신호(PUL)를 출력하기 위한 제1 인버터(INV1)를 구비할 수 있다.
파워업신호 입력부(434)는 파워업신호(PWRUP)에 응답하여 출력부(436)를 활성화시키는 활성화신호(EN)를 출력하기 위한 것으로, 파워업신호(PWRUP)를 입력받아 반전하여 활성화신호(EN)로서 출력하기 위한 제2 인버터(INV2)를 구비할 수 있다.
출력부(436)는 펄스신호(PUL)와 활성화신호(EN)에 응답하여 제1 리셋신호(RSTB1)를 출력하기 위한 것으로, 펄스신호(PUL)와 활성화신호(EN)를 입력받아 제1 리셋신호(RSTB1)를 출력하기 하기 위한 제2 노아 게이트(NOR2)를 구비할 수 있다.
이하, 제1 리셋신호 생성부(430)의 간단한 동작을 살펴보기로 한다.
우선, 외부전원전압이 충분한 전압레벨을 가지면 파워업신호(PWRUP)는 외부 전원전압으로 천이된다. 이에 따라 활성화신호(EN)가 논리'로우'가 되면 제1 리셋신호(RSTB1)는 펄스신호(PUL)에 응답하여 출력될 수 있다.
여기서, 제1 및 제2 쓰기펄스신호(WTP1, WTP2)를 다시 설명하면, 제1 쓰기펄스신호(WTP1)는 쓰기명령(WT)을 제1 내부클럭신호(CLKP2, 도 4 참조)에 동기화시킨 신호이고, 제2 쓰기펄스신호(WTP2)는 쓰기명령(WT)을 제1 내부클럭신호(CLKP2)보다 위상이 빠른 제2 내부클럭신호(CLKP4)에 동기화시킨 신호이다. 그래서, 펄스신호(PUL)는 제1 쓰기펄스신호(WTP1)의 활성화 시점에 응답하여 활성화되고, 제2 쓰기펄스신호(WTP2)의 비활성화 시점에 응답하여 비활성화된다. 즉, 펄스신호(PUL)는 제1 및 제2 쓰기펄스신호(WTP1, WTP2)에 응답하여 활성화 폭이 결정된다. 이어서, 제1 리셋신호(RSTB1)는 펄스신호(PUL)에 대응하는 펄스 폭(논리'로우')을 가지는 신호가 될 수 있다. 본 발명에 따른 제1 리셋신호(RSTB1)는 데이터 스트로브 리셋신호(DISDSP)의 활성화 구간을 제한할 수 있다. 이에 대한 설명은 도 10 에서 다시 하기로 한다.
다시 도 4를 참조하면, 데이터 스트로브 리셋신호 출력부(424)는 제1 내지 제3 쉬프팅신호(SFT_WTP1, SFT_WTP2, SFT_WTP4) 중 제1 내지 제3 버스트 랭스(BL2, BL4, BL8)에 대응하는 쉬프팅신호를 데이터 스트로브 리셋신호(DISDSP)로써 출력하기 위한 것으로, 선택출력부(424_1)와, 리셋신호 출력부(424_2), 및 제2 리셋신호 생성부(424_3)를 구비할 수 있다.
선택출력부(424_1)는 제1 내지 제3 버스트 랭스(BL2, BL4, BL8)에 따라 제1 내지 제3 쉬프팅신호(SFT_WTP1, SFT_WTP2, SFT_WTP4) 중 어느 하나를 선택적으로 출력할 수 있다. 여기서, 제1 버스트 랭스(BL2)가 활성화된다는 것은 버스트 랭스가 2 로 설정된 것을 의미하고, 제2 버스트 랭스(BL4)가 활성화된다는 것은 버스트 랭스가 4 로 설정된 것을 의미하며, 제3 버스트 랭스(BL8)가 활성화된다는 것은 버스트 랭스가 8 로 설정된 것을 의미한다. 일반적으로, 버스트 랭스가 2 로 설정된 경우 제2 쓰기펄스신호(WTP2)를 한 번 쉬프팅한 제1 쉬프팅신호(SFT_WTP1)를 선택하여 출력할 수 있고, 버스트 랭스가 4 로 설정된 경우 제2 쓰기펄스신호(WTP2)를 두 번 쉬프팅한 제2 쉬프팅신호(SFT_WTP2)를 선택하여 출력할 수 있으며, 버스트 랭스가 8 로 설정된 경우 제2 쓰기펄스신호(WTP2)를 네 번 쉬프팅한 제3 쉬프팅신호(WT4)를 선택하여 출력할 수 있다.
도 7은 도 4의 선택출력부(424_1)를 설명하기 위한 회로도이다.
도 7을 참조하면, 선택출력부(424_1)는 제1 버스트 랭스(BL2)와 제1 쉬프팅신호(SFT_WTP1)를 입력받는 부정 논리 곱 연산을 하기 위한 제1 낸드 게이트(NAND1)와, 제2 버스트 랭스(BL4)와 제2 쉬프팅신호(SFT_WTP2)를 입력받는 부정 논리 곱 연산을 하기 위한 제2 낸드 게이트(NAND2)와, 제3 버스트 랭스(BL8)와 제3 쉬프팅신호(SFT_WTP4)를 입력받는 부정 논리 곱 연산을 하기 위한 제3 낸드 게이트(NAND3), 및 제1 내지 제3 낸드 게이트(NAND1, NAND2, NAND3)의 출력신호를 입력받아 부정 논리 곱 연산을 하기 위한 제4 낸드 게이트(NAND4)를 구비할 수 있다.
여기서, 설정된 버스트 랭스가 2 인 경우 제1 버스트 랭스(BL2)가 활성화되어 제1 쉬프팅신호(SFT_WTP1)가 제4 낸드 게이트(NAND4)의 출력신호가 되고, 설정 된 버스트 랭스가 4 인 경우 제2 버스트 랭스(BL4)가 활성화되어 제2 쉬프팅신호(SFT_WTP2)가 제4 낸드 게이트(NAND4)의 출력신호가 되며, 설정된 버스트 랭스가 8 인 경우 제3 버스트 랭스(BL8)가 활성화되어 제3 쉬프팅신호(SFT_WTP3)가 제4 낸드 게이트(NAND4)의 출력신호가 된다.
다시 도 4를 참조하면, 리셋신호 출력부(424_2)는 선택출력부(424_1)의 출력신호와 제어클럭신호(DSFP2)에 응답하여 데이터 스트로브 리셋신호(DISDSP)를 출력할 수 있다. 여기서, 제어클럭신호(DSFP2)는 데이터 스트로브 신호(도 10 참조)의 폴링 에지(falling edge)에 응답하여 생성되는 신호로써, 도 10 에 도시되어 있다. 리셋신호 출력부(424_2)는 제2 리셋신호(RSTB2)에 응답하여 리셋 동작을 수행할 수 있다. 즉, 데이터 스트로브 리셋신호(DISDSP)는 제2 리셋신호(RSTB2)에 응답하여 리셋될 수 있다.
도 8은 도 4의 리셋신호 출력부(424_2)를 설명하기 위한 회로도이다. 설명의 편의를 위하여 선택출력부(424_1, 도 4 참조)에서 선택되어 출력된 신호에 'SEL_IN'이라는 도면 부호를 부여하기로 한다.
도 8을 참조하면, 리셋신호 출력부(424_2)는 선택신호 입력부(810)와 래칭부(830)를 구비할 수 있다.
선택신호 입력부(810)는 제2 리셋신호(RSTB2)와 제어클럭신호(DSFP2), 및 쓰기구간신호(ENDINDS)에 제어 받아 선택출력부(424_1)의 출력신호(SEL_IN)를 출력단(OUT)으로 출력하기 위한 것으로, 선택출력부(424_1)의 출력신호(SEL_IN)를 각각 게이트로 입력받고 하나의 출력단(OUT)에 공통으로 연결된 제1 PMOS 트랜지스 터(PM1)와 제1 NMOS 트랜지스터(NM1)와, 제1 NMOS 트랜지스터(NM1)와 제3 NMOS 트랜지스터(NM3) 사이에 소오스-드레인 경로가 형성되고 제어클럭신호(DSFP2)를 게이트로 입력받는 제2 NMOS 트랜지스터(NM2)와, 외부전원전압단(VDD)과 제1 PMOS 트랜지스터(PM1) 사이에 소오스-드레인 경로가 형성되고 쓰기구간신호(ENDINDS)를 게이트로 입력받는 제2 PMOS 트랜지스터(PM2)와, 제2 NMOS 트랜지스터(NM2)와 접지전압단(VSS) 사이에 소오스-드레인 경로가 형성되고 제2 리셋신호(RSTB2)를 게이트로 입력받는 제3 NMOS 트랜지스터(NM3), 및 외부전원전압단(VDD)과 출력단(OUT) 사이에 소오스-드레인 경로가 형성되고 제2 리셋신호(RSTB2)를 게이트로 입력받는 제3 PMOS 트랜지스터(PM3)를 구비할 수 있다.
여기서, 쓰기구간신호(ENDINDS)는 반도체 메모리 소자의 쓰기 동작 구간에서 활성화되는 신호로써, 예컨대 논리'로우'로 활성화될 수 있다. 제2 리셋신호(RSTB2)와, 제어클럭신호(SDFP2), 및 쓰기구간신호(ENDINDS)는 리셋신호 출력부(424_2)의 초기화 및 안정적인 동작을 위한 신호이다.
한편, 래칭부(830)는 선택신호 입력부(810)의 출력신호를 래칭(latching)하기 위한 것으로, 선택신호 입력부(810)의 출력단(OUT)을 입력으로 하고 이를 반전하여 데이터 스트로브 리셋신호(DISDSP)로써 출력하기 위한 제1 인버터(INV1)와, 제1 인버터(INV1)의 출력신호를 입력받아 반전하여 출력단(OUT)을 구동하기 위한 제2 인버터(INV2)를 구비할 수 있다.
그래서, 리셋신호 출력부(424_2)는 반도체 메모리 소자의 쓰기 구간에서 제2 리셋신호(RSTB2)에 응답하여 리셋되고, 제어클럭신호(DSFP2)에 응답하여 선택출력 부(424_1)의 출력신호(SEL_IN)를 입력받아 데이터 스트로브 리셋신호(DISDSP)로써 출력할 수 있다. 본 발명에 따른 데이터 스트로브 리셋신호(DISDSP)는 제1 리셋신호(RSTB1)에 의하여 글리치 구간이 없는 선택출력부(424_1)의 출력신호에 대응하여 생성되기 때문에, 연속적인 쓰기명령에 대응하여 활성화되지 않으며, 결국, 내부 데이터 스트로브 신호의 링백현상을 방지할 수 있다. 이에 대한 설명은 도 10 에서 다시 하기로 한다.
다시 도 4를 참조하면, 제2 리셋신호 생성부(424_3)는 제2 쓰기펄스신호(WTP2)에 응답하여 제2 리셋신호(RSTB2)를 생성할 수 있다. 여기서, 제2 리셋신호(RSTB2)는 제2 쓰기펄스신호(WTP2)를 반전하고 펄스 폭을 늘린 신호로써, 도 10 에 도시되어 있다.
도 9는 도 4의 제2 리셋신호 생성부(424_3)를 설명하기 위한 회로도이다.
도 9를 참조하면, 제2 리셋신호 생성부(424_3)는 제2 쓰기펄스신호(WTP2)를 입력받아 반전하는 제1 인버터(INV1)와, 제1 인버터(INV1)의 출력신호를 예정된 시간만큼 지연시키는 지연부(910)와, 제1 인버터(INV1)의 출력신호와 지연부(910)의 출력신호를 입력받아 부정 논리 곱 연산하는 제1 낸드 게이트(NAND1), 및 제1 낸드 게이트(NAND1)의 출력신호를 반전하여 제2 리셋신호(RSTB2)를 출력하기 위한 제2 인버터(INV2)를 구비할 수 있다. 그래서, 제2 리셋신호(RSTB2)는 제2 쓰기펄스신호(WTP2)를 반전하고 지연부(910)에 대응하는 만큼 펄스 폭이 길어진 신호가 될 수 있다.
도 10은 도 4의 각 신호의 타이밍을 설명하기 위한 타이밍도로써, 제1 내부 클럭신호(CLKP2)와, 제2 내부클럭신호(CLKP4)와, 제1 쓰기펄스신호(WTP1)와, 제2 쓰기펄스신호(WTP2)와, 제1 리셋신호(RSTB1)와, 제2 쉬프팅신호(SFT_WTP2)와, 제어클럭신호(DSFP2)와, 제2 리셋신호(RSTB2)와, 데이터 스트로브 리셋신호(DISDSP)와, 외부에서 입력되는 외부 데이터 스트로브 신호(DQS)와, 내부에서 사용되는 내부 데이터 스트로브 신호(DQS_INN)가 도시되어 있다. 설명의 편의를 위하여 버스트 랭스가 4 인 경우를 일례로 설명하기로 한다. 즉, 선택출력부(424_1, 도 4 참조)는 제2 버스트 랭스(BL4)에 응답하여 제2 쉬프팅신호(SFT_WTP2)를 선택하여 출력한다.
도 4와 도 10을 참조하면, 첫 번째 쓰기명령(TW1)이 인가되면 제1 내부클럭신호(CLKP2)에 동기화된 제1 쓰기펄스신호(WTP1)가 활성화되고, 제2 내부클럭신호(CLKP4)에 동기화된 제2 쓰기펄스신호(WTP2)가 활성화된다. 여기서, 제1 쓰기펄스신호(WTP1)는 다소 지연되어 제1 리셋신호 생성부(430)로 전달되고, 제2 쓰기펄스신호(WTP2)는 긴 전송라인으로 인하여 도면에서와 같이 다소 지연되어 쉬프팅부(422)와 제1 및 제2 리셋신호 생성부(430, 424_3)로 전달된다.
이어서, 제1 리셋신호(RSTB1)는 제1 쓰기펄스신호(WTP1)에 응답하여 활성화되고 제2 쓰기펄스신호(WTP2)에 응답하여 비활성화되는 신호로 생성된다. 그리고, 제2 리셋신호(RSTB2)는 제2 쓰기펄스신호(WTP)를 반전하고 펄스 폭을 늘린 신호로 생성된다. 그리고, 본 발명에 따른 제1 리셋신호(RSTB1)는 기존의 제1 리셋신호(RSTB1, 도 3 참조)에 비하여 활성화 폭이 넓어진 것을 볼 수 있다. 이렇게 생성된 제1 리셋신호(RSTB1)는 제2 쉬프팅신호(SFT_WTP2)의 글리치를 근본적으로 제거할 수 있고, 이는 연속적인 쓰기명령이 인가되는 경우 데이터 스트로브 리 셋신호(DISDSP)의 불필요한 활성화를 막아줄 수 있다.
한편, 쉬프팅부(422)는 활성화된 제2 쓰기펄스신호(WTP2)를 쉬프팅하고, 선택출력부(424_1)는 버스트 랭스 4 에 대응하는 제2 쉬프팅신호(SFT_WTP2)를 출력한다. 하지만, 이때 제1 리셋신호(RSTB1)는 두 번째 쓰기명령(WT2)에 대응하여 논리'로우'로 활성화되어 있기 때문에 제2 쉬프팅신호(SFR_WTP2)를 ③ 에서와 같이 논리'로우'로 리셋시켜 준다. 결국, 제2 쉬프팅신호(SFR_WTP2)의 글리치가 사라지게 되고, 데이터 스트로브 리셋신호(DISDSP)는 활성화되지 않게 된다.
다시 말하면, 기존의 데이터 스트로브 리셋신호 생성회로의 경우 제2 쉬프팅신호(SFT_WTP2)는 첫 번째 쓰기명령(TW1)에 대응하여 도 3의 ① 에서와 같이 활성화된다. 하지만, 본 발명에 따른 데이터 스트로브 리셋신호 생성회로의 경우 두 번째 쓰기명령(WT2)에 대응하는 제1 리셋신호(RSTB1)에 의하여 제2 쉬프팅신호(SFT_WTP2)는 ③ 에서와 같이 활성화되지 않게 된다. 이어서, 데이터 스트로브 리셋신호(DISDSP)는 제2 쉬프팅신호(SFT_WTP2)에 응답하여 생성되는 신호이기 때문에 역시 활성화되지 않게 되고, 결국 ④ 에서와 같이 두 번째 쓰기명령(WT2)에 대응하는 안정적인 내부 데이터 스트로브 신호(DQS_INN)를 생성하는 것이 가능하다.
이어서, 두 번째 쓰기명령(WT2)에 대응하는 ⑤ 에서와 같이 활성화된 데이터 스트로브 리셋신호(DISDSP)는 내부 데이터 스트로브 신호(DQS_INN)를 예컨대 논리'로우'로 구동시켜 줌으로써, 내부 데이터 스트로브 신호(DQS_INN)의 링백 현상을 막아줄 수 있다. 즉, 제2 리셋신호(RSTB2)는 데이터 스트로브 리셋신호(DISDSP)의 활성화 구간을 안정적으로 제한할 수 있고, 이로 인하여 안정적인 내부 데이터 스트로브 신호(DQS_INN)를 생성할 수 있다.
도 11은 도 10의 내부 데이터 스트로브 신호(DQS_INN)를 생성하는 블록를 설명하기 위한 블록도로써, 외부 데이터 스트로브 신호(DQS)를 입력받아 내부 데이터 스트로브 신호(DQS_INN)를 생성하는 버퍼링부(1110)가 도시되어 있다. 다시 말하면, 외부 데이터 스트로브 신호(DQS)는 쓰기 명령시 데이터와 동기화되어 인가되는 신호이고, 내부 데이터 스트로브 신호(DQS_INN)는 외부 데이터 스트로브 신호(DQS)를 버퍼링(buffering)한 신호이다. 한편, 버퍼링부(1110)는 데이터 스트로브 리셋신호(DISDSP)에 응답하여 리셋된다. 즉, 내부 데이터 스트로브 신호(DQS_INN)는 데이터 스트로브 리셋신호(DISDSP)에 응답하여 예컨대 논리'로우'로 리셋된다. 버퍼링부(1110)에 대한 자세한 회로 구성은 생략하기로 한다. 여기서, 내부 데이터 스트로브 신호(DQS_INN)는 본 발명에 따른 데이터 스트로브 리셋신호(DISDSP)에 응답하여 원하는 구간에서만 리셋될 수 있다.
본 발명에 따른 내부 데이터 스트로브 신호(DQS_INN)와 데이터는 안정적인 tDQSS 를 보장받을 수 있다. 즉, 첫 번째 쓰기명령(WT1)에 대응하는 내부 데이터 스트로브 신호(DQS_INN)와 데이터는 안정적인 tDQSS 를 보장받을 수 있고, 두 번째 쓰기명령(WT2)에 대응하는 내부 데이터 스트로브 신호(DQS_INN)는 기존의 잘못된 글리치 구간을 제거해 주었기 때문에 역시 안정적인 tDQSS 를 보장받을 수 있다.
도 12a와 도 12b는 내부 데이터 스트로브 신호(DQS_INN)와 데이터의 tDQSS 마진을 설명하기 위한 그래프로써, 도 12a은 기존 반도체 메모리 소자에 대응하는 그래프이고, 도 12b는 본 발명에 따른 반도체 메모리 소자에 대응하는 그래프이다. 도 12a와 도 12b 모두 가로 축은 tDQSS 이고, 세로 축은 외부전원전압단(VDD)의 전압레벨이다. 참고로, 외부전원전압단(VDD)의 전압레벨이 높아질수록 tDQSS 마진은 커지며, 반대로 외부전원전압단(VDD)의 전압레벨이 낮아질수록 tDQSS 마진은 작아진다.
도 12a를 참조하면, 기존 반도체 메모리 소자의 경우 불필요한 리셋 동작이 발생하여 내부 데이터 스트로브 신호(DQS_INN)의 펄스 폭이 줄어들었다. 결국, tDQSS 마진이 줄어들어 데이터를 제대로 받아들이지 못하는 페일(FAIL) 구간을 늘리고 데이터를 제대로 받아들이는 패스(PASS) 구간을 줄이게 된다.
도 12b를 참조하면, 본 발명에 따른 반도체 메모리 소자의 경우 기존의 불필요한 리셋 동작을 막아주기 때문에, 내부 데이터 스트로브 신호(DQS_INN)의 펄스 폭은 외부 데이터 스트로브 신호(DQS)와 동일한 펄스 폭을 가지게 된다. 결국, tDQSS 마진은 기존보다 개선될 수 있으며, 안정적인 패스(PASS) 구간을 늘려줄 수 있다.
도 13은 본 발명의 제2 실시예에 따른 반도체 메모리 소자의 일부 구성을 설명하기 위한 블록도이다. 제2 실시예의 경우 제1 실시예와 비교하여 제1 실시예의 제2 리셋신호 생성부(424_3)를 개선하였다. 설명의 편의를 위하여 제2 리셋신호 생성부에 '1310'이라는 도면부호를 새로이 부여하기로 한다.
도 13을 참조하면, 제2 리셋신호 생성부(1310)는 제1 리셋신호 입력부(1312)와, 지연부(1314), 및 제2 리셋신호 출력부(1316)를 구비할 수 있다.
제1 리셋신호 입력부(1312)는 제1 리셋신호(RST1)를 입력받기 위한 것으로 제1 및 제2 인버터(INV1, INV2)를 구비할 수 있다. 여기서, 제1 및 제2 인버터(INV1, INV2)는 제1 실시예의 제2 쓰기펄스신호(WTP2)와 같은 논리 레벨 값을 맞추어 주기 위한 것으로 설계에 따라 달라질 수 있다.
지연부(1314)는 제1 리셋신호 입력부(1312)의 출력신호를 예정된 시간만큼 지연시키기 위한 것으로, 제1 실시예에서 제2 리셋신호(RSTB2)를 예정된 시간만큼 지연하여 생성하는 것에 대응되는 회로이다.
제2 리셋신호 출력부(1316)는 제1 리셋신호 입력부(1312)의 출력신호와 지연부(1314)의 출력신호에 응답하여 제2 리셋신호(RSTB2)를 생성하기 위한 것으로, 제1 리셋신호 입력부(1312)의 출력신호와 지연부(1314)의 출력신호를 입력받는 제1 낸드 게이트(NAND1)와 제1 낸드 게이트(NAND1)의 출력신호를 반전하여 제2 리셋신호(RSTB2)로써 출력하는 제3 인버터(INV3)를 구비할 수 있다.
본 발명에 따른 제2 리셋신호(RSTB2)는 제1 실시예의 제2 리셋신호보다 펄스 폭이 앞쪽으로 더 확장되었다. 때문에 제2 쉬프팅신호(SFT_WTP2, 도 10 참조)의 글리치를 제어할 수 있다.
도 14는 도 13의 제2 리셋신호 생성부(1310)와 관련된 신호의 타이밍을 설명하기 위한 타이밍도이다. 제1 쓰기펄스신호(WTP1)와, 제2 쓰기펄스신호(WTP2)와, 제1 리셋신호(RSTB1), 및 제2 리셋신호(RSTB2)가 도시되어 있다.
도 13과 도 14를 참조하면, 도 10에서 설명하였듯이 제1 리셋신호(RSTB1)는 제1 쓰기펄스신호(WTP1)의 활성화 시점에 응답하여 논리'로우'로 활성화되고, 제2 쓰기펄스신호(WTP2)의 비활성화 시점에 응답하여 논리'하이'로 비활성화된다. 제2 리셋신호 생성부(1310)는 이러한 제1 리셋신호(RSTB1)에 응답하여 펄스 폭이 확장된 제2 리셋신호(RSTB2)를 생성할 수 있다. 즉, 제2 리셋신호(RSTB1)는 제1 리셋신호(RST1)의 활성화 시점에 응답하여 논리'로우'로 활성화되고, 제1 리셋신호(RST1)가 비활성화된 시점에서 지연부(1314)에서 반영되는 시간만큼 활성화되며, 이후 비활성화되는 신호가 된다. 때문에, 제2 리셋신호(RSTB2)에 응답하여 리셋되는 리셋신호 출력부(424_2, 도 4 참조)는 안정적인 데이터 스트로브 리셋신호(DISDSP)를 생성할 수 있다. 즉, 데이터 스트로브 리셋신호(DISDSP)는 제2 리셋신호(RSTB2)에 의하여 활성화 구간이 제한될 수 있다. 다시 말하면, 제2 실시예 역시 도 12b 와 같은 효과를 얻을 수 있다.
전술한 바와 같이, 요즈음 사용하고자 하는 전원전압의 전압레벨이 점점 낮아지고 있는 추세에서, 본 발명에 따른 반도체 메모리 소자는 넓은 패스 구간을 갖는 안정적인 tDQSS 를 보장해 줄 수 있다. tDQSS 를 안정적으로 보장해 준다는 것은 반도체 메모리 소자의 오동작을 줄여 신뢰성을 높여 줄 수 있음을 의미하며, 반도체 메모리 소자를 보다 빠른 동작 주파수로 구동하여도 안정적인 동작을 보장받을 수 있음을 의미한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
또한, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1은 기존의 데이터 스트로브 리셋신호를 생성하는데 관련된 반도체 메모리 소자의 일부 회로를 설명하기 위한 블록도.
도 2는 도 1의 제1 리셋신호 생성부(130)를 설명하기 위한 회로도.
도 3은 도 1의 각 신호의 타이밍을 설명하기 위한 타이밍도.
도 4는 본 발명의 제1 실시예에 따른 반도체 메모리 소자의 일부 구성을 설명하기 위한 블록도.
도 5는 도 4의 쉬프팅부(422)를 설명하기 위한 블록도.
도 6은 도 4의 제1 리셋신호 생성부(430)를 설명하기 위한 회로도.
도 7은 도 4의 선택출력부(424_1)를 설명하기 위한 회로도.
도 8은 도 4의 리셋신호 출력부(424_2)를 설명하기 위한 회로도.
도 9는 도 4의 제2 리셋신호 생성부(424_3)를 설명하기 위한 회로도.
도 10은 도 4의 각 신호의 타이밍을 설명하기 위한 타이밍도.
도 11은 도 10의 내부 데이터 스트로브 신호(DQS_INN)를 생성하는 블록를 설명하기 위한 블록도.
도 12a와 도 12b는 내부 데이터 스트로브 신호(DQS_INN)와 데이터의 tDQSS 마진을 설명하기 위한 그래프.
도 13은 본 발명의 제2 실시예에 따른 반도체 메모리 소자의 일부 구성을 설명하기 위한 블록도.
도 14는 도 13의 제2 리셋신호 생성부(1310)와 관련된 신호의 타이밍을 설명 하기 위한 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명
410 : 쓰기펄스신호 생성부
420 : 데이터 스트로브 리셋신호 생성부
430 : 리셋신호 생성부

Claims (33)

  1. 쓰기 명령을 제1 및 제2 내부클럭신호에 응답하여 제1 및 제2 펄스신호를 생성하기 위한 펄스신호 생성수단;
    상기 제1 및 제2 펄스신호에 응답하여 활성화 폭이 설정되는 리셋신호를 생성하기 위한 리셋신호 생성수단; 및
    설정된 버스트 랭스에 대응하는 만큼 상기 제2 펄스신호를 쉬프팅하여 데이터 스트로브 리셋신호를 생성하며, 상기 데이터 스트로브 리셋신호의 활성화 구간을 상기 리셋신호에 응답하여 제한하기 위한 데이터 스트로브 리셋신호 생성수단
    을 구비하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 쓰기 명령에 대응하는 데이터와 동기화되어 인가되는 외부 데이터 스트로브 신호를 상기 데이터 스트로브 리셋신호에 응답하여 버퍼링하고 내부 데이터 스트로브 신호로써 생성하는 버퍼링수단을 더 구비하는 반도체 메모리 소자.
  3. 제1항에 있어서,
    상기 제1 내부클럭신호는 상기 제2 내부클럭신호 보다 위상이 빠른 것을 특 징으로 하는 반도체 메모리 소자.
  4. 제1항에 있어서,
    상기 펄스신호 생성수단은,
    상기 쓰기명령을 상기 제1 내부클럭신호에 동기화시켜 상기 제1 펄스신호로써 생성하기 위한 제1 펄스신호 생성부;
    상기 제1 내부클럭신호를 예정된 시간만큼 지연시켜 상기 제2 내부클럭신호로써 생성하기 위한 지연부; 및
    상기 쓰기명령을 상기 제2 내부클럭신호에 동기화시켜 상기 제2 펄스신호로써 생성하기 위한 제2 펄스신호 생성부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제1항에 있어서,
    상기 리셋신호는 상기 제1 펄스신호에 응답하여 활성화되고, 상기 제2 펄스신호에 응답하여 비활성화되는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제1항에 있어서,
    상기 리셋신호 생성수단은,
    상기 제1 및 제2 펄스신호에 응답하여 상기 리셋신호에 대응하는 펄스 폭을 가지는 펄스신호를 생성하기 위한 펄스신호 생성부와,
    상기 펄스신호에 응답하여 상기 리셋신호를 출력하기 위한 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제6항에 있어서,
    상기 펄스신호는 상기 제1 펄스신호의 활성화 시점에 응답하여 활성화되고 상기 제2 펄스신호의 비활성화 시점에 응답하여 비활성화되는 것을 특징으로 하는 반도체 메모리 소자.
  8. 쓰기 명령을 제1 및 제2 내부클럭신호에 응답하여 제1 및 제2 펄스신호를 생성하기 위한 펄스신호 생성수단;
    상기 제1 및 제2 펄스신호에 응답하여 활성화 폭이 설정되는 리셋신호를 생성하기 위한 리셋신호 생성수단;
    상기 리셋신호에 응답하여 리셋되고, 상기 제2 내부클럭신호에 응답하여 상기 제2 펄스신호를 쉬프팅하기 위한 쉬프팅수단; 및
    상기 쉬프팅수단의 출력신호 중 설정된 버스트 랭스에 대응하는 쉬프팅신호 를 데이터 스트로브 리셋신호로써 출력하기 위한 데이터 스트로브 리셋신호 출력수단
    을 구비하는 반도체 메모리 소자.
  9. 제8항에 있어서,
    상기 쉬프팅수단은,
    상기 제2 펄스신호를 입력받기 위한 입력부와,
    상기 리셋신호에 응답하여 리셋되고, 상기 입력부의 출력신호를 상기 제2 내부클럭신호에 응답하여 쉬프팅하기 위한 다수의 쉬프팅부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  10. 제9항에 있어서,
    상기 다수의 쉬프팅부의 출력신호는 상기 리셋신호에 응답하여 예정된 논리 레벨 값으로 리셋되는 것을 특징으로 하는 반도체 메모리 소자.
  11. 제8항에 있어서,
    상기 데이터 스트로브 리셋신호 출력수단은,
    상기 쉬프팅수단의 출력신호 중 설정된 상기 버스트 랭스에 대응하는 쉬프팅신호를 선택적으로 출력하기 위한 선택출력부;
    상기 선택출력부의 출력신호를 상기 데이터 스트로브 리셋신호로써 출력하기 위한 리셋신호 출력부; 및
    상기 제2 펄스신호에 응답하여 상기 리셋신호 출력부를 리셋시키기 위한 리셋신호를 생성하는 리셋신호 생성부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  12. 제8항에 있어서,
    상기 데이터 스트로브 리셋신호는 상기 리셋신호에 응답하여 그 활성화 구간이 제한되는 것을 특징으로 하는 반도체 메모리 소자.
  13. 제8항에 있어서,
    상기 쓰기 명령에 대응하는 데이터와 동기화되어 인가되는 외부 데이터 스트로브 신호를 상기 데이터 스트로브 리셋신호에 응답하여 버퍼링하고 내부 데이터 스트로브 신호로써 생성하는 버퍼링수단을 더 구비하는 반도체 메모리 소자.
  14. 제8항에 있어서,
    상기 제1 내부클럭신호는 상기 제2 내부클럭신호 보다 위상이 빠른 것을 특징으로 하는 반도체 메모리 소자.
  15. 제8항에 있어서,
    상기 펄스신호 생성수단은,
    상기 쓰기명령을 상기 제1 내부클럭신호에 동기화시켜 상기 제1 펄스신호로써 생성하기 위한 제1 펄스신호 생성부;
    상기 제1 내부클럭신호를 예정된 시간만큼 지연시켜 상기 제2 내부클럭신호로써 생성하기 위한 지연부; 및
    상기 쓰기명령을 상기 제2 내부클럭신호에 동기화시켜 상기 제2 펄스신호로써 생성하기 위한 제2 펄스신호 생성부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  16. 제8항에 있어서,
    상기 리셋신호는 상기 제1 펄스신호에 응답하여 활성화되고, 상기 제2 펄스신호에 응답하여 비활성화되는 것을 특징으로 하는 반도체 메모리 소자.
  17. 제8항에 있어서,
    상기 리셋신호 생성수단은,
    상기 제1 및 제2 펄스신호에 응답하여 상기 리셋신호에 대응하는 펄스 폭을 가지는 펄스신호를 생성하기 위한 펄스신호 생성부와,
    상기 펄스신호에 응답하여 상기 리셋신호를 출력하기 위한 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  18. 제17항에 있어서,
    상기 펄스신호는 상기 제1 펄스신호의 활성화 시점에 응답하여 활성화되고 상기 제2 펄스신호의 비활성화 시점에 응답하여 비활성화되는 것을 특징으로 하는 반도체 메모리 소자.
  19. 쓰기 명령을 제1 및 제2 내부클럭신호에 응답하여 제1 및 제2 펄스신호를 생성하기 위한 펄스신호 생성수단;
    상기 제1 및 제2 펄스신호에 응답하여 활성화 폭이 설정되는 제1 리셋신호를 생성하기 위한 제1 리셋신호 생성수단;
    상기 제1 리셋신호의 펄스 폭을 예정된 시간만큼 지연시켜 제2 리셋신호를 생성하기 위한 제2 리셋신호 생성수단;
    상기 제2 내부클럭신호에 응답하여 상기 제2 펄스신호를 쉬프팅하기 위한 쉬프팅수단;
    상기 쉬프팅수단의 출력신호 중 설정된 버스트 랭스에 대응하는 쉬프팅신호를 선택적으로 출력하기 위한 선택출력수단; 및
    상기 제2 리셋신호에 응답하여 리셋되고, 상기 선택출력수단의 출력신호를 데이터 스트로브 리셋신호로써 출력하기 위한 데이터 스트로브 리셋신호 출력수단
    을 구비하는 반도체 메모리 소자.
  20. 제19항에 있어서,
    상기 데이터 스트로브 리셋신호 출력수단은,
    상기 제2 리셋신호에 응답하여 리셋되고, 상기 선택출력수단의 출력신호를 입력받는 입력부와,
    상기 입력부의 출력신호를 래칭하여 상기 데이터 스트로브 리셋신호로써 출력하기 위한 래칭부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  21. 제20항에 있어서,
    상기 입력부는 상기 제2 리셋신호에 응답하여 입력이 제한되는 것을 특징으 로 하는 반도체 메모리 소자.
  22. 제19항에 있어서,
    상기 데이터 스트로브 리셋신호는 상기 제2 리셋신호에 응답하여 그 활성화 구간이 제한되는 것을 특징으로 하는 반도체 메모리 소자.
  23. 제19항에 있어서,
    상기 제2 리셋신호 생성수단은,
    상기 제1 리셋신호를 입력받기 위한 제1 리셋신호 입력부;
    상기 제1 리셋신호 입력부의 출력신호를 상기 예정된 시간만큼 지연하여 출력하기 위한 지연부; 및
    상기 제1 리셋신호 입력부의 출력신호와 상기 지연부의 출력신호에 응답하여 상기 제2 리셋신호를 출력하기 위한 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  24. 제23항에 있어서,
    상기 제2 리셋신호는 상기 제1 쓰기펄스신호의 활성화 시점에 응답하여 활성 화되고, 상기 지연부의 출력신호에 응답하여 비활성화되는 것을 특징으로 하는 반도체 메모리 소자.
  25. 제19항에 있어서,
    상기 쓰기 명령에 대응하는 데이터와 동기화되어 인가되는 외부 데이터 스트로브 신호를 상기 데이터 스트로브 리셋신호에 응답하여 버퍼링하고 내부 데이터 스트로브 신호로써 생성하는 버퍼링수단을 더 구비하는 반도체 메모리 소자.
  26. 제19항에 있어서,
    상기 제1 내부클럭신호는 상기 제2 내부클럭신호 보다 위상이 빠른 것을 특징으로 하는 반도체 메모리 소자.
  27. 제19항에 있어서,
    상기 펄스신호 생성수단은,
    상기 쓰기명령을 상기 제1 내부클럭신호에 동기화시켜 상기 제1 펄스신호로써 생성하기 위한 제1 펄스신호 생성부;
    상기 제1 내부클럭신호를 예정된 시간만큼 지연시켜 상기 제2 내부클럭신호 를 생성하기 위한 지연부; 및
    상기 쓰기명령을 상기 제2 내부클럭신호에 동기화시켜 상기 제2 펄스신호로써 생성하기 위한 제2 펄스신호 생성부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  28. 제19항에 있어서,
    상기 제1 리셋신호는 상기 제1 펄스신호에 응답하여 활성화되고, 상기 제2 펄스신호에 응답하여 비활성화되는 것을 특징으로 하는 반도체 메모리 소자.
  29. 제19항에 있어서,
    상기 제1 리셋신호 생성수단은,
    상기 제1 및 제2 펄스신호에 응답하여 상기 제1 리셋신호에 대응하는 펄스 폭을 가지는 펄스신호를 생성하기 위한 펄스신호 생성부와,
    상기 펄스신호에 응답하여 상기 제1 리셋신호를 출력하기 위한 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  30. 제29항에 있어서,
    상기 펄스신호는 상기 제1 펄스신호의 활성화 시점에 응답하여 활성화되고 상기 제2 펄스신호의 비활성화 시점에 응답하여 비활성화되는 것을 특징으로 하는 반도체 메모리 소자.
  31. 쓰기 명령을 제2 내부클럭신호보다 빠른 제1 내부클럭신호에 응답하여 제1 펄스신호로써 생성하는 단계;
    상기 쓰기 명령을 상기 제2 내부클럭신호에 응답하여 제2 펄스신호로써 생성하는 단계;
    상기 제2 내부클럭신호에 응답하여 상기 상기 제2 펄스신호를 설정된 버스트 랭스에 대응하는 만큼 쉬프팅하여 데이터 스트로브 리셋신호로써 생성하는 단계; 및
    상기 제1 펄스신호에 응답하여 상기 데이터 스트로브 리셋신호의 활성화 구간을 제한하는 단계
    를 포함하는 반도체 메모리 소자의 구동 방법.
  32. 제31항에 있어서,
    상기 쓰기 명령에 대응하는 데이터와 동기화되어 인가되는 외부 데이터 스트로브 신호를 상기 데이터 스트로브 리셋신호에 응답하여 버퍼링하고 내부 데이터 스트로브 신호로써 생성하는 단계를 더 포함하는 반도체 메모리 소자의 구동 방법.
  33. 제31항에 있어서,
    상기 데이터 스트로브 리셋신호는 상기 제1 펄스신호에 응답하여 활성화되고, 상기 제2 펄스신호에 응답하여 비활성화되는 것을 특징으로 하는 반도체 메모리 소자의 구동 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101585213B1 (ko) * 2009-08-18 2016-01-13 삼성전자주식회사 라이트 레벨링 동작을 수행하기 위한 메모리 장치의 제어 방법, 메모리 장치의 라이트 레벨링 방법, 및 라이트 레벨링 동작을 수행하는 메모리 컨트롤러, 메모리 장치, 및 메모리 시스템
KR102370156B1 (ko) * 2017-08-23 2022-03-07 삼성전자주식회사 메모리 시스템, 및 이를 위한 메모리 모듈과 반도체 메모리 장치
US11354066B2 (en) * 2020-06-29 2022-06-07 Micron Technology, Inc. Command filter filtering command having predetermined pulse width

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010046340A (ko) * 1999-11-12 2001-06-15 박종섭 디디알 에스디램의 데이터 스트로브 버퍼 제어 신호 발생회로
KR20070119378A (ko) * 2006-06-15 2007-12-20 주식회사 하이닉스반도체 조절 가능한 프리앰블 값에 기초하여 데이터 스트로브신호를 발생하는 데이터 스트로브 신호 발생기 및 이를포함하는 반도체 메모리 장치

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6489819B1 (en) * 1998-10-27 2002-12-03 Mitsubishi Denki Kabushiki Kaisha Clock synchronous semiconductor memory device allowing testing by low speed tester
KR100333683B1 (ko) * 1998-12-30 2002-06-20 박종섭 반도체장치의데이터스트로브신호발생기
KR100374641B1 (ko) * 2000-11-24 2003-03-04 삼성전자주식회사 스탠바이 모드에서 지연동기 루프회로의 전력소모를감소시키기 위한 제어회로를 구비하는 반도체 메모리장치및 이의 파우워 다운 제어방법
KR100853479B1 (ko) * 2007-02-28 2008-08-21 주식회사 하이닉스반도체 반도체 메모리 장치
US7872924B2 (en) * 2008-10-28 2011-01-18 Micron Technology, Inc. Multi-phase duty-cycle corrected clock signal generator and memory having same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010046340A (ko) * 1999-11-12 2001-06-15 박종섭 디디알 에스디램의 데이터 스트로브 버퍼 제어 신호 발생회로
KR20070119378A (ko) * 2006-06-15 2007-12-20 주식회사 하이닉스반도체 조절 가능한 프리앰블 값에 기초하여 데이터 스트로브신호를 발생하는 데이터 스트로브 신호 발생기 및 이를포함하는 반도체 메모리 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8441871B2 (en) 2010-10-29 2013-05-14 Hynix Semiconductor Inc. Ringback circuit for semiconductor memory device

Also Published As

Publication number Publication date
US20090273993A1 (en) 2009-11-05
US7843744B2 (en) 2010-11-30

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